KR101394873B1 - 단일 트리거 저 에너지 플립 플롭 회로 - Google Patents

단일 트리거 저 에너지 플립 플롭 회로 Download PDF

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Abstract

본 발명의 일 실시예는, 완전히 정적이고 공정 프로세스 변동들에 민감하지 않은 단일 트리거 저 에너지 플립 플롭 회로를 이용하여 입력 레벨을 캡쳐하고 저장하기 위한 기법들을 개시한다. 단일 트리거 저 에너지 플립 플롭 회로는 세 개의 게이트 부하들만을 클록 신호에 제공하고, 입력 신호가 일정하게 유지되는 경우 어떠한 내부 노드들도 토글링되지 않는다. 출력 신호 Q는 단일 트리거 서브회로를 이용하여 상승 클록 에지에서 세트되거나 또는 리세트된다. 세트 또는 리세트는 클록 신호가 로우인 동안에는 암 상태일 수 있고, 세트 또는 리세트는 클록의 상승 에지에서 트리거된다.

Description

단일 트리거 저 에너지 플립 플롭 회로{SINGLE-TRIGGER LOW-ENERGY FLIP-FLOP CIRCUIT}
본 발명은 일반적으로 디지털 플립 플롭 회로들에 관한 것이고, 보다 구체적으로는 완전히 정적(fully static)이며, 제조 공정 변동에 민감하지 않은 단일 트리거 저 에너지(single-trigger low-energy) 플립 플롭 회로에 관한 것이다.
전력 소모는 종래의 집적 회로들에서 중요한 문제이다. 종래의 디지털 집적 회로들에서 소모되는 전력의 상당 부분은 클록 네트워크에서 소모된다. 데이터 전이들에 기인하여 플립 플롭에 의해 소모되는 에너지의 양은 적은데, 그 이유는 플립 플롭의 데이터 입력이 토글링하는(toggles) 시간의 비율인, 활동성 인자(activity factor)가 통상적으로 약 5-10%로 상당히 작기 때문이다. 대조적으로, 클록 입력 부하 및 클록 에너지는 종래의 집적 회로에서의 래치들 및 플립 플롭들에 의해 소모되는 에너지를 판정할 경우를 고려하기 위한 점점 더 중요한 기준이 되고 있다. 클록 스위칭형 캐패시턴스를 소정의 양만큼 감소시키는 것은 데이터 스위칭형 캐패시턴스를 동일한 양만큼 감소시키는 것과 비교하여 10배의 전력 절감을 만들어 낸다.
도 1은 종래의 플립 플롭 회로(100)이다. 플립 플롭 회로(100)는, clkN 및 clkP를 생성하는데 사용된 인버터들을 포함하여, 26개의 트랜지스터들을 포함한다. 클록 신호들의 각각, 즉, clkP는 4개의 트랜지스터 디바이스들의 부하를 갖고, clkN은 6개의 트랜지스터 디바이스들의 부하를 갖는다. 각각의 클록 전이에서, clk 신호에 연결된 게이트들을 포함하여, 12개의 트랜지스터 게이트들(및 대응하는 배선들)이 토글링한다.
도 2는 종종 StrongARM 플립 플롭으로 지칭되는, 또 다른 종래의 플립 플롭 회로(200)를 예시한다. 플립 플롭 회로(100)와 비교하면, 플립 플롭 회로(200)의 Clk(220)에 제공된 총 클록 부하는 오직 3개의 트랜지스터 디바이스들이다. 플립 플롭 회로(200)의 트랜지스터들의 총 수는 20개이며, 각각의 NAND 게이트는 4개의 트랜지스터들을 포함한다. 그러나, 내부 노드들의 절반은 클록 사이클마다 토글링한다. 내부 노드들은 Clk(220) 및 노드(210)에 연결된 게이트들을 포함한다. 노드(210)는 4개의 트랜지스터 게이트들 및 3개의 트랜지스터 소스들 또는 드레인들에 연결된다. 클록 사이클마다 토글링하는 내부 노드들의 총 수는 7개의 게이트들 및 10개의 트랜지스터 소스들 또는 드레인들 또는 대략 17개의 게이트 부하들의 등가물이다. 입력 d가 하이이고 내부 노드들 전부가 초기에 하이(Vdd 또는 Vdd 아래로 Vt 강하)라고 가정한다. Clk(220)이 하이가 될 때 입력 트랜지스터(201)의 소스 및 드레인 모두 로우가 되고, 트랜지스터(202)의 소스 및 드레인 모두 로우가 되고, 트랜지스터(203)의 드레인이 로우가 되고, 브릿징(bridging) 트랜지스터(204)의 양쪽 모두 로우가 되고, 입력 트랜지스터(205)의 소스 및 드레인 양쪽 모두 로우가 되고, 트랜지스터(206)의 소스가 로우가 된다.
따라서, 클록 사이클 동안에 토글링하는 내부 노드들의 수를 감소시킴으로써, 소모되는 에너지를 감소시키는 플립 플롭이 본 기술분야에 필요하다. 또한, 플립 플롭 회로는, 플립 플롭 회로의 상이한 트랜지스터들 간의 크기 관계에 의존하지 않음으로써 제조 공정 변동에 무관하게 기능해야 한다.
본 발명의 일 실시예는, 완전히 정적이고 제조 공정 변동들에 민감하지 않은, 단일 트리거, 저 에너지 플립 플롭 회로를 사용하여 입력 신호의 레벨을 캡쳐하고 저장하는 기술을 개시한다. 단일 트리거, 저 에너지 플립 플롭 회로는 오직 3개의 트랜지스터 게이트 부하들을 클록 신호에 제공하고 입력 신호가 일정하게 유지되는 경우 내부 노드들 중 어떤 것도 토글링하지 않는다. 클록 신호들 중 하나는, 2개의 트랜지스터 게이트들에 입력되는 다른 2개의 클록 신호들보다 덜 빈번하게 토글링하는 저주파수 "키퍼 클록(keeper clock)"일 수 있다.
본 발명의 다양한 실시예들은, 트리거 서브회로 및 래치 서브회로를 포함하는 단일 트리거 저 에너지 플립 플롭 회로를 포함한다. 트리거 서브회로는 단일 트리거 저 에너지 플립 플롭 회로에 대한 입력 신호가 단일 트리거 저 에너지 플립 플롭 회로에 의해 생성된 출력 신호의 레벨과 상이한 레벨에 있을 경우 트리거 신호를 암(arm)시키도록 구성되는 제1 클록 활성형 트랜지스터를 포함한다. 래치 서브회로는 트리거 신호가 암 상태(armed)이고 클록 신호가 제1 레벨로부터 제2 레벨로 전이하는 경우 출력 신호의 레벨을 변경하고, 트리거 신호가 언암 상태(unarmed)인 경우 출력 신호를 유지하도록 구성되는 제2 클록 활성형 트랜지스터를 포함한다.
개시된 단일 트리거 저 에너지 플립 플롭 회로의 한가지 장점은 클록 신호에 대한 트랜지스터 디바이스 부하가 오직 3개의 트랜지스터 게이트들로 감소된다는 점이다. 따라서, 클록 에너지는 클록 신호에 대해 더 큰 부하들을 갖는 플립 플롭 회로들과 비교하여 현저하게 감소된다. 또한, 내부 노드들은 회로의 안정 상태들(stable states) 동안 하이 또는 로우로 구동되어, 감지 증폭기로서 구성된 트랜지스터들과 같이, 상이한 트랜지스터들 간의 크기 관계에 의존하지 않는 완전히 정적인 설계를 만들어 낸다. 따라서, 트랜지스터들의 특성이 제조 공정에 기인하여 변하더라도 단일 트리거 저 에너지 플립 플롭 회로 동작은 강건하다.
앞에서 간략하게 요약된 본 발명의 전술한 특징들이 상세하게 이해될 수 있도록, 본 발명의 보다 구체적인 설명이 실시예들을 참조하여 이루어질 것이며, 실시예들 중 일부는 첨부하는 도면들에 예시된다. 그러나, 첨부하는 도면들은 오직 본 발명의 통상적인 실시예들만을 예시하고 따라서 본 발명의 범주를 제한하려는 것으로 간주되지 않아야 하며, 다른 등가적으로 유효한 실시예들을 수용할 수 있음을 유념해야 한다.
도 1은 종래 기술에 따른 종래 플립 플롭 회로를 예시한다.
도 2는 종래 기술에 따른 다른 종래의 플립 플롭 회로를 도시한다.
도 3은 본 발명의 일 실시예에 따른 단일 트리거 저 에너지 플립 플롭 회로를 도시한다.
도 4는 본 발명의 하나 이상의 형태에 따라서, 입력 신호들의 각각의 조합에 대한 단일 트리거 저 에너지 플립 플롭 회로에 대한 리걸(legal) 전이들을 보여주는 전이 맵 다이어그램이다.
도 5는 본 발명의 하나 이상의 형태에 따라서, 도 3에 도시된 단일 트리거 저 에너지 플립 플롭 회로를 포함하는 프로세서/칩을 도시하는 블록도이다.
도 6은 본 발명의 하나 이상의 형태를 실행하도록 구성된 컴퓨터 시스템을 도시하는 블록도이다.
이하의 설명에서, 본 발명의 더 자세한 이해를 제공하기 위해 다수의 구체적인 디테일들이 제시된다. 그러나, 본 발명은 이러한 구체적인 디테일들의 하나 이상이 없이도 실시될 수 있다는 것이 당업자에게 자명할 것이다. 다른 사례들에서, 본 발명을 불명확하게 하는 것을 방지하기 위하여 공지의 특징들이 설명되지 않았다.
도 3은 본 발명의 일 실시예에 따른 단일 트리거 저 에너지 플립 플롭 회로(300)를 도시한다. 플립 플롭 회로(300)는 클록에 단지 세 개의 부하들만을 제공하며 트랜지스터 디바이스 크기 관계들에 의존하지 않는 완전히 정적이고, 클록 에너지 효율적인 플립 플롭이다. 도 3에 도시된 바와 같이, 트랜지스터들(306, 307, 308, 309, 318, 319, 320, 321, 322, 323, 및 324)은 NMOS 디바이스들이고, 트랜지스터들(301, 302, 303, 304, 305, 310, 311, 312, 313, 314, 315, 316, 및 317)은 PMOS 디바이스들이다. 플립 플롭 회로(300)는 네 개의 주요 서브회로들, 단일 트리거 서브회로, 출력 버퍼, 및 래치를 포함한다. 트랜지스터들(301, 302, 303, 304, 305, 306, 307, 308, 309, 323) 및 인버터(327)는 단일 트리거 서브회로를 형성하도록 구성된다.
트리거 서브회로는, 입력들로서 입력 신호 Dd(333)와 출력 신호 Q(337)를 갖고 출력으로서 트리거 신호(암 또는 언암)를 갖는 배타적 논리합 게이트(exclusive-or gate)로서 기능하도록 구성되는 트랜지스터들을 포함한다. 입력 신호 Dd(333)가, Clk(330)가 로우일 때의 출력 Q(337)의 레벨과는 다른 레벨로 변경될 때, 단일 트리거 회로는 "암 상태", 즉 Clk(330)의 다음 상승 에지에서 출력 Q(337)를 세트하거나 리세트하도록 구성된다. Clk(330)가 여전히 로우인 동안 Dd(333)가 Q(337)와 같은 레벨이도록, Dd(333)가 다시 값을 변경하면, 암 상태인 트리거 회로는 언암 상태가 된다.
입력 신호 Dd(333)가 로우이고 Q(337)가 하이이고 Clk(330)가 로우일 때, 단일 트리거 서브회로는 트리거 신호를 어서트(assert)하여, E(332)를 하이 레벨로 풀업한다. Clk(330)가 로우에서 하이로 전이될 때 출력 신호 Q(337)를 로우 레벨로 강제하도록 리세트가 트리거된다. 입력 신호 Dd(333)가 하이이고 Q(337)가 로우이고 클록이 로우일 때, 단일 트리거 서브회로는 또한 트리거 신호를 어서트하여, E(332)를 하이 레벨로 풀업한다. 클록(330)이 로우에서 하이로 전이될 때, 출력 신호 Q(337)를 하이 레벨로 강제하도록 세트가 트리거된다. 입력 신호 Dd(333)와 출력 신호 Q(337)가 동일한 레벨에 있을 때, E(332)는 로우이고 En(336)은 하이이다.
트랜지스터들(310, 311, 312, 313, 314, 315, 316, 317, 318, 319, 320, 321, 322, 및 324)은 래치 회로를 형성하도록 구성된다. 인버터(329)는 래치의 출력을 버퍼링하고 플립 플롭 출력 Q(337)를 생성하도록 구성된다. Clk(330)가 로우일 때 인에이블되는 트리거 서브회로와 달리, Clk(330)가 하이이고 트랜지스터(324)가 인에이블될 때 래치 회로는 인에이블된다. E(332)가 로우이고 클록이 로우에서 하이로 전이될 때, 트랜지스터(322)는 S(326)와 Sn(331) 어느 쪽도 변경되지 않도록 디스에이블된다. 인버터(327)와 트랜지스터(323)는, Clk(330)가 하이인 동안 입력들(Dd(333), Dn(334), D(335), S(326), Sn(331)) 중 어느 것이 변경되더라도, E(332)를 로우로 유지하는 키퍼 회로로서 기능한다. E(332)가 로우일 때, 래치가 출력 Q(337)의 레벨을 유지하도록 트랜지스터(316)가 인에이블된다.
E(332)가 하이(트리거가 암 상태)이고 클록이 로우에서 하이로 전이될 때, 출력 Q(337)이 입력 Dd(333)와 같은 레벨로 변경되도록, 즉 Dd(333)가 출력 Q(337)로 곧장 전달되도록, 트랜지스터(322)가 인에이블되고 S(326) 또는 Sn(331)의 어느 하나가 풀다운된다. E(332)와 kClk(338)가 하이일 때, 래치가 Dd(333)의 레벨을 출력 Q(337)로 곧장 전달하도록 트랜지스터들(316 및 317)이 디스에이블된다. S(326)가 Dd(333)와 같은 레벨에 도달하거나 또는 Sn(331)이 Dn(334)과 같은 레벨에 도달하면, 트리거 신호 E(332)가 디스암(disarmed), 즉 단일 트리거 서브회로에 의해 로우로 당겨진다. 트랜지스터들(310 및 312)은 Dn(334)과 Sn(331)이 모두 로우일 때 S(326)를 풀업하도록 구성되어, Q(337)가 하이로 전이되도록 한다. 트랜지스터들(311 및 313)은 Dd(333)와 S(326)가 모두 로우일 때 Sn(331)을 풀업하도록 구성되어, Q(337)가 전이되도록 한다. 트랜지스터(316)는 E(332)가 로우로 전이된 후 Clk(330)가 로우로 전이될 때까지 키퍼로서 서빙한다. S(326) 및 Sn(331)의 상태를 유지하도록 트랜지스터(316)가 활성화된 후 D(335) 입력은 변경될 수 있다.
요컨대, Clk(330)가 상승할 때 단일 트리거 서브회로가 암 상태이면, 상태 전이가 트리거된다. 특히, Clk(330)가 상승할 때 Dd(333)가 어서트되면, 클록 인에이블된 풀다운 트랜지스터(324) 및 트랜지스터(322)를 통하여 노드 sN(331)을 로우로 당김에 의해 래치 서브회로가 세트된다. Clk(330)가 하이일 때, 단일 트리거 저 에너지 플립 플롭 회로(300)에 대한 유지 시간(hold time)이 충족되는 것을 확실하게 하도록 트리거 신호 E(332)가 디어서트(언암)될 때까지 데이터 입력 dN(334)은 안정하게 남아있어야 한다. D(335)를 사용하여 트랜지스터들(305 및 311)을 활성화하는 것은 유지 시간 요구 조건의 길이를 감소시킨다는 것, 즉 유지 시간에 대한 부가적인 마진을 제공한다는 점에 유의하라. 대안적으로, Dn(334)과 Dd(333) 사이의 인버터가 생략될 수 있으며 D(335)가 Dd(333)를 대체할 수 있다. E(332)가 디어서트(언암)될 때, S(326), Sn(331), 및 출력 Q(337)의 레벨들이 유지되도록 트랜지스터(316)가 인에이블된다. 단일 트리거 서브회로가 암 상태이고(E(332)가 어서트되고) Clk(330)가 상승할 때까지 S(326), Sn(331), 및 출력 Q(337)는 변경되지 않고 유지될 것이다.
E(332)와 Clk(330)가 하이이고 노드 Sn(331)이 트랜지스터(321)를 통하여 로우로 당겨질 때 세트의 트리거링이 발생하고, 그 다음 노드 S(326)가 트랜지스터들(312 및 310)에 의해 풀업된다. 상태 전이가 하이인 Dd(333)와 로우인 Q(337)에 의해 트리거되었기 때문에, 신호 Dn(334)는 로우인 것이 보장된다. Sn(331)이 로우가 되는 것은 Q(337)가 하이가 되도록 강제하고, Q(337)를 효과적으로 세트한다. 리세트의 트리거링도 유사한 방식으로 진행된다. Clk(330)가 상승하고 Dd(333)가 로우일 때 E(332)가 암 상태이면, 노드 s(326)는 트랜지스터들(320, 322, 및 324)을 통하여 풀다운되고, 이는 차례로(in turn) 노드 sN(331)을 풀업한다. 하이가 된 Sn(331)은 Q(337)를 로우로 하고, Q(337)를 효과적으로 리세트한다. 노드 s(326)가 로우가 되는 경우, sN(331)은 트랜지스터들(311, 313)에 의해 풀업된다. 로우인 Dd(333) 및 하이인 Q(337)에 의해 상태 전이가 트리거되었기 때문에, 트랜지스터(311)는 인에이블된다.
트랜지스터(317)는 키퍼 클록 신호, kClk(338)를 수신한다. 매 클록 사이클마다 kClk(338)를 활성화시킬 필요는 없다. 키퍼 클록 신호 kClk는 매 N 사이클마다 한번 로우가 되는 것으로 충분하며, N은 트랜지스터들(314, 315, 316, 317)에 의해 공유되는 노드에 전하가 복원되도록 충분히 작다. N은 10보다 크고, 100인 N 값은 대부분의 조건들에 대해 충분하며, 이것은 키퍼 클록 부하가 매 사이클 풀다운되는 클록 부하의 에너지의 1%만을 소비하게 한다. 키퍼 클록 신호 kClk(338)는, 키퍼 클록 신호 kClk(338)를 생성하는데 사용되는 OR 게이트의 클록 부하가 다수의 플립 플롭 회로들(300)에 걸쳐 애머타이즈(amortize)될 수 있도록, 클록 트리에서 충분히 하이로 게이팅되어야 한다. 키퍼 클록 신호 kClk(338)는 2011년 1월 18일에 출원된 발명의 명칭이 "저 에너지 플립 플롭"인 특허 출원 일련 번호 제13/008,894호(대리인 명세서 번호. NVDA/SC-10-0317-US1)에 기술된 클록 게이팅 회로를 사용하여 생성될 수 있다.
도 4는 입력 신호들의 각각의 조합에 대해 단일 트리거 저 에너지 플립 플롭 회로(300)를 위한 리걸 전이들을 도시하는 전이 맵 다이어그램(400)이다. 단일 트리거 플립 플롭 회로(300)의 동작은 비동기 유한 상태 머신인 플립 플롭들 및 전이 맵(400) 상의 이하의 상태 전이들 각각을 고려함으로써 이해될 수 있다. 전이 맵(400)은 가로축에 입력 변수들(D(335) 및 Clk(330))의 상태들을 도시하고, 세로축에 상태 변수들(E(332) 및 S(326))을 도시한다. 모든 횡 전이들은 입력 자극들이다. 모든 수직 전이들은 입력 자극들에 대한 플립 플롭 회로(300)의 응답이다.
플립 플롭 회로(300)는 401, 402, 403, 404, 405, 406, 407 및 408로 표시된 8개의 안정 상태들을 갖는다. 입력 변화 후 그 변화에 대한 회로의 응답 전에 회로의 상태를 반영하는 411, 412, 413, 414, 415 및 416으로 표시된 6개의 전이 상태들이 존재한다.
상태(401)에서 Clk=D=Q=0으로 개시하는 것을 고려한다. 모든 안정 상태들과 마찬가지로, Clk(330)이 변화할 수 있거나 또는 D(335)가 변화할 수 있는 2개의 가능성이 존재한다. (모든 플립 플롭들에서와 마찬가지로, 셋업 및 유지 시간 상수들은 플립 플롭 회로(300)에 대한 기본적인 모드 가정을 보장한다.) 상태(401)에서 Clk(330)가 상승하면, 플립 플롭 회로(300)는 플립 플롭 회로로부터의 어떠한 응답 없이 상태(407)로 전이한다. D(335)가 상태(401)에서 상승하면, 단일 트리거 플립 플롭 회로(300)는 상태(402)로 전이하고, 단일 트리거 서브회로는 E(332)를 어서트하여 트리거를 암 상태로 한다. 상태(402)에서, 0으로 다시 전이하는 D(335)는 단일 트리거 플립 플롭 회로(300)를 상태(401)로 복귀시키고, E(332)를 니게이트하고(negating) 트리거를 언암 상태로 한다. Clk(330)가 로우인 동안 D(335)가 토글링하면, 플립 플롭 회로(300)는 상태들(401, 402) 사이에서 루프를 순환할 수 있다.
단일 트리거 플립 플롭 회로(300)가 상태(402)에 있는 동안 Clk(330)가 상승하는 경우, 단일 트리거 플립 플롭 회로(300)는 S(326)를 어서트하여 응답하고, 이에 의해 세트를 트리거한다. S(326) 상승이 단일 트리거 서브회로에 의해 E(332)를 풀다운하는 경우, 단일 트리거 플립 플롭 회로(300)는 상태(402)로부터 전이 상태(410)로 전이하고, 상태(403)로 즉각적으로 전이한다. 단일 트리거 플립 플롭 회로(300)가 상태(403)에 있고, Clk(330)가 하강하는 경우, 단일 트리거 플립 플롭 회로(300)는 상태(405)로 전이한다. 상태(405)는 상태(401)와 유사하지만, D=Q=1이다.
단일 트리거 플립 플롭 회로(300)가 D=1 및 Q=1일 때의 상태(405)로부터 D(335)가 하강할 때의 상태(406)으로 전이하는 경우 리세트 시퀀스가 발생하여, 트리거를 암 상태로 한다. 상태(406)에서, 1로 다시 전이하는 D(335)는 단일 트리거 플립 플롭 회로(300)를 상태(405)로 복귀시키고, 트리거를 언암 상태로 한다. Clk(330)가 로우인 동안 D(335)가 토글링하면, 단일 트리거 플립 플롭 회로(300)는 상태들(405, 406) 사이에서 루프를 순환활 수 있다. 단일 트리거 플립 플롭 회로(300)가 상태(406)에 있는 동안 Clk(330)가 상승하면 단일 트리거 플립 플롭 회로(300)는 S(326)를 니게이트(Sn(331)을 어서트)함으로써 응답하고, 이에 의해 리세트를 트리거한다. S(326) 하강이 단일 트리거 서브회로에 의해 E(332)를 풀다운하는 경우, 단일 트리거 플립 플롭 회로(300)는 상태(406)로부터 전이 상태(409)로 전이하고, 상태(407)로 즉각적으로 전이한다. 단일 트리거 플립 플롭 회로(300)가 상태(407)에 있고 Clk(330)가 하강하는 경우, 단일 트리거 플립 플롭 회로(300)는 상태(401)로 전이한다.
S=D=0인 경우, 입력 변화들은 상태들(401, 407, 408) 사이의 전이들이 단일 트리거 플립 플롭 회로(300)에서의 응답 없이 발생하게 한다. 유사하게, S=D=1인 경우, 입력 변화들은 상태들(403, 404, 405) 사이의 전이들이 단일 트리거 플립 플롭 회로(300)에서의 응답 없이 발생하게 한다. Clk(330)가 로우이고 D≠S인 경우만이 단일 트리거 플립 플롭 회로(300)를 암 상태(402 또는 406)로 전이하게 한다. Clk(330)가 상승할 때 단일 트리거 플립 플롭 회로(300)가 암 상태에 있는 경우, 적절한 트리거가 발생한다 - 각각 전이 상태(410)를 통해 상태(403)로 전이하거나 또는 전이 상태(409)를 통해 상태(407)로 전이함으로써, 단일 트리거 플립 플롭 회로(300)를 세트하거나 또는 리세트한다.
단일 트리거 플립 플롭 회로(300)의 분석은 모든 주 노드들(E(332), En(336), S(326), Sn(331))이 8개의 안정 상태들(401, 402, 403, 404, 405, 406, 407, 408) 각각에서 하이 또는 로우로 구동된다는 것을 도시한다. 따라서, 단일 트리거 플립 플롭 회로(300)는 완전히 정적이다. 노드 S(326)는 전이 상태(413) 중에(전이 상태(410)로 가는 중에) 잠시 구동되지 않는다. 유사하게 노드 sN(331)은 전이 상태(416) 중에(전이 상태(409)로 가는 중에) 잠시 구동되지 않는다. 그러나, 이러한 전이 상태들(413, 416)은 1개 또는 2개의 게이트 지연 동안만 지속되고, 이 상태들에서의 플로팅 노드들은 관심사가 아니다. 또한, Clk(330)이 로우로부터 하이로 전이할 때 E(332)가 하이이면, E(332)는 플로팅 하이가 될 것이고 하이로 구동되지 않는다. E(332)는 그것이 트랜지스터들(306, 308) 또는 트랜지스터들(307, 309)에 의해 로우로 풀 될 때까지 약간의 게이트 지연 동안 하이를 유지할 것으로 예상된다. 모든 노드들은 전이 상태들(411, 412, 413, 415)에서 구동된다.
도 5는, 본 발명의 하나 이상의 양태에 따른, 도 3으로부터의 단일 트리거 플립 플롭 회로(300)를 포함하는 프로세서/칩(540)을 도시하는 블록도이다. I/O 회로(565)는 시스템에서 다른 디바이스들로부터 신호들을 송수신하기 위해 패드들 및 다른 I/O 특정 회로들을 포함할 수 있다. 출력 신호(555)는 I/O 회로들(565)에 의해 수신한 신호들에 기초하여 I/O 회로들(565)에 의해 생성된다. 입력 신호(551)는 I/O 회로들(565)에 의해 수신되며, 저장을 위해 제1 단일 트리거 플립 플롭 회로(300)에 입력된다. I/O 회로들(565)은 또한 단일 트리거 플립 플롭 회로(300)에 클록 신호들을 제공한다. 조합 회로들(570)은 제1 단일 트리거 플립 플롭 회로(300)에 의해 생성된 출력을 수신하고 제2 단일 트리거 플립 플롭 회로(300)에 의해 수신되는 조합 출력을 생성한다. 제2 단일 트리거 플립 플롭 회로(300)는 조합 출력을 저장하고 조합 회로들(572)에 입력되는 출력을 생성한다. 조합 회로들(572)의 출력은 제3 단일 트리거 플립 플롭 회로(300)에 의해 수신되고 저장된다. 제3 단일 트리거 플립 플롭 회로(300)는 I/O 회로들(565)에 제공되는 출력을 생성한다. 단일 트리거 플립 플롭 회로(300)는 복수의 클록 사이클들을 위한 신호들을 저장하거나, 각각의 클록 사이클만큼 빈번하게 변할 수 있는 신호들을 파이프라이닝(pipeline)하기 위해 사용될 수 있다.
시스템 개요
도 6은 본 발명의 하나 이상의 양태들을 구현하도록 구성되는 컴퓨터 시스템(100)을 예시하는 블록도이다. 컴퓨터 시스템(600)은 메모리 브리지(605)를 통한 버스 경로를 통해 통신하는 CPU(602) 및 시스템 메모리(604)를 포함한다. 도 6에 도시된 것과 같이, 메모리 브리지(605)는 CPU(602) 내에 통합될 수 있다. 대안적으로, 메모리 브리지(605)는 종래의 디바이스, 예컨대, 버스를 통해 CPU(602)에 연결되는 노스브리지 칩일 수 있다. 메모리 브리지(605)는 통신 경로(606)(예컨대, 하이퍼트랜스포트 링크)를 통해 I/O(입력/출력) 브리지(607)에 연결된다. 예컨대, 사우스브리지 칩일 수 있는 I/O 브리지(607)는, 하나 이상의 사용자 입력 디바이스들(608)(예컨대, 키보드, 마우스)로부터 사용자 입력을 수신하고 그 입력을 경로(606) 및 메모리 브리지(605)를 통해 CPU(602)에 전달한다. 병렬 처리 서브시스템(612)은 버스 또는 다른 통신 경로(613)(예컨대, PCI 익스프레스, AGP(Accelerated Graphics Port), 또는 하이퍼트랜스포트 링크)를 통해 메모리 브리지(605)에 연결된다. 일 실시예에서, 병렬 처리 서브시스템(612)은 픽셀들을 디스플레이 디바이스(610)(예컨대, 종래의 CRT 또는 LCD 기반 모니터)에 전달하는 그래픽 서브시스템이다. 시스템 디스크(614) 또한 I/O 브리지(607)에 연결된다. 스위치(616)는 네트워크 어댑터(618) 및 다양한 애드-인 카드들(620 및 621)과 같은 다른 컴포넌트들과 I/O 브리지(607) 사이의 연결을 제공한다. USB 또는 다른 포트 연결들, CD 드라이브들, DVD 드라이브들, 필름 레코딩 디바이스들 등을 포함하는 다른 컴포넌트들(명시적으로 도시되지 않음) 또한 I/O 브리지(607)에 연결될 수 있다. 도 6의 다양한 컴포넌트들을 상호연결하는 통신 경로들은 PCI(Peripheral Component Interconnect), PCI-Express(PCI-E), AGP(Accelerated Graphics Port), 하이퍼트랜스포트, 또는 임의의 다른 점대점 통신 프로토콜(들)을 사용하여 구현될 수 있으며, 상이한 디바이스들 사이의 연결들은 본 기술분야에 알려진 상이한 프로토콜들을 사용할 수 있다.
일 실시예에서, 병렬 처리 서브시스템(612)은, 예컨대 비디오 출력 회로를 포함하는, 그래픽 및 비디오 처리를 위해 최적화된 회로를 통합하며, GPU(graphic processing unit)를 구성한다. 다른 실시예에서, 병렬 처리 서브시스템(612)은 본원에 더 상세히 설명된 기본적인 계산 아키텍처를 보존함과 동시에, 범용 처리를 위해 최적화된 회로를 통합한다. 또 다른 실시예에서, 병렬 처리 서브시스템(612)은 메모리 브리지(605), CPU(602), 및 I/O 브리지(607)와 같은 하나 이상의 다른 시스템 요소들과 통합되어 시스템 온 칩(SoC)을 형성할 수 있다. CPU(602), 병렬 처리 서브시스템(612), I/O 브리지(607), 및 스위치(616) 중 하나 이상은 단일 트리거 저 에너지 플립 플롭 회로(300 또는 350)를 포함할 수 있다.
본원에 보여지는 시스템은 예시적이며, 다양한 변경들 및 변형들이 가능하다는 것이 인식될 것이다. 브리지들의 수 및 배열을 포함하는 연결 토폴로지는 원하는 대로 수정될 수 있다. 예컨대, 일부 실시예들에서, 시스템 메모리(604)는 브리지를 통하기보다는 직접 CPU(602)에 연결되며, 다른 디바이스들은 메모리 브리지(605) 및 CPU(602)를 통해 시스템 메모리(604)와 통신한다. 다른 대안적인 토폴로지들에서, 병렬 처리 서브시스템(612)은 메모리 브리지(605)에 연결되기보다는 I/O 브리지(607) 또는 CPU(602)에 직접 연결된다. 또 다른 실시예들에서, CPU(602), I/O 브리지(607), 병렬 처리 서브시스템(612), 및 메모리 브리지(605) 중 하나 이상은 하나 이상의 칩들 내에 통합될 수 있다. 본원에 보여진 특정 컴포넌트들은 옵션이다. 예컨대, 임의의 수의 애드-인 카드들 또는 주변 디바이스들이 지원될 수 있다. 일부 실시예들에서, 스위치(616)가 제거되며, 네트워크 어댑터(618) 및 애드-인 카드들(620, 621)은 I/O 브리지(607)에 직접 연결된다.
요컨대, 회로들의 모든 안정된 상태들 동안 모든 노드들이 하이 또는 로우로 구동되기 때문에, 단일 트리거 저 에너지 플립 플롭 회로(300)는 완전히 정적이다. 내부 노드들은 데이터가 변경될 때에만 토글링하고, 클록의 로딩은 단 3개의 트랜지스터 게이트들이므로, 단일 트리거 저 에너지 플립 플롭 회로(300)는 저 에너지이다. 게다가, 단일 트리거 저 에너지 플립 플롭 회로(300)는 올바르게 기능하기 위해 상이한 트랜지스터들 사이의 크기 관계들에 의존하지 않는다. 그러므로, 제조 프로세스 때문에 트랜지스터들의 특성들이 다른 경우에도 단일 트리거 저 에너지 플립 플롭 회로(300)의 동작은 강건하다.
본 발명의 일 실시예는 컴퓨터 시스템과 사용하기 위한 프로그램 제품으로 구현될 수 있다. 프로그램 제품의 프로그램(들)은 (본원에 설명한 방법들을 포함하는) 실시예들의 기능들을 정의하며, 다양한 컴퓨터 판독 가능한 저장 매체에 저장될 수 있다. 예시적인 컴퓨터 판독 가능한 저장 매체는, (i) 정보가 영구적으로 저장되는 기입 불가능한 저장 매체(예컨대, CD-ROM 드라이브에 의해 판독 가능한 CD-ROM 디스크와 같은, 컴퓨터 내의 판독 전용 메모리 디바이스, 플래시 메모리, ROM 칩 또는 임의의 종류의 고체 상태 비휘발성 반도체 메모리); 및 (ii) 가변 정보가 저장되는 기입 가능한 저장 매체(예컨대, 디스켓 드라이브 내의 플로피 디스크 또는 하드 디스크 드라이브 또는 임의의 종류의 고체 상태 랜덤 액세스 반도체 메모리)를 포함하지만, 이들에 제한되지 않는다.
본 발명은 구체적인 실시예들을 참조하여 위에서 설명되었다. 그러나, 본 발명의 당업자들은, 첨부한 청구항들에 제시된 본 발명의 더 광범위한 진의 및 범위로부터 벗어나지 않으면서 다양한 변형들 및 변경들이 가능하다는 것을 이해할 것이다. 따라서, 전술한 설명 및 도면들은 제한적이라기보다는 예시적인 의미로 간주되어야 한다.

Claims (15)

  1. 단일 트리거 저 에너지 플립 플롭 회로로서,
    전원에 직접 결합된 제1 클록 활성형(clock-activated) 트랜지스터를 포함하며, 상기 단일 트리거 저 에너지 플립 플롭 회로에의 입력 신호가 상기 단일 트리거 저 에너지 플립 플롭 회로에 의해 생성된 출력 신호의 레벨과 상이한 레벨에 있는 경우, 트리거 신호를 암(arm)시키도록 구성되는 트리거 서브회로; 및
    제2 클록 활성형 트랜지스터를 포함하며, 상기 트리거 신호가 암 상태이고 클록 신호가 제1 레벨로부터 제2 레벨로 전이하는 경우 상기 출력 신호의 레벨을 변경하고, 상기 트리거 신호가 언암(unarm) 상태인 경우 상기 출력 신호의 레벨을 유지하도록 구성되는 래치 서브회로
    를 포함하며,
    상기 제1 클록 활성형 트랜지스터의 게이트 및 상기 제2 클록 활성형 트랜지스터의 게이트는 상기 클록 신호에 직접 결합된, 단일 트리거 저 에너지 플립 플롭 회로.
  2. 제1항에 있어서,
    상기 래치 서브회로는 풀업(pull-up) 트랜지스터로서 구성되는 제3 클록 활성형 트랜지스터를 더 포함하는, 단일 트리거 저 에너지 플립 플롭 회로.
  3. 제2항에 있어서,
    상기 제3 클록 활성형 트랜지스터는 N번째 클록 사이클마다 인에이블되고(enabled), N은 10보다 큰, 단일 트리거 저 에너지 플립 플롭 회로.
  4. 제1항에 있어서,
    상기 트리거 서브회로는, 상기 출력 신호가 상기 입력 신호와 동일한 레벨이 되도록 변경되고 상기 클록 신호가 상기 제2 레벨에 있는 경우 상기 트리거 신호를 디스암(disarm)시키도록 구성되는, 단일 트리거 저 에너지 플립 플롭 회로.
  5. 제1항에 있어서,
    상기 트리거 서브회로는, 상기 클록 신호가 상기 제2 레벨에 있는 동안에 상기 입력 신호가 변화하는 경우 상기 트리거 신호를 언암 상태로서 유지하는 키퍼 회로(keeper circuit)로서 기능하도록 구성되는 인버터 및 트랜지스터를 포함하는, 단일 트리거 저 에너지 플립 플롭 회로.
  6. 제1항에 있어서,
    상기 트리거 서브회로는, 입력들로서 상기 입력 신호와 상기 출력 신호를 갖고 출력으로서 상기 트리거 신호를 갖는 배타적 논리합 게이트(exclusive-or gate)로서 기능하도록 구성되는 트랜지스터들을 포함하는, 단일 트리거 저 에너지 플립 플롭 회로.
  7. 제1항에 있어서,
    상기 제1 클록 활성형 트랜지스터는, 상기 클록 신호가 상기 제1 레벨에 있는 경우 상기 트리거 서브회로를 인에이블하는 풀업 트랜지스터로서 구성되는, 단일 트리거 저 에너지 플립 플롭 회로.
  8. 제1항에 있어서,
    상기 래치 서브회로의 출력을 버퍼링(buffer)하도록 구성되는 출력 인버터를 더 포함하는, 단일 트리거 저 에너지 플립 플롭 회로.
  9. 제1항에 있어서,
    제3 클록 활성형 트랜지스터는, 상기 클록 신호가 상기 제1 레벨에 있는 경우 상기 래치 서브회로를 인에이블하는 풀업 트랜지스터로서 구성되는, 단일 트리거 저 에너지 플립 플롭 회로.
  10. 제1항에 있어서,
    제2 클록 활성형 트랜지스터는 상기 클록 신호가 상기 제2 레벨에 있는 경우 상기 래치 서브회로를 인에이블하는 풀다운(pull-down) 트랜지스터로서 구성되는, 단일 트리거 저 에너지 플립 플롭 회로.
  11. 제1항에 있어서,
    상기 래치 서브회로는, 전원과 노드 사이에 직렬로 결합되고 상기 노드를 풀업하도록 구성되는 트랜지스터들을 포함하여, 상기 입력 신호 및 상기 출력 신호가 동일한 레벨에 있는 경우 상기 출력 신호가 변경되지 않도록 유지하게 하는, 단일 트리거 저 에너지 플립 플롭 회로.
  12. 제1항에 있어서,
    상기 트리거 서브회로 및 상기 래치 서브회로의 동작은 올바르게 기능하기 위해 트랜지스터들 사이의 크기 관계들(sizing relationships)에 의존하지 않는, 단일 트리거 저 에너지 플립 플롭 회로.
  13. 제1항에 있어서,
    상기 트리거 서브회로는, 상기 래치 서브회로에 의해 생성되고 상기 트리거 신호를 디스암시키도록 구성되는 피드백 신호를 수신하는, 단일 트리거 저 에너지 플립 플롭 회로.
  14. 제1항에 있어서,
    상기 래치 서브회로는 제1 인버터 및 제2 인버터를 포함하고, 상기 제1 인버터의 출력은 상기 제2 인버터의 입력에 결합되고, 상기 제2 인버터의 출력은 상기 제1 인버터의 입력에 결합되는, 단일 트리거 저 에너지 플립 플롭 회로.
  15. 제14항에 있어서,
    상기 제1 인버터 및 상기 제2 인버터는 상기 래치 서브회로의 저장 서브회로(storage sub-circuit)를 형성하는, 단일 트리거 저 에너지 플립 플롭 회로.
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