KR101317112B1

KR101317112B1 - 낮은 클록 에너지, 완전 정적 래치 회로

Info

Publication number: KR101317112B1
Application number: KR1020120015340A
Authority: KR
Inventors: 윌리암 제이. 델리
Original assignee: 엔비디아 코포레이션
Priority date: 2011-02-15
Filing date: 2012-02-15
Publication date: 2013-10-11
Also published as: US8373483B2; GB201202517D0; US20120206182A1; DE102012202241A1; GB2488224A; KR20120093789A

Abstract

본 발명의 일 실시예는 완전 정적인 낮은 클록 에너지 래치 회로를 이용하여 입력 신호의 레벨을 캡처 및 홀드하기 위한 기법을 설명한다. 클록은 제1 클록 활성화 풀-업 또는 풀-다운 트랜지스터 및 제2 클록 활성화 풀-다운 또는 풀-업 트랜지스터에만 결합된다. 입력 신호의 레벨은 상승 또는 하강 클록 에지 중 하나에서 저장 서브 회로에 의해 캡처되고 저장되어 클록이 전이할 때까지 출력 신호를 발생한다. 입력 신호의 레벨은 저장 서브 회로가 인에이블되지 않을 때 출력 신호에 전파된다. 저장 서브 회로는 제1 클록 활성화 트랜지스터에 의해 인에이블 및 디스에이블되고, 전파 서브 회로는 제2 클록 활성화 트랜지스터에 의해 활성화 및 비활성화된다.

Description

낮은 클록 에너지, 완전 정적 래치 회로{LOW-CLOCK-ENERGY, FULLY-STATIC LATCH CIRCUIT}

본 발명은 일반적으로 디지털 래치 회로들에 관한 것이고, 더욱 구체적으로 완전 정적인 낮은 클록 에너지 래치 회로에 관한 것이다.

전력 손실은 종래의 집적 회로들에서 상당한 문제이다. 많은 애플리케이션들에서, 집적 회로 디바이스들의 성능은 회로의 다이 영역에 의해서라기보다는 기능을 구현하는 회로에 의해 소비되는 에너지의 양에 의해서 제한된다. 종래의 디지털 집적 회로들에서 손실되는 전력의 대부분은 클록 네트워크에서 소비된다. 플립플롭의 데이터 입력이 토글링하는 시간의 부분인, 액티비티 인자가 매우 낮기 때문에, 통상적으로 약 5-10%이기 때문에, 데이터 전이(data transition)들로 인한 플립플롭들에 의해 소비되는 에너지의 양은 작다. 반대로, 클록 입력 부하 및 클록 에너지는 래치들 및 플립플롭들에 의해 소비되는 에너지를 결정하기 위한 특히 중요한 메트릭이다. 따라서, 주어진 양만큼 클록 스위치되는 캐패시턴스(clock-switched capacitance)를 줄이는 것은 동일한 양만큼 데이터 스위치되는 캐패시턴스(data-switched capacitance)를 줄이는 것에 비해 10-20배의 전력 절감을 만든다.

종래의 래치들은 종종 정적 회로를 만들기 위해 3상태 피드백을 갖는 패스 게이트로서 만들어진다. 이러한 디자인은 클록의 두 극성들을 생산하기 위해 로컬 클록 인버터(또는 2개)를 요구하고, 6 또는 8개의 트랜지스터 디바이스들의 총 클록 부하를 제공하는 피드백 게이트 및 패스 게이트의 각각에 대해 2개의 클록 부하를 갖는다.

도 1은 AND-OR-인버터(AOI) 게이트들로 구현된 종래의 NOR 래치(100)를 예시한다. 래치(100)는 clk(클록) 입력이 높을 때 투과적(transparent)이어서, d 입력은 q 출력으로 통과한다. clk 입력이 낮을 때, d 입력의 레벨은 저장되고 q는 q 출력에서 d 입력의 저장된 레벨을 유지한다. AND 게이트들 각각은 4개의 트랜지스터 디바이스의 총 클록 부하에 대해, 2개의 트랜지스터 게이트의 클록 부하를 제공한다.

도 2는 도 1에 도시된 종래의 래치(100)에 대응하는 래치 회로(200)를 예시한다. Clk(220)에 제공되는 총 클록 부하는 4개의 트랜지스터 디바이스들이다. 트랜지스터들의 총 개수는 16이고, 인버터들(222 및 224) 각각은 2개의 트랜지스터를 포함한다.

따라서, 이 기술분야에서 클록 부하들의 캐패시턴스를 줄임으로써 클록 에너지를 줄이는 래치 회로가 필요하다. 부가적으로, 래치 회로는 제조 공정 변동들에 독립적으로 기능해야 한다.

본 발명의 다양한 실시예들은 저장 서브 회로 및 전파 서브 회로를 포함하는 낮은 클록 에너지 및 완전 정적 래치 회로를 포함한다. 클록 신호는 낮은 클록 에너지 및 완전 정적 래치 회로에 포함되는 제1 클록 활성화 풀-업 트랜지스터 및 제2 클록 활성화 풀-다운 트랜지스터에만 결합된다. 저장 서브 회로는 상기 클록 신호가 하이(high)에서 로우(low)로 전이할 때 입력 신호의 레벨을 캡처하고, 그 레벨을 홀드하여 상기 클록 신호가 로우인 동안 출력 신호를 발생하도록 구성되고, 상기 제1 클록 활성화 풀-업 트랜지스터는 상기 클록 신호가 로우일 때 상기 저장 서브 회로를 인에이블(enable)하고 상기 클록 신호가 하이일 때 상기 저장 서브 회로를 디스에이블(disable)한다. 전파 서브 회로는 상기 입력 신호를 수신하고 상기 입력 신호의 레벨을 전파하여 상기 클록 신호가 하이일 때 상기 출력 신호를 발생하도록 구성되고, 상기 제2 클록 활성화 풀-다운 트랜지스터는 상기 클록 신호가 하이일 때 상기 전파 서브 회로를 활성화하고 상기 클록 신호가 로우일 때 상기 전파 서브 회로를 비활성화한다.

개시된 래치 회로의 하나의 이점은 트랜지스터 디바이스 부하가 오직 2개의 트랜지스터 게이트로 감소된다는 것이다. 따라서, 클록 에너지는 클록 신호에 대한 더 큰 부하들을 갖는 래치 회로에 비해 상당히 감소된다. 래치 회로는 또한 완전히 정적이고, 상이한 트랜지스터들 사이의 사이징 관계들(sizing relationships)에 의존하지 않는다. 따라서, 트랜지스터들의 특성이 제조 공정으로 인해 변하더라도, 래치 회로 동작은 강건(robust)하다.

위에 기재된 본 발명의 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 발명의 더욱 특정한 설명은 실시예들을 참조하여 행해질 수 있고, 실시예들 중 일부는 첨부된 도면들에 예시된다. 그러나, 첨부된 도면들은 본 발명의 오직 통상적인 실시예들을 예시하고, 따라서 그의 범위의 제한으로 고려되지 않으며, 발명에 대해 다른 동일하게 유효한 실시예들을 인정할 수 있다는 것에 주목한다.
도 1은 종래 기술에 따른 종래의 래치를 예시한다.
도 2는 종래 기술에 따른, 도 1에 도시된 종래의 래치에 대응하는 회로를 예시한다.
도 3a는 발명의 일 실시예에 따른, 클록 신호가 하이일 때 투과적인 낮은 클록 에너지 래치 회로를 예시한다.
도 3b는 본 발명의 하나 이상의 양태들에 따른, 클록 신호가 로우일 때 투과적인 낮은 클록 에너지 래치 회로를 예시한다.
도 4는 본 발명의 하나 이상의 양태들에 따른, 도 3a 및 3b에 도시된 낮은 클록 에너지 래치 회로들을 이용하여 구성되는 플립플롭을 예시하는 블록도이다.
도 5는 본 발명의 하나 이상의 양태들에 따른, 도 4의 플립플롭들을 포함하는 프로세서/칩을 예시하는 블록도이다.
도 6은 본 발명의 하나 이상의 양태들을 구현하도록 구성되는 컴퓨터 시스템을 예시하는 블록도이다.

다음의 설명에서, 다수의 특정 상세들은 본 발명의 더욱 철저한 이해를 제공하기 위해 설명된다. 그러나, 본 발명은 이들 특정 상세들 중 하나 이상이 없이 실시될 수 있다는 것이 이 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 잘 알려진 특징들은 본 발명을 불명료하게 하는 것을 피하기 위해서 설명되지 않았다.

도 3a는 발명의 일 실시예에 따른, 클록 신호 Clk(320)가 하이일 때 투과적인 낮은 클록 에너지 래치 회로(300)를 예시한다. 래치 회로(300)는 클록에 대해 오직 2개의 부하를 제공하고 트랜지스터 디바이스 사이즈 비율에 의존하지 않는 완전 정적, 클록 에너지 효율적인 래치이다. 오직 2개의 최소 사이즈 클록 부하를 가지고, 래치 회로(300)는 종래의 패스 게이트 래치에 의해 소비되는 클록 에너지의 1/3 또는 1/4만을 소비해야 한다. 래치 회로(300)에 포함되는 트랜지스터들의 총 개수는 16이고, 인버터들(322 및 324) 각각은 2개의 트랜지스터를 포함한다. 동일한 수의 트랜지스터를 갖는 래치 회로(200)에 비해, 클록에 대한 부하들이 절반이다.

도 3a에 도시된 바와 같이, 트랜지스터들(301, 302, 303, 304, 및 305)은 NMOS 디바이스들이고, 트랜지스터들(306, 307, 308, 309, 310, 311, 및 312)은 PMOS 디바이스들이다. 트랜지스터들(304, 305, 311, 및 312)은 저장 서브 회로를 형성하는 크로스 결합 인버터들(cross-coupled inverters)로서 구성된다. 제1 인버터는 트랜지스터들(311 및 304)을 포함하고, 제2 인버터는 트랜지스터들(312 및 305)을 포함한다. 트랜지스터(306)는 클록이 로우일 때 전류가 트랜지스터(311 또는 312)를 통해 공급 전압으로부터 흐를 수 있게 함으로써 저장 서브 회로를 인에이블하도록 구성되는 클록 인에이블 풀-업 트랜지스터이다. 트랜지스터(306)는 저장 서브 회로의 두 인버터 사이에 공유된다. 트랜지스터들(302, 303, 307, 308, 309, 310) 및 인버터(322)는 입력 신호 d(321)를 출력 신호 Q(325)로 전달하는 전파 회로를 형성한다. 인버터(324)는 저장 서브 회로의 저장 피드백 루프로부터 Q(325)를 분리한다. 셋업 타이밍이 결정적이지 않고, 동기화 성능이 중요하지 않고, 출력 Q(325)에 대한 부하가 낮고 정적일 때, 인버터(324)는 생략될 수 있다.

트랜지스터(301)는 clk(320)가 하이일 때 입력 신호 d(321)를 출력 신호 Q(325)로 통과하도록 전파 회로를 활성화하도록 구성되는 클록 인에이블 풀-다운 트랜지스터이다. 트랜지스터(301) 및 트랜지스터(306)는 완전 정적 회로를 생산하기 위해서 전파 회로가 활성이거나 또는 저장 서브 회로가 인에이블되도록 반대 극성들이다. 트랜지스터들(311 및 312)은 분리 트랜지스터들(327)이다. 트랜지스터(311)의 게이트 및 드레인은 트랜지스터(309)의 게이트 및 드레인과 병렬로 연결된다. 이 듀플리케이션(duplication)은 s(318)가 로우일 때 sN(315)을 풀 업하는 트랜지스터(309)에 대해 하나 그리고 트랜지스터(311)에 대해 하나, 2개의 소스 단자들을 제공한다. 이들 소스 단자들을 분할하는 것은 클록 인에이블 풀-업 트랜지스터(306)의 드레인으로부터 트랜지스터(307)의 드레인을 분리한다. 유사하게, 트랜지스터(312)의 게이트 및 드레인은 트랜지스터(310)의 게이트 및 드레인과 병렬로 연결되고 트랜지스터(312)는 공유된 클록 인에이블 풀-업 트랜지스터(306)로부터 트랜지스터(308)의 드레인을 분리하도록 구성된다. 노드들 x(319) 및 xN(316)은 분리 트랜지스터들(311 및 312)에 의해 공유된 클록 인에이블 풀-업 트랜지스터(306)로부터 분리된다. 트랜지스터들(309 및 310)을 포함함으로써, 분리 트랜지스터들(311 및 312)은 클록 인에이블 풀-업 트랜지스터(306)를 공유할 수 있게 된다. 분리 트랜지스터들(311 및 312) 없이, 그리고 부가적인 클록 인에이블 풀-업 트랜지스터가 요구됨으로써, 래치 회로(300)의 클록 부하를 50% 증가시킨다.

clk(320)가 하이일 때, 트랜지스터들(307 및 302)은 입력 신호 d(321)의 보수(complement)를 저장 노드 sN(315)에서 구동하기 위한 입력 인버터로서 작용한다. 트랜지스터들(303 및 308)은 dN(323)의 보수를 저장 노드 s(318)에서 구동하기 위한 인버터로서 작용한다. 트랜지스터(309)는 저장 노드 s(318)가 트랜지스터들(304 및 307) 사이의 다툼(fight)을 피하기 위해서 하강할 때까지 저장 노드 sN(315)의 풀-업을 디스에이블한다. 유사하게, 트랜지스터(310)는 저장 노드 sN(315)가 트랜지스터들(308 및 305) 사이의 다툼을 피하기 위해서 하강할 때까지 저장 노드 s(318)의 풀-업을 디스에이블한다.

clk(320)가 하이인 동안, 트랜지스터들(307 및 302)에 의해 형성되는 입력 인버터가 입력 신호 d(321)의 레벨의 보수를 저장 노드 sN(315)에서 구동하고 트랜지스터들(308 및 303)에 의해 형성되는 입력 인버터가 입력 신호 d(321)의 레벨을 저장 노드 s(318)에서 구동할 때 출력 신호 Q(325)는 입력 신호 d(321)의 레벨을 따를 것이다. clk(320)가 하강할 때, 저장 서브 회로는 입력 신호 d(321)의 레벨을 캡처하고 그 레벨을 홀드하여 clk(320)가 로우인 동안 출력 신호 Q(325)를 발생한다. clk(320)이 로우인 동안, 전파 서브 회로 내의 입력 인버터들(트랜지스터들(307 및 302) 및 트랜지스터들(308 및 303))은 출력 신호 Q(325)에 영향을 주지 않는다. 클록 활성화 풀-다운 트랜지스터(301)는 clk(320)가 로우일 때 비활성화됨으로써, 입력 신호 d(321)가 저장 노드 sN(315)를 풀 다운하지 못하게 한다. 로우 저장 노드 sN(315) 또는 s(318)의 풀-업은 트랜지스터(309 또는 310)에 의해 각각 방지된다.

도 3b는 본 발명의 하나 이상의 양태들에 따른, 클록 신호 clk(370)가 로우일 때 투과적인 낮은 클록 에너지 래치 회로(350)를 예시한다. 래치 회로(300)와 같이, 래치 회로(350)는 또한 오직 2개의 부하를 클록에 제공하고 트랜지스터 디바이스 사이즈 비율에 의존하지 않는 완전 정적, 클록 에너지 효율적인 래치이다. 오직 2개의 최소 사이즈 클록 부하를 가지고, 래치 회로(350)는 종래의 패스 게이트 래치에 의해 소비되는 클록 에너지의 1/3 또는 1/4만을 소비해야 한다. 래치 회로(350)에 포함되는 트랜지스터들의 총 개수는 16이고, 인버터들(372 및 374) 각각은 2개의 트랜지스터를 포함한다. 동일한 수의 트랜지스터를 갖는 래치 회로(200)에 비해, 클록 신호 Clk(370)에 대한 부하들이 절반이다.

도 3b에 도시된 바와 같이, 트랜지스터들(351, 352, 353, 354, 355, 359, 및 360)은 NMOS 디바이스들이고, 트랜지스터들(356, 357, 358, 361, 및 362)은 PMOS 디바이스들이다. 트랜지스터들(354, 355, 361, 및 362)은 저장 서브 회로를 형성하는 크로스 결합 인버터들로서 구성된다. 제1 인버터는 트랜지스터들(361 및 354)을 포함하고, 제2 인버터는 트랜지스터들(362 및 355)을 포함한다. 트랜지스터(351)는 클록이 하이일 때 전류가 트랜지스터(354 또는 355)를 통해 접지로 흐를 수 있게 함으로써 저장 서브 회로를 인에이블하도록 구성되는 클록 인에이블 풀-다운 트랜지스터이다. 트랜지스터(351)는 저장 서브 회로의 두 인버터 사이에 공유된다. 트랜지스터들(352, 353, 357, 358, 359, 360) 및 인버터(372)는 입력 신호 d(371)를 출력 신호 Q(375)로 전달하는 전파 회로를 형성한다. 인버터(374)는 저장 서브 회로(377)의 저장 피드백 루프로부터 Q(375)를 분리한다. 셋업 타이밍이 결정적이지 않고, 동기화 성능이 중요하지 않고, 출력 Q(375)에 대한 부하가 낮고 정적일 때, 인버터(374)는 생략될 수 있다.

트랜지스터(356)는 clk(370)가 로우일 때 입력 신호 d(371)를 출력 신호 Q(375)로 통과하도록 전파 회로를 활성화하도록 구성되는 클록 인에이블 풀-업 트랜지스터이다. 트랜지스터(351) 및 트랜지스터(356)는 완전 정적 회로를 생산하기 위해서 전파 회로가 활성이거나 또는 저장 서브 회로가 인에이블되도록 반대 극성들이다. 트랜지스터(360) 및 트랜지스터(355)의 게이트들은 서로 그리고 노드 sN(365)에 결합된다. 트랜지스터들(354 및 355)은 분리 트랜지스터들(377)이다. 트랜지스터(354)의 게이트 및 드레인은 트랜지스터(359)의 게이트 및 드레인과 병렬로 연결되고, 트랜지스터(354)는 공유된 클록 인에이블 풀-다운 트랜지스터(351)로부터 트랜지스터(352)의 드레인을 분리하도록 구성된다. 유사하게, 트랜지스터(355)의 게이트 및 드레인은 트랜지스터(360)의 게이트 및 드레인과 병렬로 연결되고 트랜지스터(355)는 공유된 클록 인에이블 풀-다운 트랜지스터(351)로부터 트랜지스터(353)의 드레인을 분리하도록 구성된다. 노드들 x(369) 및 xN(366)은 분리 트랜지스터들(354 및 355)에 의해 공유된 클록 인에이블 풀-다운 트랜지스터(351)로부터 분리된다. 트랜지스터들(359 및 360)을 포함함으로써, 분리 트랜지스터들(354 및 355)은 클록 인에이블 풀-다운 트랜지스터(351)를 공유할 수 있게 된다.

clk(370)가 로우일 때, 트랜지스터들(357 및 352)은 입력 신호 d(371)의 보수를 저장 노드 sN(365)에서 구동하기 위한 입력 인버터로서 작용한다. 트랜지스터들(353 및 358)은 dN(373)의 보수를 저장 노드 s(368)에서 구동하기 위한 인버터로서 작용한다. 트랜지스터(359)는 저장 노드 s(368)가 트랜지스터들(361 및 352) 사이의 다툼을 피하기 위해서 상승할 때까지 저장 노드 sN(365)의 풀-다운을 디스에이블한다. 유사하게, 트랜지스터(360)는 저장 노드 sN(365)가 트랜지스터들(353 및 362) 사이의 다툼을 피하기 위해서 상승할 때까지 저장 노드 s(368)의 풀-다운을 디스에이블한다.

clk(370)가 로우인 동안, 트랜지스터들(357 및 352)에 의해 형성되는 입력 인버터가 d(371)의 보수를 저장 노드 sN(365)에서 구동하고 트랜지스터들(358 및 353)에 의해 형성되는 입력 인버터가 입력 신호 d(371)의 레벨을 저장 노드 s(368)에서 구동할 때 출력 신호 Q(375)는 입력 신호 d(371)의 레벨을 따를 것이다. clk(370)가 상승할 때, 저장 서브 회로(377)는 입력 신호 d(371)의 레벨을 캡처하고 그 레벨을 홀드하여 clk(370)가 하이인 동안 출력 신호 Q(375)를 발생한다. clk(370)이 하이인 동안, 전파 서브 회로 내의 입력 인버터들(트랜지스터들(357 및 352) 및 트랜지스터들(358 및 353))은 출력 신호 Q(355)에 영향을 주지 않는다. 클록 활성화 풀-업 트랜지스터(356)는 clk(370)가 하이일 때 비활성화됨으로써, 입력 신호 d(371)가 저장 노드 sN(365)를 풀 업하지 못하게 한다. 하이 저장 노드 sN(365) 또는 s(368)의 풀-다운은 트랜지스터(359 또는 360)에 의해 각각 방지된다.

도 4는 본 발명의 하나 이상의 양태들에 따른, 도 3a 및 3b에 도시된 낮은 클록 에너지 래치 회로들(300 및 350)을 이용하여 구성되는 플립플롭 회로(500)를 예시하는 블록도이다. 클록 신호는 래치 회로(300)의 clk(320) 입력 및 래치 회로(350)의 clk(370)에 입력된다. 래치(350)는 클록 로우에 투과적이고 래치(300)는 클록 하이에 투과적이기 때문에, 플립플롭은 클록을 반전할 필요 없이 실현될 수 있다. 래치 회로(350)의 저장 노드 s(368)는 래치 회로(300)의 입력 신호 d(321)에 결합되고, 래치 회로(350)의 저장 노드 sN(365)는 래치 회로(300)의 트랜지스터(303)의 게이트에 결합된다(인버터(322)는 래치 회로(300)로부터 생략될 수 있다). 인버터(374)는 래치 회로(350)로부터 생략될 수 있다.

도 5는 본 발명의 하나 이상의 양태들에 따른, 도 4의 플립플롭 회로(500)를 포함하는 프로세서/칩(540)을 예시하는 블록도이다. I/O 회로들(565)은 시스템의 다른 디바이스들로부터 신호들을 전송 및 수신하기 위해 패드들 및 다른 I/O 특정 회로들을 포함할 수 있다. 출력 신호(555)는 I/O 회로들(565)에 의해 수신되는 신호들에 기초하여 I/O 회로들(565)에 의해 생산된다. 입력 신호(551)는 I/O 회로들(565)에 의해 수신되고 저장을 위해 제1 플립플롭 회로(500)에 입력된다. I/O 회로들(565)은 또한 플립플롭 회로들(500)에 클록 신호들을 제공한다. 결합 회로들(570)은 제1 플립플롭 회로(500)에 의해 발생되는 출력을 수신하고 제2 플립플롭 회로(500)에 의해 수신되는 결합 출력을 발생한다. 제2 플립플롭 회로(500)는 결합 출력을 저장하고 결합 회로들(572)에 입력되는 출력을 발생한다. 결합 회로들(575)의 출력은 제3 플립플롭 회로(500)에 의해 수신되고 저장된다. 제3 플립플롭 회로(500)는 I/O 회로들(565)에 제공되는 출력을 발생한다. 플립플롭 회로들(500)은 다중 클록 사이클에 대해 신호들을 저장하거나 각각의 클록 사이클만큼 빈번하게 변경되는 신호들을 파이프라이닝(pipeline)하는 데 이용될 수 있다.

시스템 개요

도 6은 본 발명의 하나 이상의 양태들을 구현하도록 구성되는 컴퓨터 시스템(600)을 예시하는 블록도이다. 컴퓨터 시스템(600)은 메모리 브리지(605)를 통해 버스 경로를 통하여 통신하는 중앙 프로세싱 유닛(central processing unit; CPU)(602) 및 시스템 메모리(604)를 포함한다. 메모리 브리지(605)는 도 6에 도시된 바와 같이 CPU(602) 내로 통합될 수 있다. 대안적으로, 메모리 브리지(605)는 CPU(602)에 버스를 통해 접속되는 종래의 디바이스, 예를 들어, 노스브리지일 수 있다. 메모리 브리지(605)는 통신 경로(606)(예를 들어, 하이퍼트랜스포트(HyperTransport) 링크)를 통해 I/O(입력/출력) 브리지(607)에 접속된다. 예를 들어 사우스브리지 칩일 수 있는 I/O 브리지(607)는 하나 이상의 사용자 입력 디바이스들(608)(예를 들어, 키보드, 마우스)로부터 사용자 입력을 수신하고 그 입력을 경로(606) 및 메모리 브리지(605)를 통해 CPU(602)에 전달한다. 병렬 프로세싱 서브시스템(612)이 버스 또는 다른 통신 경로(613)(예를 들어, PCI 익스프레스, AGP(Accelerated Graphics Port), 또는 하이퍼트랜스포트 링크)를 통해 메모리 브리지(605)에 결합되고; 일 실시예에서 병렬 프로세싱 서브시스템(612)은 디스플레이 디바이스(610)(예를 들어, 종래의 CRT 또는 LCD 기반 모니터)에 픽셀들을 전달하는 그래픽 서브시스템이다. 시스템 디스크(614)는 또한 I/O 브리지(607)에 접속된다. 스위치(616)는 I/O 브리지(607)와, 네트워크 어댑터(618) 및 다양한 애드-인 카드들(620 및 621)과 같은 다른 컴포넌트들 사이에 접속들을 제공한다. USB 또는 다른 포트 접속들, CD 드라이브들, DVD 드라이브들, 필름 녹화 디바이스들(film recording devices) 등을 포함하는 다른 컴포넌트들(명시적으로 도시되지 않음)은 또한 I/O 브리지(607)에 접속될 수 있다. 도 6의 다양한 컴포넌트들을 상호접속하는 통신 경로들은 PCI(Peripheral Component Interconnect), PCI-E(PCI-Express), AGP(Accelerated Graphics Port), 하이퍼트랜스포트, 또는 임의의 다른 버스 또는 점대점 통신 프로토콜(들)과 같은 임의의 적절한 프로토콜들을 이용하여 구현될 수 있고, 상이한 디바이스들 사이의 접속들은 이 기술분야에 알려진 바와 같은 상이한 프로토콜들을 이용할 수 있다.

일 실시예에서, 병렬 프로세싱 서브시스템(612)은 예를 들어 비디오 출력 회로를 포함하는 그래픽 및 비디오 프로세싱을 위해 최적화된 회로를 통합하고, 그래픽 프로세싱 유닛(graphics processing unit; GPU)을 구성한다. 다른 실시예에서, 병렬 프로세싱 서브시스템(612)은 본원에 더 상세히 설명되는, 하부 계산 아키텍처를 보존하면서, 범용 프로세싱을 위해 최적화되는 회로를 포함한다. 또 다른 실시예에서, 병렬 프로세싱 서브시스템(612)은 시스템 온 칩(system on chip; SoC)을 형성하기 위해 메모리 브리지(605), CPU(602), 및 I/O 브리지(607)와 같은 하나 이상의 다른 시스템 요소들과 통합될 수 있다. CPU(602), 병렬 프로세싱 서브시스템(612), I/O 브리지(607), 및 스위치(616) 중 하나 이상은 낮은 클록 에너지 래치 회로(300 또는 350) 또는 낮은 클록 에너지 플립플롭 회로(500)를 포함할 수 있다.

본원에 도시된 시스템은 예시적인 것이며 변형들 및 수정들이 가능하다는 것을 알 것이다. 브리지들의 수 및 배열을 포함하는 접속 토폴로지는 필요에 따라 수정될 수 있다. 예를 들어, 일부 실시예들에서, 시스템 메모리(604)는 브리지를 통하기보다는 직접 CPU(602)에 접속되고, 다른 디바이스들은 메모리 브리지(605) 및 CPU(602)를 통해 시스템 메모리(604)와 통신한다. 다른 대안적인 토폴로지들에서, 병렬 프로세싱 서브시스템(612)은 메모리 브리지(605)에보다는, I/O 브리지(607)에 또는 직접 CPU(602)에 접속된다. 또 다른 실시예들에서, CPU(602), I/O 브리지(607), 병렬 프로세싱 서브시스템(612), 및 메모리 브리지(605) 중 하나 이상은 하나 이상의 칩 내로 통합될 수 있다. 본원에 도시된 특정 컴포넌트들은 옵션이고, 예를 들어, 임의의 수의 애드-인 카드들 또는 주변 디바이스들이 지원될 수 있다. 일부 실시예들에서, 스위치(616)는 제거되고, 네트워크 어댑터(618) 및 애드-인 카드들(620, 621)은 I/O 브리지(607)에 직접 접속한다.

요약하면, 낮은 클록 에너지 래치 회로(300 또는 350)는 트랜지스터 디바이스 부하를 오직 2개의 트랜지스터 게이트들로 감소시키고 완전 정적이다. 클록 에너지는 클록 신호에 대한 더 큰 부하들을 갖는 래치 회로에 비해 현저히 감소된다. 래치 회로는 완전히 정적이고, 상이한 트랜지스터들 사이의 사이징 관계들에 의존하지 않는다. 따라서, 트랜지스터들의 특성이 제조 공정으로 인해 변하더라도, 래치 회로 동작은 강건하다.

발명의 일 실시예는 컴퓨터 시스템과 이용하기 위한 프로그램 제품으로서 구현될 수 있다. 프로그램 제품의 프로그램(들)은 (본원에 설명된 방법들을 포함한) 실시예들의 기능들을 정의하고, 다양한 컴퓨터 판독 가능한 저장 매체에 포함될 수 있다. 예시적인 컴퓨터 판독 가능한 저장 매체는 (ⅰ) 정보가 영구적으로 저장되는 기록 불가능한 저장 매체(예를 들어, CD-ROM 드라이브에 의해 판독 가능한 CD-ROM 디스크들과 같은 컴퓨터 내의 판독 전용 메모리 디바이스들, 플래시 메모리, ROM 칩들 또는 임의의 타입의 고체 상태 불휘발성 반도체 메모리); 및 (ⅱ) 변경할 수 있는 정보가 저장되는 기록 가능한 저장 매체(예를 들어, 디스켓 드라이브 내의 플로피 디스크들 또는 하드 디스크 드라이브 또는 임의의 타입의 고체 상태 랜덤 액세스 반도체 메모리)를 포함하고, 이것들로 한정되지 않는다.

본 발명은 특정 실시예들을 참조하여 전술하였다. 그러나, 이 기술분야의 통상의 기술자는, 첨부된 청구항들에 정의된 바와 같은 본 발명의 더 넓은 사상 및 범위에서 벗어나지 않고 그에 대한 다양한 수정들 및 변경들이 만들어질 수 있다는 것을 이해할 것이다. 따라서, 전술한 설명 및 도면들은 한정적인 의미라기보다는 예시적인 의미에서 여겨져야 한다.

200, 300, 350: 래치 회로
327, 377: 분리 트랜지스터들
500: 플립플롭 회로
540: 프로세서/칩
551: 입력 신호
555: 출력 신호
565: I/O 회로들
570, 575: 결합 회로들
600: 컴퓨터 시스템
602: CPU
604: 시스템 메모리
605: 메모리 브리지
606, 613: 통신 경로
607: I/O 브리지
608: 입력 디바이스들
610: 디스플레이 디바이스
612: 병렬 프로세싱 서브시스템
614: 시스템 디스크
616: 스위치
618: 네트워크 어댑터
620, 621: 애드-인 카드

Claims

출력 신호를 발생하는 낮은 클록 에너지(low-clock-energy) 및 완전 정적(fully-static) 래치 회로로서,
제1 클록 활성화 풀-업 트랜지스터 및 제2 클록 활성화 풀-다운 트랜지스터에만 결합되는 클록 신호;
상기 클록 신호가 하이(high)에서 로우(low)로 전이할 때 입력 신호의 레벨을 캡처하고, 그 레벨을 홀드하여 상기 클록 신호가 로우인 동안 상기 출력 신호를 발생하도록 구성되는 저장 서브 회로 - 상기 제1 클록 활성화 풀-업 트랜지스터는 제1 분리 트랜지스터 및 제2 분리 트랜지스터에 의해 공유되고, 상기 클록 신호가 로우일 때 상기 저장 서브 회로를 인에이블(enable)하고 상기 클록 신호가 하이일 때 상기 저장 서브 회로를 디스에이블(disable)함 - ; 및
상기 입력 신호를 수신하고, 상기 입력 신호의 레벨을 전파하여 상기 클록 신호가 하이인 동안 상기 출력 신호를 발생하도록 구성되는 전파 서브 회로 - 상기 제2 클록 활성화 풀-다운 트랜지스터는 상기 클록 신호가 하이일 때 상기 전파 서브 회로를 활성화하고 상기 클록 신호가 로우일 때 상기 전파 서브 회로를 비활성화함 -
를 포함하는 낮은 클록 에너지 및 완전 정적 래치 회로.
제1항에 있어서, 상기 전파 서브 회로는,
상기 입력 신호를 수신하고, 상기 제2 클록 활성화 풀-다운 트랜지스터에 결합되고, 상기 클록 신호가 하이일 때만 활성화되는 제1 입력 인버터; 및
반전된(inverted) 입력 신호를 수신하고, 상기 제2 클록 활성화 풀-다운 트랜지스터에 결합되고, 상기 클록 신호가 하이일 때만 활성화되는 제2 입력 인버터
를 포함하는 낮은 클록 에너지 및 완전 정적 래치 회로.
제1항에 있어서, 상기 제1 분리 트랜지스터는 상기 전파 서브 회로의 트랜지스터의 게이트 및 드레인에 결합되고, 상기 트랜지스터의 소스를 공유된 상기 제1 클록 활성화 풀-업 트랜지스터로부터 분리하도록 구성되는 낮은 클록 에너지 및 완전 정적 래치 회로.
제1항에 있어서, 상기 제2 분리 트랜지스터는 상기 전파 서브 회로의 트랜지스터의 게이트 및 드레인에 결합되고, 상기 트랜지스터의 소스를 공유된 상기 제1 클록 활성화 풀-업 트랜지스터로부터 분리하도록 구성되는 낮은 클록 에너지 및 완전 정적 래치 회로.
출력 신호를 발생하는 낮은 클록 에너지 및 완전 정적 래치 회로로서,
제1 클록 활성화 풀-다운 트랜지스터 및 제2 클록 활성화 풀-업 트랜지스터에만 결합되는 클록 신호;
상기 클록 신호가 로우에서 하이로 전이할 때 입력 신호의 레벨을 캡처하고, 그 레벨을 홀드하여 상기 클록 신호가 하이인 동안 상기 출력 신호를 발생하도록 구성되는 저장 서브 회로 - 상기 제1 클록 활성화 풀-다운 트랜지스터는 제1 분리 트랜지스터 및 제2 분리 트랜지스터에 의해 공유되고, 상기 클록 신호가 하이일 때 상기 저장 서브 회로를 인에이블하고 상기 클록 신호가 로우일 때 상기 저장 서브 회로를 디스에이블함 - ; 및
상기 입력 신호를 수신하고, 상기 입력 신호의 레벨을 전파하여 상기 클록 신호가 로우인 동안 상기 출력 신호를 발생하도록 구성되는 전파 서브 회로 - 상기 제2 클록 활성화 풀-업 트랜지스터는 상기 클록 신호가 로우일 때 상기 전파 서브 회로를 활성화하고 상기 클록 신호가 하이일 때 상기 전파 서브 회로를 비활성화함 -
를 포함하는 낮은 클록 에너지 및 완전 정적 래치 회로.
제5항에 있어서, 상기 전파 서브 회로는,
상기 입력 신호를 수신하고, 상기 제2 클록 활성화 풀-업 트랜지스터에 결합되고, 상기 클록 신호가 로우일 때만 활성화되는 제1 입력 인버터; 및
반전된 입력 신호를 수신하고, 상기 제2 클록 활성화 풀-업 트랜지스터에 결합되고, 상기 클록 신호가 로우일 때만 활성화되는 제2 입력 인버터
를 포함하는 낮은 클록 에너지 및 완전 정적 래치 회로.
제5항에 있어서, 상기 제1 분리 트랜지스터는 상기 전파 서브 회로의 트랜지스터의 게이트 및 드레인에 결합되고, 상기 트랜지스터의 소스를 공유된 상기 제1 클록 활성화 풀-다운 트랜지스터로부터 분리하도록 구성되는 낮은 클록 에너지 및 완전 정적 래치 회로.
제5항에 있어서, 상기 제2 분리 트랜지스터는 상기 전파 서브 회로의 트랜지스터의 게이트 및 드레인에 결합되고, 상기 트랜지스터의 소스를 공유된 상기 제1 클록 활성화 풀-다운 트랜지스터로부터 분리하도록 구성되는 낮은 클록 에너지 및 완전 정적 래치 회로.
낮은 클록 에너지 및 완전 정적 래치 회로로서,
제1 분리 트랜지스터;
상기 제1 분리 트랜지스터의 소스에 결합되는 소스를 갖는 제2 분리 트랜지스터;
상기 제1 분리 트랜지스터의 게이트에 결합되는 게이트 및 상기 제1 분리 트랜지스터의 드레인에 결합되는 드레인을 갖는 제3 트랜지스터; 및
상기 제2 분리 트랜지스터의 게이트에 결합되는 게이트 및 상기 제2 분리 트랜지스터의 드레인에 결합되는 드레인을 갖는 제4 트랜지스터
를 포함하는 낮은 클록 에너지 및 완전 정적 래치 회로.
제9항에 있어서, 클록 신호에 결합되는 게이트를 갖고 상기 제1 분리 트랜지스터의 소스 및 상기 제2 분리 트랜지스터의 소스에 결합되는 드레인을 갖는 제1 클록 활성화 트랜지스터를 더 포함하는 낮은 클록 에너지 및 완전 정적 래치 회로.
제9항에 있어서, 상기 제1 분리 트랜지스터는 제1 인버터의 일부분으로서 구성되고, 상기 제2 분리 트랜지스터는 제2 인버터의 일부분으로서 구성되고, 상기 제1 인버터의 출력은 상기 제2 인버터의 입력에 결합되고, 상기 제2 인버터의 출력은 상기 제1 인버터의 입력에 결합되는 낮은 클록 에너지 및 완전 정적 래치 회로.