KR102357862B1 - 저전압에서 동작하는 펄스 트리거 플립 플롭 및 이의 동작 방법 - Google Patents

저전압에서 동작하는 펄스 트리거 플립 플롭 및 이의 동작 방법 Download PDF

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박민정
이승훈
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광운대학교 산학협력단
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Abstract

본 발명의 바람직한 실시예에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭 및 이의 동작 방법은, 클락 신호의 상승 에지 이후에 입력 데이터 신호가 반영되는 펄스 트리거 플립 플롭(PTFF) 방식을 이용함으로써 셋업 타임(setup time)을 최소화할 수 있고, 입력 데이터 신호의 값을 확정 지은 후 입력이 출력으로 반영되는 경로를 차단(shut-off)시키는 회로를 통해 홀드 타임(hold time)을 최소화할 수 있으며, 본 발명은 데이터 이동 과정 중 값을 유지하고 있어야 할 노드의 값을 저장하는 회로를 통해 플로팅(floating) 현상을 방지할 수 있다.

Description

저전압에서 동작하는 펄스 트리거 플립 플롭 및 이의 동작 방법{Pulse triggered flip-flop for low power operation and operation method thereof}
본 발명은 저전압에서 동작하는 펄스 트리거 플립 플롭 및 이의 동작 방법에 관한 것으로서, 더욱 상세하게는 클락 신호의 상승 에지 이후에 입력 데이터 신호가 반영되는 펄스 트리거 플립 플롭(PTFF) 방식을 이용하고, 입력 데이터 신호의 값을 확정 지은 후 입력이 출력으로 반영되는 경로를 차단(shut-off)시키며, 데이터 이동 과정 중 값을 유지하고 있어야 할 노드의 값을 저장하는 플립 플롭 및 이의 동작 방법에 관한 것이다.
최근 휴대폰, 무선 이어폰, IoT 가전제품 등의 제품들이 출시되면서 에너지 효율의 필요성은 점점 증가하고 있다. 이에 VDD의 감소는 에너지 효율을 높이기 위한 가장 효과적인 방법이다. 하지만 낮은 전압에서 플립 플롭(flip-flop)은 공정, 전압, 온도 등의 편차(variation)에 의해 상당한 속도 저하가 된다는 문제점을 가지고 있다. 따라서 VDD를 VTH 근처까지 감소시키면서 속도 문제를 해결하는 것이 요구된다.
플립 플롭은 크게 마스터-슬레이브 기반 에지 트리거 플립 플롭(master-slave based edge triggered flip-flop, MSFF)과 펄스 트리거 플립 플롭(pulse triggered flip-flop, PTFF)으로 구분할 수 있다.
MSFF의 경우, 공정 편차에 의해 낮은 전압에서 셋업 타임(setup time) tsetup이 매우 증가한다.
도 1은 종래의 펄스 트리거 플립 플롭을 설명하기 위한 도면이다.
반면, PTFF는 도 1에 도시된 바와 같이, 클락 신호(clock signal) CLK의 상승 에지(rising edge) 이후에 입력 데이터 신호 D를 샘플링(sampling)하므로 셋업 타임 tsetup이 음수이거나 0에 가깝지만, 낮은 전압에서 홀드 타임(hold time) thold이 증가하는 문제가 있다. PTFF는 펄스 생성 회로(pulse generation circuit)가 발생시키는 펄스 폭(pulse width) 동안에만 입력 데이터 신호의 값이 반영된다. 즉, 펄스 폭이 홀드 타임 thold을 결정한다. 작은 홀드 타임 thold을 위해 펄스 폭을 짧게 발생시키면, 입력 데이터 신호 D가 안정적으로 래치(latch)에 저장되지 않아 플립 플롭이 정상 동작하지 않는 경우가 발생한다. 낮은 전압에서 공정, 전압, 온도 등의 편차에 의해 정상 동작하지 않을 확률은 더욱 증가하고, 이를 방지하기 위해 펄스 폭이 짧아야 함에도 크게 만들어진다. 따라서 낮은 전압에서 홀드 타임 thold이 더욱 커지는 단점을 가지고 있다.
본 발명이 이루고자 하는 목적은, 클락 신호의 상승 에지 이후에 입력 데이터 신호가 반영되는 펄스 트리거 플립 플롭(PTFF) 방식을 이용하고, 입력 데이터 신호의 값을 확정 지은 후 입력이 출력으로 반영되는 경로를 차단(shut-off)시키며, 데이터 이동 과정 중 값을 유지하고 있어야 할 노드의 값을 저장하는 저전압에서 동작하는 펄스 트리거 플립 플롭 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론할 수 있는 범위 내에서 추가적으로 고려될 수 있다.
상기의 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭은, 외부로부터 클락 신호(clock signal)와 입력 데이터 신호가 입력되는 입력부; 출력 데이터 신호를 외부로 출력하는 출력부; 및 상기 클락 신호의 상승 에지(rising edge) 이후에 상기 입력부를 통해 입력된 상기 입력 데이터 신호를 샘플링(sampling)하여 상기 출력 데이터 신호를 획득하고 획득한 상기 출력 데이터 신호를 상기 출력부를 통해 출력하며, 상기 입력 데이터 신호의 값에 따라, 복수의 PMOS로 이루어지는 풀업 경로(pull-up path) 및 복수의 NMOS로 이루어지는 풀다운 경로(pull-down path) 중 하나는 활성화하고 다른 하나는 비활성화하는 제어부;를 포함한다.
여기서, 상기 제어부는, 상기 입력 데이터 신호의 값이 0일 때 상기 클락 신호의 값이 1이 되면 상기 풀업 경로를 활성화하고 상기 풀다운 경로와 연결된 제3 인버터를 통해 상기 풀다운 경로를 비활성화며, 상기 입력 데이터 신호의 값이 1일 때 상기 클락 신호의 값이 1이 되면 상기 풀다운 경로를 활성화하고 상기 풀업 경로와 연결된 제2 인버터를 통해 상기 풀업 경로를 비활성화할 수 있다.
여기서, 상기 풀업 경로는, PMOS로 이루어지고 상기 입력 데이터 신호가 입력되는 상기 입력부와 연결되는 제5 모스펫; PMOS로 이루어지고 상기 제5 모스펫 및 상기 제2 인버터와 연결되는 제6 모스펫; 및 PMOS로 이루어지고 상기 제6 모스펫 및 상기 출력 데이터 신호를 출력하는 상기 출력부와 연결되는 제7 모스펫;을 포함하며, 상기 풀다운 경로는, NMOS로 이루어지고 상기 입력 데이터 신호가 입력되는 상기 입력부와 연결되는 제4 모스펫; NMOS로 이루어지고 상기 제4 모스펫 및 상기 제3 인버터와 연결되는 제3 모스펫; 및 NMOS로 이루어지고 상기 제3 모스펫 및 상기 출력 데이터 신호를 출력하는 상기 출력부와 연결되는 제2 모스펫;을 포함할 수 있다.
여기서, 상기 제어부는, 제1 내부 노드(X)와 제2 내부 노드(Y)의 값을 저장하기 위한 제1 저장 회로; 및 상기 출력 데이터 신호를 출력하는 출력 노드(Q)의 값을 저장하기 위한 제2 저장 회로;를 포함할 수 있다.
여기서, 상기 제1 저장 회로는, 상기 풀다운 경로와 상기 제2 인버터 사이에 일단이 연결되고 상기 풀업 경로와 상기 제3 인버터 사이에 타단이 연결되는 제1 전달 게이트; PMOS로 이루어지고 상기 풀다운 경로와 상기 제1 전달 게이트 사이에 연결되는 제9 모스펫; 및 NMOS로 이루어지고 상기 풀업 경로와 상기 제1 전달 게이트 사이에 연결되는 제10 모스펫;을 포함하며, 상기 제2 저장 회로는, 상기 출력 데이터 신호를 출력하는 상기 출력부의 전에 일단이 연결되는 제2 전달 게이트; 일단이 상기 제2 전달 게이트의 타단과 연결되는 제5 인버터; 및 일단이 상기 제5 인버터의 타단과 연결되고 타단이 상기 제2 전달 게이트와 상기 출력부 사이에 연결되는 제4 인버터;를 포함할 수 있다.
상기의 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭의 동작 방법은, 펄스 트리거 플립 플롭의 동작 방법으로서, 외부로부터 클락 신호(clock signal)와 입력 데이터 신호가 입력되는 단계; 상기 입력 데이터 신호의 값에 따라, 복수의 PMOS로 이루어지는 풀업 경로(pull-up path) 및 복수의 NMOS로 이루어지는 풀다운 경로(pull-down path) 중 하나는 활성화하고 다른 하나는 비활성화하며, 상기 클락 신호의 상승 에지(rising edge) 이후에 입력된 상기 입력 데이터 신호를 샘플링(sampling)하여 출력 데이터 신호를 획득하는 단계; 및 획득한 상기 출력 데이터 신호를 외부로 출력하는 단계;를 포함한다.
여기서, 상기 출력 데이터 신호 획득 단계는, 상기 입력 데이터 신호의 값이 0일 때 상기 클락 신호의 값이 1이 되면 상기 풀업 경로를 활성화하고 상기 풀다운 경로와 연결된 제3 인버터를 통해 상기 풀다운 경로를 비활성화며, 상기 입력 데이터 신호의 값이 1일 때 상기 클락 신호의 값이 1이 되면 상기 풀다운 경로를 활성화하고 상기 풀업 경로와 연결된 제2 인버터를 통해 상기 풀업 경로를 비활성화하는 것으로 이루어질 수 있다.
여기서, 상기 펄스 트리거 플립 플롭은, 제1 내부 노드(X)와 제2 내부 노드(Y)의 값을 저장하기 위한 제1 저장 회로; 및 상기 출력 데이터 신호를 출력하는 출력 노드(Q)의 값을 저장하기 위한 제2 저장 회로;를 포함할 수 있다.
본 발명의 바람직한 실시예에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭 및 이의 동작 방법에 의하면, 클락 신호의 상승 에지 이후에 입력 데이터 신호가 반영되는 펄스 트리거 플립 플롭(PTFF) 방식을 이용함으로써, 셋업 타임(setup time)을 최소화할 수 있다.
또한, 본 발명은 입력 데이터 신호의 값을 확정 지은 후 입력이 출력으로 반영되는 경로를 차단(shut-off)시키는 회로를 통해, 차단 이후에는 입력 데이터 신호의 값이 변경되어도 출력 데이터 신호에 영향을 주지 않아, 홀드 타임(hold time)을 최소화할 수 있다.
또한, 본 발명은 데이터 이동 과정 중 값을 유지하고 있어야 할 노드의 값을 저장하는 회로를 통해, 노드에서 값을 유지하지 못하면 발생되는 플로팅(floating) 현상을 방지할 수 있다.
또한, 본 발명은 디바이스에 적용 시 동작 속도와 데이터 저장 속도를 향상할 수 있고, 종래의 펄스 트리거 플립 플롭의 구조보다 트랜지스터 개수를 줄여 집적도가 향상되어 저전압에서도 합리적인 속도로 동작하므로 저전압 기기에 적용할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 펄스 트리거 플립 플롭을 설명하기 위한 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭을 설명하기 위한 블록도이다.
도 3은 도 2에 도시한 펄스 트리거 플립 플롭의 회로 구조를 설명하기 위한 도면이다.
도 4는 도 3에 도시한 펄스 트리거 플립 플롭의 입력 데이터 신호의 반영 타임을 설명하기 위한 도면이다.
도 5는 입력 데이터 신호의 값이 0일 때의 도 3에 도시한 펄스 트리거 플립 플롭의 홀드 타임 감소 동작을 설명하기 위한 도면이다.
도 6은 입력 데이터 신호의 값이 1일 때의 도 3에 도시한 펄스 트리거 플립 플롭의 홀드 타임 감소 동작을 설명하기 위한 도면이다.
도 7은 도 3에 도시한 펄스 트리거 플립 플롭의 플로팅 방지 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 바람직한 실시예에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 도 3에 도시한 펄스 트리거 플립 플롭의 동작 파형을 설명하기 위한 도면이다.
도 10은 도 3에 도시한 펄스 트리거 플립 플롭의 성능을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 명세서에서 각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서, "가진다", "가질 수 있다", "포함한다" 또는 "포함할 수 있다"등의 표현은 해당 특징(예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
또한, 본 명세서에 기재된 '~부'라는 용어는 소프트웨어 또는 FPGA(field-programmable gate array) 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '~부'는 어떤 역할들을 수행한다. 그렇지만 '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터 구조들 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다.
이하에서 첨부한 도면을 참조하여 본 발명에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭 및 이의 동작 방법의 바람직한 실시예에 대해 상세하게 설명한다.
먼저, 도 2 및 도 3을 참조하여 본 발명의 바람직한 실시예에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭에 대하여 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭을 설명하기 위한 블록도이고, 도 3은 도 2에 도시한 펄스 트리거 플립 플롭의 회로 구조를 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭(이하 '플립 플롭'이라 한다)(100)은 클락 신호(clock signal)(CLK)의 상승 에지(rising edge) 이후에 입력 데이터 신호(D)가 반영되는 펄스 트리거 플립 플롭(pulse triggered flip-flop, PTFF) 방식을 이용하여 셋업 타임(setup time)을 최소화한다.
그리고, 플립 플롭(100)은 입력 데이터 신호(D)의 값을 확정 지은 후 입력이 출력으로 반영되는 경로를 차단(shut-off)시키는 회로를 통해 차단 이후에는 입력 데이터 신호(D)의 값이 변경되어도 출력 데이터 신호(Q)에 영향을 주지 않게 하여 홀드 타임(hold time)을 최소화한다.
또한, 플립 플롭(100)은 데이터 이동 과정 중 값을 유지하고 있어야 할 노드(node)의 값을 저장하는 회로를 통해 노드에서 값을 유지하지 못하면 발생되는 플로팅(floating) 현상을 방지한다.
이를 위해, 플립 플롭(100)은 입력부(110), 제어부(130) 및 출력부(150)를 포함할 수 있다.
입력부(110)는 외부로부터 클락 신호(CLK)와 입력 데이터 신호(D)가 입력된다.
제어부(130)는 클락 신호(CLK)의 상승 에지(rising edge) 이후에 입력부(110)를 통해 입력된 입력 데이터 신호(D)를 샘플링(sampling)하여 출력 데이터 신호(Q)를 획득하고, 획득한 출력 데이터 신호(Q)를 출력부(150)를 통해 외부로 출력한다. 이에 따라, 본 발명은 셋업 타임(setup time)을 최소화할 수 있다.
또한, 제어부(130)는 입력 데이터 신호(D)의 값에 따라, 복수의 PMOS로 이루어지는 풀업 경로(pull-up path) 및 복수의 NMOS로 이루어지는 풀다운 경로(pull-down path) 중 하나는 활성화하고 다른 하나는 비활성화한다. 이에 따라, 본 발명은 홀드 타임(hold time)을 최소화할 수 있다.
즉, 제어부(130)는 입력 데이터 신호(D)의 값이 0일 때 클락 신호(CLK)의 값이 1이 되면, 풀업 경로를 활성화하고, 풀다운 경로와 연결된 제3 인버터(G3)를 통해 풀다운 경로를 비활성할 수 있다. 그리고, 제어부(130)는 입력 데이터 신호(D)의 값이 1일 때 클락 신호(CLK)의 값이 1이 되면, 풀다운 경로를 활성화하고, 풀업 경로와 연결된 제2 인버터(G2)를 통해 풀업 경로를 비활성화할 수 있다.
여기서, 풀업 경로는 제5 모스펫(M5), 제6 모스펫(M6) 및 제7 모스펫(M7)을 포함할 수 있다.
제5 모스펫(M5)은 PMOS로 이루어지고, 입력 데이터 신호(D)가 입력되는 입력부(110)와 연결될 수 있다.
제6 모스펫(M6)은 PMOS로 이루어지고, 제5 모스펫(M5) 및 제2 인버터(G2)와 연결될 수 있다.
제7 모스펫(M7)은 PMOS로 이루어지고, 제6 모스펫(M6) 및 출력 데이터 신호(Q)를 출력하는 출력부(150)와 연결될 수 있다.
그리고, 풀다운 경로는 제2 모스펫(M2), 제3 모스펫(M3) 및 제4 모스펫(M4)을 포함할 수 있다.
제2 모스펫(M2)은 NMOS로 이루어지고, 제3 모스펫(M3) 및 출력 데이터 신호(Q)를 출력하는 출력부(150)와 연결될 수 있다.
제3 모스펫(M3)은 NMOS로 이루어지고, 제4 모스펫(M4) 및 제3 인버터(G3)와 연결될 수 있다.
제4 모스펫(M4)은 NMOS로 이루어지고, 입력 데이터 신호(D)가 입력되는 입력부(111)와 연결될 수 있다.
이때, 본 발명은 모스펫 폭을 종래의 플립 플롭을 구성하고 있는 모스펫 폭과 비슷한 수준을 갖도록 회로를 구성하며, 풀다운 경로(M2-M3-M4)의 NMOS 스택과 풀업 경로(M5-M6-M7)의 PMOS 스택 순서를 고려하여 회로를 구성한다.
아울러, 제어부(130)는 제1 내부 노드(X), 제2 내부 노드(Y) 및 출력 노드(Q)의 값을 저장하기 위한 저장 회로를 포함할 수 있다. 이에 따라, 본 발명은 플로팅(floating) 현상을 방지할 수 있다.
즉, 제어부(130)는 제1 내부 노드(X)와 제2 내부 노드(Y)의 값을 저장하는 제1 저장 회로 및 출력 데이터 신호(Q)를 출력하는 출력 노드(Q)의 값을 저장하는 제2 저장 회로를 포함할 수 있다.
여기서, 제1 저장 회로는 제1 전달 게이트(transmission gate)(TR1), 제9 모스펫(M9) 및 제10 모스펫(M10)을 포함할 수 있다.
제1 전달 게이트(TR1)는 풀다운 경로와 제2 인버터(G2) 사이에 일단이 연결되고 풀업 경로와 제3 인버터(G3) 사이에 타단이 연결될 수 있다.
제9 모스펫(M9)은 PMOS로 이루어지고, 풀다운 경로와 제1 전달 게이트(TR1) 사이에 연결될 수 있다.
제10 모스펫(M10)은 NMOS로 이루어지고, 풀업 경로와 제1 전달 게이트(TR1) 사이에 연결될 수 있다.
그리고, 제2 저장 회로는 제2 전달 게이트(TR2), 제4 인버터(G4) 및 제5 인버터(G5)를 포함할 수 있다.
제2 전달 게이트(TR2)는 출력 데이터 신호(Q)를 출력하는 출력부(150)의 전에 일단이 연결될 수 있다.
제4 인버터(G4)는 일단이 제5 인버터(G5)의 타단과 연결되고, 타단이 제2 전달 게이트(TR2)와 출력부(150) 사이에 연결될 수 있다.
제5 인버터(G5)는 일단이 제2 전달 게이트(TR2)의 타단과 연결될 수 있다.
출력부(150)는 출력 데이터 신호(Q)를 외부로 출력한다.
그러면, 도 4를 참조하여 본 발명의 바람직한 실시예에 따른 셋업 타임(setup time) 감소 동작에 대하여 설명한다.
도 4는 도 3에 도시한 펄스 트리거 플립 플롭의 입력 데이터 신호의 반영 타임을 설명하기 위한 도면이다.
도 4를 참조하면, 클락 신호(CLK)가 0일 때는 제1 모스펫(M1)이 켜지고, 제1 내부 노드(X)가 1이 되면서 제11 모스펫(M11)이 꺼진다. 또한, 제8 모스펫(M8)이 켜지고, 제2 내부 노드(Y)가 0이 되면서 제12 모스펫(M12)이 꺼진다. 따라서 출력 노드(Q)는 이전의 값을 유지하는 상태가 된다. 이때, 클락 신호(CLK)의 상승 에지 이전에 입력 데이터 신호(D)의 값을 유지하고 있어야 하는 회로가 없기 때문에 셋업 타임이 작다.
이와 같이, 클락 신호(CLK)의 상승 에지 이후에 입력 데이터 신호(D)가 반영되는 펄스 트리거 플립 플롭 방식을 사용하여, 셋업 타임을 감소시킬 수 있다.
그러면, 도 5 및 도 6을 참조하여 본 발명의 바람직한 실시예에 따른 홀드 타임(hold time) 감소 동작에 대하여 설명한다.
도 5는 입력 데이터 신호의 값이 0일 때의 도 3에 도시한 펄스 트리거 플립 플롭의 홀드 타임 감소 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 입력 데이터 신호(D)가 0일 때, 클락 신호(CLK)가 상승되면 바로 풀업 경로(M5-M6-M7)가 활성화되어, 제2 내부 노드(Y)가 1이 된다. 이로 인해, 제12 모스펫(M12)는 켜져 출력 노드(Q)가 0이 된다. 또한, Yb가 0이 되어 제9 모스펫(M9)이 켜지고, 제1 전달 게이트(TR1)의 PMOS가 켜져서 제1 내부 노드(X)와 제2 내부 노드(Y)의 값을 저장한다. 이때, 제3 인버터(G3)를 이용하여 제3 모스펫(M3)를 끄면 입력 데이터 신호(D)가 변경되어도 출력 노드(Q)에 영향을 주지 않게 된다. 즉, 하나의 인버터를 사용하여 풀다운 경로(M2-M3-M4)를 차단하여 입력 데이터 신호(D)가 0일 때의 홀드 타임 thold0을 감소시킬 수 있다.
도 6은 입력 데이터 신호의 값이 1일 때의 도 3에 도시한 펄스 트리거 플립 플롭의 홀드 타임 감소 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 클락 신호(CLK)가 상승되면 바로 풀다운 경로(M2-M3-M4)가 활성화되어, 제1 내부 노드(X)가 0이 된다. 이로 인해, 제11 모스펫(M11)은 켜져 출력 노드(Q)가 1이 된다. 또한, Xb가 1이 되어 제10 모스펫(M10)이 켜지고, 제1 전달 게이트(TR1)의 NMOS가 켜져서 제1 내부 노드(X)와 제2 내부 노드(Y)의 값을 저장한다. 이때, 제2 인버터(G2)를 이용하여 제6 모스펫(M6)를 끄면 입력 데이터 신호(D)가 변경되어도 출력 노드(Q)에 영향을 주지 않게 된다. 즉, 하나의 인버터를 사용하여 풀업 경로(M5-M6-M7)를 차단하여 입력 데이터 신호(D)가 1일 때의 홀드 타임 thold1을 감소시켰다.
그러면, 도 7을 참조하여 본 발명의 바람직한 실시예에 따른 플로팅(floating) 방지 동작에 대하여 설명한다.
도 7은 도 3에 도시한 펄스 트리거 플립 플롭의 플로팅 방지 동작을 설명하기 위한 도면이다.
클락 신호(CLK)의 상승 에지에서 제1 내부 노드(X)와 제2 내부 노드(Y)는 입력 데이터 신호(D)의 값에 따라 다르게 동작한다.
입력 데이터 신호(D)가 0일 때 제1 내부 노드(X)와 제2 내부 노드(Y)는 전부 1이 되는 경우, 클락 신호(CLK)가 상승되면 바로 제7 모스펫(M7)이 켜져 제2 내부 노드(Y)가 1이 된다. 그러나, 제1 내부 노드(X)는 플로팅되어 값이 조금 내려가게 된다. 이 문제를 해결하기 위해, 도 7에 도시된 바와 같이, 제9 모스펫(M9)과 제1 전달 게이트(TR1)의 PMOS를 이용한다.
이와 동일하게, 입력 데이터 신호(D)가 1일 때 제1 내부 노드(X)와 제2 내부 노드(Y)는 전부 0이 되는 경우, 도 7에 도시된 바와 같이, 제10 모스펫(M10)과 제1 전달 게이트(TR1)의 NMOS를 이용하여, 제2 내부 노드(Y)의 플로팅을 해결한다.
또한, 클락 신호(CLK)가 0일 때 제11 모스펫(M11)과 제12 모스펫(M12)이 전부 꺼져 있어, 출력 노드(Q)가 플로팅되어 값을 유지하지 못하게 된다. 이 문제를 해결하기 위해, 도 7에 도시된 바와 같이, 제4 인버터(G4), 제5 인버터(G5) 및 제2 전달 게이트(TR2)를 이용한다.
그러면, 도 8을 참조하여 본 발명의 바람직한 실시예에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭의 동작 방법에 대하여 설명한다.
도 8은 본 발명의 바람직한 실시예에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭의 동작 방법을 설명하기 위한 흐름도이다.
도 8을 참조하면, 플립 플롭(100)은 외부로부터 클락 신호(CLK)와 입력 데이터 신호(D)가 입력된다(S110).
그러면, 플립 플롭(100)은 입력 데이터 신호(D)의 값에 따라, 복수의 PMOS로 이루어지는 풀업 경로 및 복수의 NMOS로 이루어지는 풀다운 경로 중 하나는 활성화하고 다른 하나는 비활성화하며, 클락 신호의 상승 에지 이후에 입력된 입력 데이터 신호(D)를 샘플링하여 출력 데이터 신호(Q)를 획득한다(S130).
즉, 플립 플롭(100)은 입력 데이터 신호(D)의 값이 0일 때 클락 신호(CLK)의 값이 1이 되면, 풀업 경로를 활성화하고, 풀다운 경로와 연결된 제3 인버터(G3)를 통해 풀다운 경로를 비활성할 수 있다. 그리고, 플립 플롭(100)은 입력 데이터 신호(D)의 값이 1일 때 클락 신호(CLK)의 값이 1이 되면, 풀다운 경로를 활성화하고, 풀업 경로와 연결된 제2 인버터(G2)를 통해 풀업 경로를 비활성화할 수 있다. 여기서, 풀업 경로는 제5 모스펫(M5), 제6 모스펫(M6) 및 제7 모스펫(M7)을 포함할 수 있다. 그리고, 풀다운 경로는 제2 모스펫(M2), 제3 모스펫(M3) 및 제4 모스펫(M4)을 포함할 수 있다.
이때, 플립 플롭(100)은 제1 내부 노드(X)와 제2 내부 노드(Y)의 값을 저장하는 제1 저장 회로 및 출력 데이터 신호(Q)를 출력하는 출력 노드(Q)의 값을 저장하는 제2 저장 회로를 포함할 수 있다. 여기서, 제1 저장 회로는 제1 전달 게이트(TR1), 제9 모스펫(M9) 및 제10 모스펫(M10)을 포함할 수 있다. 그리고, 제2 저장 회로는 제2 전달 게이트(TR2), 제4 인버터(G4) 및 제5 인버터(G5)를 포함할 수 있다.
그런 다음, 플립 플롭(100)은 획득한 출력 데이터 신호(Q)를 외부로 출력한다(S150).
그러면, 도 9 및 도 10을 참조하여 본 발명의 바람직한 실시예에 따른 저전압에서 동작하는 펄스 트리거 플립 플롭의 성능에 대하여 설명한다.
도 9는 도 3에 도시한 펄스 트리거 플립 플롭의 동작 파형을 설명하기 위한 도면이고, 도 10은 도 3에 도시한 펄스 트리거 플립 플롭의 성능을 설명하기 위한 도면이다.
도 9 및 도 10을 참조하면, 본 발명에 따른 플립 플롭(도 10의 SSFF)(100)은 종래의 펄스 트리거 플립 플롭(도 10의 TGPL)보다 홀드 타임이 약 66.92%가 감소함을 확인할 수 있다.
이상에서 설명한 본 발명의 실시예를 구성하는 모든 구성요소들이 하나로 결합하거나 결합하여 동작하는 것으로 기재되어 있다고 해서, 본 발명이 반드시 이러한 실시예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 그 모든 구성요소들이 각각 하나의 독립적인 하드웨어로 구현될 수 있지만, 각 구성요소들의 그 일부 또는 전부가 선택적으로 조합되어 하나 또는 복수개의 하드웨어에서 조합된 일부 또는 전부의 기능을 수행하는 프로그램 모듈을 갖는 컴퓨터 프로그램으로서 구현될 수도 있다. 또한, 이와 같은 컴퓨터 프로그램은 USB 메모리, CD 디스크, 플래쉬 메모리 등과 같은 컴퓨터가 읽을 수 있는 기록 매체(Computer Readable Media)에 저장되어 컴퓨터에 의하여 읽혀지고 실행됨으로써, 본 발명의 실시예를 구현할 수 있다. 컴퓨터 프로그램의 기록 매체로서는 자기기록매체, 광 기록매체 등이 포함될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. 따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 플립 플롭,
110 : 입력부,
130 : 제어부,
150 : 출력부

Claims (8)

  1. 외부로부터 클락 신호(clock signal)와 입력 데이터 신호가 입력되는 입력부;
    출력 데이터 신호를 외부로 출력하는 출력부; 및
    상기 클락 신호의 상승 에지(rising edge) 이후에 상기 입력부를 통해 입력된 상기 입력 데이터 신호를 샘플링(sampling)하여 상기 출력 데이터 신호를 획득하고 획득한 상기 출력 데이터 신호를 상기 출력부를 통해 출력하며, 상기 입력 데이터 신호의 값에 따라, 복수의 PMOS로 이루어지는 풀업 경로(pull-up path) 및 복수의 NMOS로 이루어지는 풀다운 경로(pull-down path) 중 하나는 활성화하고 다른 하나는 비활성화하는 제어부;
    를 포함하며,
    상기 제어부는, 상기 입력 데이터 신호의 값이 0일 때 상기 클락 신호의 값이 1이 되면 상기 풀업 경로를 활성화하고 상기 풀다운 경로와 연결된 제3 인버터를 통해 상기 풀다운 경로를 비활성화며, 상기 입력 데이터 신호의 값이 1일 때 상기 클락 신호의 값이 1이 되면 상기 풀다운 경로를 활성화하고 상기 풀업 경로와 연결된 제2 인버터를 통해 상기 풀업 경로를 비활성화하는 저전압에서 동작하는 펄스 트리거 플립 플롭.
  2. 삭제
  3. 제1항에서,
    상기 풀업 경로는,
    PMOS로 이루어지고 상기 입력 데이터 신호가 입력되는 상기 입력부와 연결되는 제5 모스펫; PMOS로 이루어지고 상기 제5 모스펫 및 상기 제2 인버터와 연결되는 제6 모스펫; 및 PMOS로 이루어지고 상기 제6 모스펫 및 상기 출력 데이터 신호를 출력하는 상기 출력부와 연결되는 제7 모스펫;
    을 포함하며,
    상기 풀다운 경로는,
    NMOS로 이루어지고 상기 입력 데이터 신호가 입력되는 상기 입력부와 연결되는 제4 모스펫; NMOS로 이루어지고 상기 제4 모스펫 및 상기 제3 인버터와 연결되는 제3 모스펫; 및 NMOS로 이루어지고 상기 제3 모스펫 및 상기 출력 데이터 신호를 출력하는 상기 출력부와 연결되는 제2 모스펫;
    을 포함하는,
    저전압에서 동작하는 펄스 트리거 플립 플롭.
  4. 제3항에서,
    상기 제어부는,
    상기 제2 모스펫과 상기 출력부의 사이에 위치하는 노드인 제1 내부 노드(X)와 상기 제7 모스펫과 상기 출력부의 사이에 위치하는 노드인 제2 내부 노드(Y)의 값을 저장하기 위한 제1 저장 회로; 및
    상기 출력 데이터 신호를 출력하는 출력 노드(Q)의 값을 저장하기 위한 제2 저장 회로;
    를 포함하는 저전압에서 동작하는 펄스 트리거 플립 플롭.
  5. 제4항에서,
    상기 제2 인버터는,
    상기 제1 내부 노드(X)와 일단이 연결되고 상기 풀업 경로와 타단이 연결되며,
    상기 제3 인버터는,
    상기 제2 내부 노드(Y)와 일단이 연결되고 상기 풀다운 경로와 타단이 연결되며,
    상기 제1 저장 회로는,
    상기 제1 내부 노드(X)와 상기 제2 인버터 사이에 일단이 연결되고 상기 제2 내부 노드(Y)와 상기 제3 인버터 사이에 타단이 연결되는 제1 전달 게이트; PMOS로 이루어지고 상기 제1 내부 노드(X)와 상기 제1 전달 게이트의 일단이 연결되는 지점 사이에 연결되는 제9 모스펫; 및 NMOS로 이루어지고 상기 제2 내부 노드(Y)와 상기 제1 전달 게이트의 타단이 연결되는 지점 사이에 연결되는 제10 모스펫;
    을 포함하며,
    상기 제2 저장 회로는,
    상기 출력 노드(Q)와 일단이 연결되는 제2 전달 게이트; 일단이 상기 제2 전달 게이트의 타단과 연결되는 제5 인버터; 및 일단이 상기 제5 인버터의 타단과 연결되고 타단이 상기 제2 전달 게이트와 상기 출력 노드(Q) 사이에 연결되는 제4 인버터;
    를 포함하는 저전압에서 동작하는 펄스 트리거 플립 플롭.
  6. 펄스 트리거 플립 플롭의 동작 방법으로서,
    외부로부터 클락 신호(clock signal)와 입력 데이터 신호가 입력되는 단계;
    상기 입력 데이터 신호의 값에 따라, 복수의 PMOS로 이루어지는 풀업 경로(pull-up path) 및 복수의 NMOS로 이루어지는 풀다운 경로(pull-down path) 중 하나는 활성화하고 다른 하나는 비활성화하며, 상기 클락 신호의 상승 에지(rising edge) 이후에 입력된 상기 입력 데이터 신호를 샘플링(sampling)하여 출력 데이터 신호를 획득하는 단계; 및
    획득한 상기 출력 데이터 신호를 외부로 출력하는 단계;
    를 포함하며,
    상기 출력 데이터 신호 획득 단계는, 상기 입력 데이터 신호의 값이 0일 때 상기 클락 신호의 값이 1이 되면 상기 풀업 경로를 활성화하고 상기 풀다운 경로와 연결된 제3 인버터를 통해 상기 풀다운 경로를 비활성화며, 상기 입력 데이터 신호의 값이 1일 때 상기 클락 신호의 값이 1이 되면 상기 풀다운 경로를 활성화하고 상기 풀업 경로와 연결된 제2 인버터를 통해 상기 풀업 경로를 비활성화하는 것으로 이루어지는 저전압에서 동작하는 펄스 트리거 플립 플롭의 동작 방법.
  7. 삭제
  8. 제6항에서,
    상기 풀업 경로는,
    PMOS로 이루어지고 상기 입력 데이터 신호가 입력되는 입력부와 연결되는 제5 모스펫; PMOS로 이루어지고 상기 제5 모스펫 및 상기 제2 인버터와 연결되는 제6 모스펫; 및 PMOS로 이루어지고 상기 제6 모스펫 및 상기 출력 데이터 신호를 출력하는 출력부와 연결되는 제7 모스펫;
    을 포함하며,
    상기 풀다운 경로는,
    NMOS로 이루어지고 상기 입력 데이터 신호가 입력되는 상기 입력부와 연결되는 제4 모스펫; NMOS로 이루어지고 상기 제4 모스펫 및 상기 제3 인버터와 연결되는 제3 모스펫; 및 NMOS로 이루어지고 상기 제3 모스펫 및 상기 출력 데이터 신호를 출력하는 상기 출력부와 연결되는 제2 모스펫;
    을 포함하고,
    상기 펄스 트리거 플립 플롭은,
    상기 제2 모스펫과 상기 출력부의 사이에 위치하는 노드인 제1 내부 노드(X)와 상기 제7 모스펫과 상기 출력부의 사이에 위치하는 노드인 제2 내부 노드(Y)의 값을 저장하기 위한 제1 저장 회로; 및
    상기 출력 데이터 신호를 출력하는 출력 노드(Q)의 값을 저장하기 위한 제2 저장 회로;
    를 포함하는 저전압에서 동작하는 펄스 트리거 플립 플롭의 동작 방법.
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KR20060040384A (ko) * 2004-11-05 2006-05-10 삼성전자주식회사 고속 저전력 클록 게이티드 로직 회로
KR20110066691A (ko) * 2009-12-11 2011-06-17 삼성전자주식회사 플립-플롭 회로
KR20130058719A (ko) * 2011-02-23 2013-06-04 엔비디아 코포레이션 듀얼 트리거 저에너지 플립 플롭 회로

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