KR100457336B1 - 더블 에지 트리거 플립 플롭 회로 - Google Patents

더블 에지 트리거 플립 플롭 회로 Download PDF

Info

Publication number
KR100457336B1
KR100457336B1 KR1019970048288A KR19970048288A KR100457336B1 KR 100457336 B1 KR100457336 B1 KR 100457336B1 KR 1019970048288 A KR1019970048288 A KR 1019970048288A KR 19970048288 A KR19970048288 A KR 19970048288A KR 100457336 B1 KR100457336 B1 KR 100457336B1
Authority
KR
South Korea
Prior art keywords
signal
input terminal
inverter circuit
control signal
output terminal
Prior art date
Application number
KR1019970048288A
Other languages
English (en)
Other versions
KR19990026234A (ko
Inventor
여협구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970048288A priority Critical patent/KR100457336B1/ko
Publication of KR19990026234A publication Critical patent/KR19990026234A/ko
Application granted granted Critical
Publication of KR100457336B1 publication Critical patent/KR100457336B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Landscapes

  • Logic Circuits (AREA)

Abstract

본 발명에 따른 더블 에지 트리거(double-edge-triggered) 플립 플롭 회로는 클럭 신호에 동기된 제 1 제어 신호 및 그 상보적인 제 2 제어 신호를 발생하는 제어 신호 발생 회로와; 상기 클럭 신호가 제 1 레벨 전압으로 유지되는 동안에 상기 제 1 및 제 2 제어 신호들에 응답하여서 외부로부터의 입력 신호를 래치하고 상기 래치된 입력 신호를 출력하는 제 1 래치 회로 및; 상기 클럭 신호가 제 2 레벨 전압로 유지되는 동안에 상기 입력 신호를 래치하고 상기 래치된 신호를 출력하는 제 2 래치 회로를 포함한다.

Description

더블 에지 트리거 플립 플롭 회로(DOUBLE-EDGE-TRIGGERED FLIP FLOP CIRCUIT)
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 더블 에지에 트리거되는(triggered) 플립 플롭 회로 (flip flop circuit)에 관한 것이다.
도 1은 종래 기술에 따른 싱글 에지 트리거 플립 플롭 회로를 보여주는 회로도이다. 그리고, 도 2A는 도 1의 입력 신호 및 클럭 신호의 파형을 보여주는 도면이고, 도 2B는 도 1의 출력 신호의 파형을 보여주는 도면이다.
다시 도 1을 참조하면, 종래 싱글 에지 트리거 플립 플롭 회로는 클럭 신호 (clock)가 로우 레벨에서 하이 레벨로 갈 때 입력 데이터를 래치하기 위한 매스터단(master stage)과 클럭 신호 (clock)가 하이 레벨에서 로우 레벨로 갈 때 매스터단에 래치된 데이터를 다시 래치한 후 출력하는 슬레이브단(slave stage)으로 구성되어 있다.
더블 에지 트리거(double-edge-triggered) 플립 플롭은 클럭 신호의 모든 에지 예컨대, 상승 에지(rising edge), 또는 포지티브 에지(positive edge)와 하강 에지(falling edge), 또는 네거티브 에지(negative edge)에서 입력 데이터가 전달되는 플립 플롭을 나타내며, 싱글 에지 트리거 플립 플롭에 비해 속도 및 파워에서 잇점이 있다. 즉, 싱글 에지 트리거 플립 플롭에 비해 더블 에지 트리거 플립 플롭은 동일한 파워 소모로 두배의 속도로 동작 가능하다.
그러나, 하나의 포지티브 에지 트리거 플립 플롭 또는 하나의 네거티브 에지 트리거 플립 플롭으로 더블 에지 트리거 플립 플롭 회로를 구현할 경우, 싱글 에지 트리거 플립 플롭의 게이트 수에 비해 2 배 이상의 게이트가 요구된다.
따라서 본 발명의 목적은 고집적 가능한 더블 에지 트리거 플립 플롭 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 싱글 에지 트리거 플립 플롭의 상세 회로를 보여주는 회로도;
도 2A는 도 1의 입력 신호 및 클럭 신호의 파형을 보여주는 도면;
도 2B는 도 1의 출력 신호의 파형을 보여주는 도면;
도 3은 본 발명의 바람직한 실시예에 따른 더블 에지 트리거 플립 플롭의 상세 회로를 보여주는 회로도;
도 4A는 도 3의 입력 신호 및 클럭 신호의 파형을 보여주는 도면;
도 4B는 도 3의 출력 신호의 파형을 보여주는 도면,
*도면의 주요 부분에 대한 부호 설명
100 : 제 1 래치 회로 110 : 제 2 래치 회로
120 : 제어 신호 발생 회로 130 : 버퍼 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 입력 신호를 받아들이기 위한 입력 단자와; 출력 신호를 출력하기 위한 출력 단자와; 클럭 신호에 동기된 제 1 제어 신호 및 그 상보적인 제 2 제어 신호를 발생하는 수단과; 상기 입력 단자에 접속되며, 상기 클럭 신호가 제 1 레벨 전압으로 유지되는 동안에 상기 제 1 및 제 2 제어 신호들에 응답하여서 상기 입력 단자로부터의 입력 신호를 래치하고 상기 출력 단자로 래치된 입력 신호를 출력하는 제 1 래치 수단 및; 상기 입력 단자에 접속되며, 상기 클럭 신호가 제 2 레벨 전압로 유지되는 동안에 상기 입력 단자로부터의 상기 입력 신호를 래치하고 상기 출력 단자로 래치된 신호를 출력하는 제 2 래치 수단을 포함하고; 상기 클럭 신호가 제 1 레벨 전압일 때 상기 제 2 래치 수단은 비활성화 상태로 유지되고, 상기 클럭 신호가 제 2 레벨 전압일 때 상기 제 1 래치 수단은 비활성화 상태로 유지된다.
이 실시예에 있어서, 상기 제어 신호 발생 수단은 상기 클럭 신호를 반전시킨 상기 제 1 제어 신호를 출력하는 제 1 인버터 회로 및; 상기 제 1 인버터 회로에 접속되며, 상기 제 1 제어 신호를 반전시킨 상기 제 2 제어 신호를 출력하는 제 2 인버터 회로를 포함한다.
이 실시예에 있어서, 상기 제 1 레벨 전압은 전원 전압이고, 제 2 레벨 전압은 접지 전위이다.
이 실시예에 있어서, 상기 입력 단자와 상기 제 1 및 제 2 래치 수단 사이에 접속되며, 상기 입력 단자로부터의 상기 입력 신호를 반전시키기 위한 제 3 인버터 회로를 부가적으로 포함한다.
이 실시예에 있어서, 상기 제 1 래치 수단은, 상기 클럭 신호가 전원 전압의 레벨로 유지되는 동안에, 상기 제 1 및 제 2 제어 신호에 응답하여서 상기 제 3 인버터 회로로부터의 신호를 전달하기 위한 제 1 전달 게이트와; 상기 제 1 및 제 2 제어 신호에 응답하여서 상기 제 1 전달 게이트로부터의 신호를 래치하기 위한 제 1 래치와; 상기 제 1 및 제 2 제어 신호에 응답하여서 상기 래치에 저장된 신호를 상기 출력 단자로 전달하기 위한 제 2 전달 게이트를 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 전달 게이트들은 상기 제 1 제어 신호에 공통으로 제어되는 PMOS 트랜지스터들 및; 상기 제 2 제어 신호에 공통으로 제어되는 NMOS 트랜지스터들로 구성된다.
이 실시예에 있어서, 상기 제 1 래치는 입력 단자 및 출력 단자를 가지며, 상기 입력 단자가 상기 제 1 전달 게이트에 접속된 제 4 인버터 회로와; 입력 단자와 출력 단자를 가지며, 상기 입력 단자가 상기 제 4 인버터 회로의 출력 단자에 접속된 제 5 인버터 회로 및; 상기 제 4 인버터 회로의 입력 단자와 상기 제 5 인버터 회로의 출력 단자 사이에 전류 통로가 형성되고, 상기 제 1 및 제 2 제어 신호들에 제어되는 제 3 전달 게이트를 포함한다.
이 실시예에 있어서, 상기 제 3 전달 게이트는 상기 제 1 제어 신호에 제어되는 PMOS 트랜지스터 및; 상기 제 2 제어 신호에 제어되는 NMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 2 래치 수단은, 상기 클럭 신호가 접지 전위의 레벨로 유지되는 동안에, 상기 제 1 및 제 2 제어 신호에 응답하여서 상기 제 3 인버터 회로로부터의 신호를 전달하기 위한 제 4 전달 게이트와; 상기 제 1 및 제 2 제어 신호에 응답하여서 상기 제 4 전달 게이트로부터의 신호를 래치하기 위한 제 2 래치와; 상기 제 1 및 제 2 제어 신호에 응답하여서 상기 래치에 저장된 신호를 상기 출력 단자로 전달하기 위한 제 5 전달 게이트를 포함한다.
이 실시예에 있어서, 상기 제 4 및 제 5 전달 게이트들은 상기 제 1 제어 신호에 공통으로 제어되는 NMOS 트랜지스터들 및; 상기 제 2 제어 신호에 공통으로 제어되는 PMOS 트랜지스터들로 구성된다.
이 실시예에 있어서, 상기 제 2 래치는 입력 단자 및 출력 단자를 가지며, 상기 입력 단자가 상기 제 4 전달 게이트에 접속된 제 6 인버터 회로와; 입력 단자와 출력 단자를 가지며, 상기 입력 단자가 상기 제 6 인버터 회로의 출력 단자에 접속된 제 7 인버터 회로 및; 상기 제 6 인버터 회로의 입력 단자와 상기 제 7 인버터 회로의 출력 단자 사이에 전류 통로가 형성되고, 상기 제 1 및 제 2 제어 신호들에 제어되는 제 6 전달 게이트를 포함한다.
이 실시예에 있어서, 상기 제 6 전달 게이트는 상기 제 1 제어 신호에 제어되는 NMOS 트랜지스터 및; 상기 제 2 제어 신호에 제어되는 PMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 1 및 제 2 래치 수단의 제 2 및 제 5 전달 게이트들과 상기 출력 단자 사이에 직렬 접속된 제 8 및 제 9 인버터 회로들을 부가적으로 포함한다.
이와같은 회로에 의해서, 고속 동작이 요구되는 시스템에서 안정된 동작을 수행함과 아울러 싱글 에지 트리거 플립 플롭을 이용하여 더블 에지 트리거 플립 플롭을 구현할 때의 구성 소자 수에 비해 상대적으로 적은 수로 구현할 수 있다.
이하 본 발명의 실시예에 따른 참조도면들 도 3 내지 도 4에 의거하여 상세히 설명한다.
도 3을 참조하면, 본 발명의 신규한 더블 에지 트리거 플립 플롭 회로는 제 1 및 제 2 래치 회로들 (100) 및 (110)을 제공하며, 상기 제 1 래치 회로 (100)는 클럭 신호 (clock)가 전원 전압 (VDD)의 레벨로 유지되는 동안 입력 데이터 (D)를 래치한 후 상기 래치된 입력 데이터 (D)를 출력한다. 그리고, 상기 제 2 래치 회로 (110)는 클럭 신호 (clock)가 접지 전위 (VSS)의 레벨로 유지되는 동안 입력 데이터 (D)를 래치한 후 상기 래치된 입력 데이터 (D)를 출력한다. 이로써, 상기 클럭 신호 (clock)의 포지티브 에지에 동기되는 제 1 래치 회로 (100)와 상기 클럭 신호 (clock)의 네거티브 에지에 동기되는 제 2 래치 회로 (110)를 통해서 고속 동작이 요구되는 시스템의 칩 면적을 증가시키지 않고 더블 에지 트리거 플립 플롭 회로를 구현할 수 있다.
다시 도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 더블 에지 트리거 플립 플롭 회로를 보여주는 회로도가 도시되어 있다. 더블 에지 트리거 플립 플롭 회로는 클럭 신호 (clock)을 받아들여서 상기 클럭 신호 (clock)을 반전시킨 제 1 제어 신호 (
Figure 1019970048288_B1_M0001
)와 상기 제 1 제어 신호 (
Figure 1019970048288_B1_M0001
)를 반전시킨 제 2 제어 신호 (CK)를 발생하는 제어 신호 발생 회로 (control signal generating circuit) (120)을 포함한다.
더블 에지 트리거 플립 플롭 회로는 클럭 신호 (clock)가 전원 전압의 레벨로 유지되는 동안에 활성화되는 제 1 래치 회로 (100) 및 클럭 신호 (clock)가 접지 전위의 레벨로 유지되는 동안에 활성화되는 제 2 래치 회로 (110)를 포함한다.
제 1 래치 회로 (100)는, 클럭 신호 (clock)가 하이 레벨로 유지되는 동안, 제어 신호 발생 회로 (120)로부터 제공되는 신호들 (
Figure 1019970048288_B1_M0001
) 및 (CK)에 응답하여서 인버터 (IV0)을 통해서 입력 단자 (10)로부터 제공되는 입력 데이터 (D)를 받아들이고, 래치하고, 그리고 버퍼 회로 (130)를 통해서 출력 단자 (14)로 상기 입력 데이터 (D)를 출력한다. 회로 (100)는 3 개의 전달 게이트들 (T1), (T2) 및 (T3)과 2 개의 인버터들 (IV1) 및 (IV2)로 구성되어 있다. 여기서, 전달 게이트 (T2)와 인버터들 (IV1) 및 (IV2)은 래치로서 동작한다.
제어 신호 (
Figure 1019970048288_B1_M0001
)에 제어되는 PMOS 트랜지스터와 제어 신호 (CK)에 제어되는 NMOS 트랜지스터로 구성된 전달 게이트 (T1)은 인버터 (IV0)의 출력 단자와 인버터 (IV1)의 입력 단자 사이에 형성되는 전류 통로를 갖는다. 즉, 제 1 래치 회로 (100)의 전달 게이트 (T1)은 클럭 신호 (clock)가 하이 레벨로 유지되는 동안 활성화되고, 그 결과 인버터 (IV0)로부터의 출력을 전달한다.
인버터 (IV1)는 전달 게이트 (T1)의 전류 통로의 일단에 접속된 입력 단자를 가지며, 인버터 (IV2)는 인버터 (IV1)의 출력 단자에 접속된 입력 단자를 갖는다. 그리고, 제어 신호 (
Figure 1019970048288_B1_M0001
)에 제어되는 PMOS 트랜지스터와 제어 신호 (CK)에 제어되는 NMOS 트랜지스터로 구성된 전달 게이트 (T2)은 전달 게이트 (T1)와 인버터 (IV1)가 상호 접속된 공통 노드 (CM1)와 인버터 (IV2)의 출력 단자 사이에 형성되는 전류 통로를 갖는다. 클럭 신호 (clock)가 하이 레벨로 유지되는 동안 전달 게이트 (T2)의 트랜지스터들이 턴-온되기 때문에, 전달 게이트 (T2)은 전달 게이트 (T1)을 통해 전달된 신호를 인버터들 (IV1) 및 (IV2)과 함께 래치한다.
제어 신호 (
Figure 1019970048288_B1_M0001
)에 제어되는 PMOS 트랜지스터와 제어 신호 (CK)에 제어되는 NMOS 트랜지스터로 구성된 전달 게이트 (T3)은 클럭 신호 (clock)가 하이 레벨로 유지되는 동안에 인버터들 (IV1, IV2) 및 전달 게이트 (T2)로 구성되는 래치에 유지되는 신호를 인버터들 (IV7, IV8)을 통해 출력 단자 (14)로 전달한다.
클럭 신호 (clock)가 하이 레벨로 유지될 때 예컨대, 제 1 제어 신호 (
Figure 1019970048288_B1_M0001
)가 로우 레벨이고 제 2 제어 신호 (CK)가 하이 레벨로 유지될 때, 상기 제 1 래치 회로 (100)의 전달 게이트들 (T1), (T2) 및 (T3)은 활성화되고 그 결과 입력 단자 (10) 및 인버터 (IV0)을 통해 제공되는 입력 데이터 (D)를 래치하고, 인버터들 (IV7, IV8)을 통해 출력 단자 (14)로 출력한다. 이때, 제 2 래치 회로 (110)는 비활성화된다.
제 2 래치 회로 (110)는, 클럭 신호 (clock)가 로우 레벨로 유지되는 동안, 제어 신호 발생 회로 (120)로부터 제공되는 신호들 (
Figure 1019970048288_B1_M0001
) 및 (CK)에 응답하여서 인버터 (IV0)을 통해서 입력 단자 (10)로부터 제공되는 입력 데이터 (D)를 받아들이고, 래치하고, 그리고 버퍼 회로 (130)를 통해서 출력 단자 (14)로 상기 입력 데이터 (D)를 출력한다. 회로 (110)는 3 개의 전달 게이트들 (T4), (T5) 및 (T6)과 2 개의 인버터들 (IV3) 및 (IV4)로 구성되어 있다. 여기서, 전달 게이트 (T5)와 인버터들 (IV3) 및 (IV4)은 래치로서 동작한다.
제어 신호 (
Figure 1019970048288_B1_M0001
)에 제어되는 NMOS 트랜지스터와 제어 신호 (CK)에 제어되는 PMOS 트랜지스터로 구성된 전달 게이트 (T4)은 인버터 (IV0)의 출력 단자와 인버터 (IV3)의 입력 단자 사이에 형성되는 전류 통로를 갖는다. 즉, 제 2 래치 회로 (110)의 전달 게이트 (T4)은 클럭 신호 (clock)가 하이 레벨로 유지되는 동안 활성화되고, 그 결과 인버터 (IV0)로부터의 출력을 전달한다.
인버터 (IV3)는 전달 게이트 (T4)의 전류 통로의 일단에 접속된 입력 단자를 가지며, 인버터 (IV4)는 인버터 (IV3)의 출력 단자에 접속된 입력 단자를 갖는다. 그리고, 제어 신호 (
Figure 1019970048288_B1_M0001
)에 제어되는 NMOS 트랜지스터와 제어 신호 (CK)에 제어되는 PMOS 트랜지스터로 구성된 전달 게이트 (T5)은 전달 게이트 (T4)와 인버터 (IV3)가 상호 접속된 공통 노드 (CM2)와 인버터 (IV4)의 출력 단자 사이에 형성되는 전류 통로를 갖는다. 클럭 신호 (clock)가 로우 레벨로 유지되는 동안 전달 게이트 (T5)의 트랜지스터들이 턴-온되기 때문에, 전달 게이트 (T5)은 전달 게이트 (T4)을 통해 전달된 신호를 인버터들 (IV3) 및 (IV4)와 함께 래치한다.
제어 신호 (
Figure 1019970048288_B1_M0001
)에 제어되는 NMOS 트랜지스터와 제어 신호 (CK)에 제어되는 PMOS 트랜지스터로 구성된 전달 게이트 (T6)은 클럭 신호 (clock)가 하이 레벨로 유지되는 동안에 인버터들 (IV3, IV4) 및 전달 게이트 (T5)로 구성되는 래치에 유지되는 신호를 인버터들 (IV7, IV8)을 통해 출력 단자 (14)로 전달한다.
클럭 신호 (clock)가 로우 레벨로 유지될 때 예컨대, 제 1 제어 신호 (
Figure 1019970048288_B1_M0001
)가 하이 레벨이고 제 2 제어 신호 (CK)가 로우 레벨로 유지될 때, 상기 제 2 래치 회로 (110)의 전달 게이트들 (T4), (T5) 및 (T6)은 활성화되고 그 결과 입력 단자 (10) 및 인버터 (IV0)을 통해 제공되는 입력 데이터 (D)를 래치하고, 상기 래치된 신호를 인버터들 (IV7, IV8)을 통해 출력 단자 (14)로 출력한다. 이때, 제 1 래치 회로 (100)는 비활성화된다.
이와 같이, 본 발명에 따른 더블 에지 트리거 플립 플롭 회로는 포지티브 에지 (positive edge) 즉, 클럭 신호 (clock)가 로우 레벨에서 하이 레벨로 천이될 때 동작하는 제 1 래치 회로 (100)와 네거티브 에지 (negative edge) 즉, 클럭 신호 (clock)가 하이 레벨에서 로우 레벨로 천이될 때 동작하는 제 2 래치 회로 (110)을 포함한다. 종래 싱글 에지 트리거 플립 플롭 회로를 이용하여 고속 동작이 요구되는 시스템에서 더블 에지 트리거 플립 플롭을 구현할 경우, 두 개의 싱글 에지 트리거 플립 플롭으로 구현된다. 하지만, 본 발명에 따른 더블 에지 트리거 플립 플롭 회로는 종래 싱글 에지 트리거 플립 플롭에서 슬레이브단을 제거한 후, 클럭 신호 (clock)의 네거티브 에지에 동기되는 제 2 래치 회로 (110)을 구현함으로써, 전체적인 칩 면적에서 더블 에지 트리거 플립 플롭에 의해서 점유되는 점유를 줄일 수 있다. 즉, 고속 동작이 요구되는 시스템에서 고집적 가능한 더블 에지 트리거 플립 플롭 회로를 구현할 수 있다.
상기한 바와같이, 고속 동작이 요구되는 시스템에서 안정된 동작을 수행함과 아울러 싱글 에지 트리거 플립 플롭을 이용하여 더블 에지 트리거 플립 플롭을 구현할 때의 구성 소자 수에 비해 상대적으로 적은 수로 구현할 수 있기 때문에 고집적 가능한 더블 에지 트리거 플립 플롭 회로를 구현할 수 있다.

Claims (13)

  1. 입력 신호를 받아들이기 위한 입력 단자와;
    출력 신호를 출력하기 위한 출력 단자와;
    클럭 신호에 동기된 제 1 제어 신호 및 그 상보적인 제 2 제어 신호를 발생하는 수단과;
    상기 입력 단자에 접속되며, 상기 클럭 신호가 제 1 레벨 전압으로 유지되는 동안에 상기 제 1 및 제 2 제어 신호들에 응답하여서 상기 입력 단자로부터의 입력 신호를 래치하고 상기 출력 단자로 래치된 입력 신호를 출력하는 제 1 래치 수단과;
    상기 입력 단자에 접속되며, 상기 클럭 신호가 제 2 레벨 전압로 유지되는 동안에 상기 입력 단자로부터의 상기 입력 신호를 래치하고 상기 출력 단자로 래치된 신호를 출력하는 제 2 래치 수단을 포함하고;
    상기 클럭 신호가 제 1 레벨 전압일 때 상기 제 2 래치 수단은 비활성화 상태로 유지되고, 상기 클럭 신호가 제 2 레벨 전압일 때 상기 제 1 래치 수단은 비활성화 상태로 유지되는 더블 에지 트리거 플립 플롭 회로.
  2. 제 1 항에 있어서,
    상기 제어 신호 발생 수단은 상기 클럭 신호를 반전시킨 상기 제 1 제어 신호를 출력하는 제 1 인버터 회로 및; 상기 제 1 인버터 회로에 접속되며, 상기 제 1 제어 신호를 반전시킨 상기 제 2 제어 신호를 출력하는 제 2 인버터 회로를 포함하는 더블 에지 트리거 플립 플롭 회로.
  3. 제 1 항에 있어서,
    상기 제 1 레벨 전압은 전원 전압이고, 제 2 레벨 전압은 접지 전위인 더블 에지 트리거 플립 플롭 회로.
  4. 제 1 항에 있어서,
    상기 입력 단자와 상기 제 1 및 제 2 래치 수단 사이에 접속되며, 상기 입력 단자로부터의 상기 입력 신호를 반전시키기 위한 제 3 인버터 회로를 부가적으로 포함하는 더블 에지 트리거 플립 플롭 회로.
  5. 제 1 항에 있어서,
    상기 제 1 래치 수단은, 상기 클럭 신호가 전원 전압의 레벨로 유지되는 동안에, 상기 제 1 및 제 2 제어 신호에 응답하여서 상기 제 3 인버터 회로로부터의 신호를 전달하기 위한 제 1 전달 게이트와; 상기 제 1 및 제 2 제어 신호에 응답하여서 상기 제 1 전달 게이트로부터의 신호를 래치하기 위한 제 1 래치와; 상기 제 1 및 제 2 제어 신호에 응답하여서 상기 래치에 저장된 신호를 상기 출력 단자로 전달하기 위한 제 2 전달 게이트를 포함하는 더블 에지 트리거 플립 플롭 회로.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 전달 게이트들은 상기 제 1 제어 신호에 공통으로 제어되는 PMOS 트랜지스터들 및; 상기 제 2 제어 신호에 공통으로 제어되는 NMOS 트랜지스터들로 구성되는 더블 에지 트리거 플립 플롭 회로.
  7. 제 5 항에 있어서,
    상기 제 1 래치는 입력 단자 및 출력 단자를 가지며, 상기 입력 단자가 상기 제 1 전달 게이트에 접속된 제 4 인버터 회로와; 입력 단자와 출력 단자를 가지며, 상기 입력 단자가 상기 제 4 인버터 회로의 출력 단자에 접속된 제 5 인버터 회로 및; 상기 제 4 인버터 회로의 입력 단자와 상기 제 5 인버터 회로의 출력 단자 사이에 전류 통로가 형성되고, 상기 제 1 및 제 2 제어 신호들에 제어되는 제 3 전달 게이트를 포함하는 더블 에지 트리거 플립 플롭 회로.
  8. 제 7 항에 있어서,
    상기 제 3 전달 게이트는 상기 제 1 제어 신호에 제어되는 PMOS 트랜지스터 및; 상기 제 2 제어 신호에 제어되는 NMOS 트랜지스터로 구성되는 더블 에지 트리거 플립 플롭 회로.
  9. 제 1 항에 있어서,
    상기 제 2 래치 수단은, 상기 클럭 신호가 접지 전위의 레벨로 유지되는 동안에, 상기 제 1 및 제 2 제어 신호에 응답하여서 상기 제 3 인버터 회로로부터의 신호를 전달하기 위한 제 4 전달 게이트와; 상기 제 1 및 제 2 제어 신호에 응답하여서 상기 제 4 전달 게이트로부터의 신호를 래치하기 위한 제 2 래치와; 상기 제 1 및 제 2 제어 신호에 응답하여서 상기 래치에 저장된 신호를 상기 출력 단자로 전달하기 위한 제 5 전달 게이트를 포함하는 더블 에지 트리거 플립 플롭 회로.
  10. 제 5 항에 있어서,
    상기 제 4 및 제 5 전달 게이트들은 상기 제 1 제어 신호에 공통으로 제어되는 NMOS 트랜지스터들 및; 상기 제 2 제어 신호에 공통으로 제어되는 PMOS 트랜지스터들로 구성되는 더블 에지 트리거 플립 플롭 회로.
  11. 제 9 항에 있어서,
    상기 제 2 래치는 입력 단자 및 출력 단자를 가지며, 상기 입력 단자가 상기 제 4 전달 게이트에 접속된 제 6 인버터 회로와; 입력 단자와 출력 단자를 가지며, 상기 입력 단자가 상기 제 6 인버터 회로의 출력 단자에 접속된 제 7 인버터 회로 및; 상기 제 6 인버터 회로의 입력 단자와 상기 제 7 인버터 회로의 출력 단자 사이에 전류 통로가 형성되고, 상기 제 1 및 제 2 제어 신호들에 제어되는 제 6 전달 게이트를 포함하는 더블 에지 트리거 플립 플롭 회로.
  12. 제 11 항에 있어서,
    상기 제 6 전달 게이트는 상기 제 1 제어 신호에 제어되는 NMOS 트랜지스터 및; 상기 제 2 제어 신호에 제어되는 PMOS 트랜지스터로 구성되는 더블 에지 트리거 플립 플롭 회로.
  13. 제 1 항에 있어서,
    상기 제 1 및 제 2 래치 수단의 제 2 및 제 5 전달 게이트들과 상기 출력 단자 사이에 직렬 접속된 제 8 및 제 9 인버터 회로들을 부가적으로 포함하는 더블 에지 트리거 플립 플롭 회로.
KR1019970048288A 1997-09-23 1997-09-23 더블 에지 트리거 플립 플롭 회로 KR100457336B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970048288A KR100457336B1 (ko) 1997-09-23 1997-09-23 더블 에지 트리거 플립 플롭 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970048288A KR100457336B1 (ko) 1997-09-23 1997-09-23 더블 에지 트리거 플립 플롭 회로

Publications (2)

Publication Number Publication Date
KR19990026234A KR19990026234A (ko) 1999-04-15
KR100457336B1 true KR100457336B1 (ko) 2005-01-17

Family

ID=37376834

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970048288A KR100457336B1 (ko) 1997-09-23 1997-09-23 더블 에지 트리거 플립 플롭 회로

Country Status (1)

Country Link
KR (1) KR100457336B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101317056B1 (ko) 2011-02-23 2013-10-11 엔비디아 코포레이션 듀얼 트리거 저에너지 플립 플롭 회로

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920008536U (ko) * 1990-10-15 1992-05-20 금성일렉트론 주식회사 더블 에지 트리거 디-플립플롭 회로
KR920015711A (ko) * 1991-01-15 1992-08-27 문정환 더블 에지 트리거 알 에스 플립플롭 회로
JPH05160682A (ja) * 1991-12-04 1993-06-25 Hitachi Ltd フリップフロップ
JPH06152336A (ja) * 1992-11-12 1994-05-31 Nec Corp ダブル・エッジトリガ・フリップフロップ
JPH0795013A (ja) * 1993-04-30 1995-04-07 Kawasaki Steel Corp エッジトリガ型フリップフロップ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920008536U (ko) * 1990-10-15 1992-05-20 금성일렉트론 주식회사 더블 에지 트리거 디-플립플롭 회로
KR920015711A (ko) * 1991-01-15 1992-08-27 문정환 더블 에지 트리거 알 에스 플립플롭 회로
JPH05160682A (ja) * 1991-12-04 1993-06-25 Hitachi Ltd フリップフロップ
JPH06152336A (ja) * 1992-11-12 1994-05-31 Nec Corp ダブル・エッジトリガ・フリップフロップ
JPH0795013A (ja) * 1993-04-30 1995-04-07 Kawasaki Steel Corp エッジトリガ型フリップフロップ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101317056B1 (ko) 2011-02-23 2013-10-11 엔비디아 코포레이션 듀얼 트리거 저에너지 플립 플롭 회로
KR101360582B1 (ko) 2011-02-23 2014-02-10 엔비디아 코포레이션 듀얼 트리거 저에너지 플립 플롭 회로

Also Published As

Publication number Publication date
KR19990026234A (ko) 1999-04-15

Similar Documents

Publication Publication Date Title
JP4262053B2 (ja) スリープモードでデータ保存が可能なｍｔｃｍｏｓフリップ・フロップ回路
US7320098B2 (en) Semiconductor integrated circuit device having scan flip-flop circuit
US6753714B2 (en) Reducing power and area consumption of gated clock enabled flip flops
US7154319B2 (en) Pulse-based high-speed low-power gated flip-flop circuit
KR100301546B1 (ko) 펄스발생회로
US20070075762A1 (en) Pulse-based flip-flop
KR101074424B1 (ko) 고속 저전력 클록 게이티드 로직 회로
US9099998B2 (en) Positive edge preset reset flip-flop with dual-port slave latch
US20080074151A1 (en) Dual-edge-triggered, clock-gated logic circuit and method
US6097230A (en) Clock-independent latch setup-and-hold time in a combined D-type latch and flip-flop
US6621306B2 (en) Random logic circuit
JP2005318479A (ja) 高速フリップフロップ回路
KR100258418B1 (ko) 동기식의 dram 반도체메모리의 플립플롭을 사용한 데이터래치회로장치
US8836400B2 (en) Positive edge preset flip-flop with dual-port slave latch
KR20060053741A (ko) 고속 플립플롭
KR102445169B1 (ko) 파워 게이팅 스킴을 구비한 반도체 장치
KR100457336B1 (ko) 더블 에지 트리거 플립 플롭 회로
JP3914551B2 (ja) マスタ・スレーブ・ラッチを動作させる方法および装置
KR20010004957A (ko) 동기식 디램의 데이터 스트로브 버퍼
KR100609484B1 (ko) 저전력 소모의 플립플롭
KR100699448B1 (ko) 고신뢰성 저누설 다중 문턱 ｃｍｏｓ 래치 회로 및플립플롭
US11726141B2 (en) Flip-flop circuitry
US20140232442A1 (en) Negative edge reset flip-flop with dual-port slave latch
KR100266667B1 (ko) 펄스발생기
KR100611309B1 (ko) 래치 및 이를 구비하는 플립플롭

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee