CN113612468A - 用于动态功率节省的低电压时钟摆动耐受时序电路 - Google Patents

用于动态功率节省的低电压时钟摆动耐受时序电路 Download PDF

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CN113612468A CN202110481398.5A CN202110481398A CN113612468A CN 113612468 A CN113612468 A CN 113612468A CN 202110481398 A CN202110481398 A CN 202110481398A CN 113612468 A CN113612468 A CN 113612468A
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Abstract

本公开涉及用于动态功率节省的低电压时钟摆动耐受时序电路。本发明描述了用于实现低电压时钟摆动时序电路的系统、装置和方法。输入信号耦合到第一晶体管堆叠的第一P型晶体管和第一N型晶体管的栅极。低电压摆动时钟信号耦合到第一晶体管堆叠的第二N型晶体管的栅极。输入信号的反相耦合到第二晶体管堆叠的第二P型晶体管和第三N型晶体管的栅极。低摆动时钟耦接到第二晶体管堆叠的第四N型晶体管的栅极。具有耦接到所述低摆动时钟的栅极的一个或多个启用P型晶体管的第一端耦接到第一P型晶体管的漏极，并且一个或多个启用P型晶体管的第二端耦接到第二P型晶体管的漏极。

Description

用于动态功率节省的低电压时钟摆动耐受时序电路
背景技术
技术领域
本文所述的实施方案涉及电路领域，并且更具体地讲，涉及减少控制电路中的转换的时钟的电压摆动。
相关技术描述
数字集成电路包括一个或多个时钟以控制转换，从而导致时序元件诸如锁存器、触发器、寄存器、存储器阵列等捕获和发射数据。将时钟分布在由集成电路占据的半导体区域上是具有挑战性的。在许多集成电路内采用的高时钟频率下，时钟树需要尽可能平衡，从而匹配从时钟源到接收电路的时间长度、负载和延迟。时钟信号的扇出和负载以及缓冲链的相似性是密切管理的。如果不小心管理这些参数，则时钟偏移和抖动可能增加，从而导致集成电路的性能降低。这些因素往往导致大而复杂的时钟传播网络或时钟树，其消耗大量的功率。功率消耗是显著的，这不仅是由于时钟树的大小和负载，而且还因为时钟在操作期间的每个时钟周期的切换。在一些情况下，时钟功率可多达集成电路中总功率消耗的50％或更多。
发明内容
设想了用于实现低电压时钟摆动时序电路的系统、装置和方法。在一个实施方案中，输入信号耦合到第一晶体管堆叠的第一P型晶体管和第一N型晶体管的栅极。低电压摆动时钟信号耦合到第一晶体管堆叠的第二N型晶体管的栅极。输入信号的反相耦合到第二晶体管堆叠的第二P型晶体管和第三N型晶体管的栅极。低电压摆动时钟信号耦合到第二晶体管堆叠的第四N型晶体管的栅极。该电路还包括一个或多个启用P型晶体管，其中栅极耦合到时钟信号。一个或多个启用P型晶体管的第一端耦接到第一P型晶体管的漏极，并且一个或多个启用P型晶体管的第二端耦接到第二P型晶体管的漏极。当所述时钟信号处于时钟逻辑高电平时，所述一个或多个启用P型晶体管微弱地断开并且抵消所述第一P型晶体管和所述第二P型晶体管。这允许输出数据信号摆动到电压电源的整个电压范围，即使当时钟逻辑高电平低于电压电源的电压电平某个给定百分比时也是如此。
参考以下描述和附图将另外理解这些和其他实施方案。
附图说明
通过结合附图参考以下描述，可更好地理解方法和机制的上文和另外的优点，在附图中：
图1是集成电路的一个实施方案的一般性框图。
图2是示出低摆动时钟锁存电路的一个实施方案的电路图。
图3是示出先前电路图的透明和不透明状态的图示。
图4是低摆动时钟锁存电路的一个实施方案的电路图。
图5是低摆动时钟锁存电路的一个实施方案的电路图。
图6是低摆动时钟锁存电路的一个实施方案的电路图。
图7是低摆动时钟正沿触发触发器的一个实施方案的电路图。
图8是低摆动时钟正沿触发触发器的一个实施方案的电路图。
图9是低摆动时钟负沿触发触发器的一个实施方案的电路图。
图10是低摆动时钟负沿触发触发器的一个实施方案的电路图。
图11是用于实现电压时钟摆动耐受时序电路的方法的一个实施方案的流程图。
图12是用于实现电压时钟摆动耐受时序电路的方法的一个实施方案的流程图。
图13是用于实现电压时钟摆动耐受时序电路的方法的一个实施方案的流程图。
图14是系统的一个实施方案的框图。
虽然本公开中所述的实施方案可受各种修改形式和另选形式的影响，但是其具体实施方案在附图中以举例的方式示出并将在本文详细描述。然而，应当理解，附图和对其的具体实施方式不旨在将实施方案限制为所公开的特定形式，而相反，本发明旨在涵盖落入所附权利要求书的实质和范围内的所有修改、等同物和另选方案。如在整个本专利申请中所使用的那样，以允许的意义(即，意味着具有可能性)而非强制的意义(即，意味着必须)使用字词“可”。类似地，字词“包括”意味着包括但不限于。
各种单元、电路或其他部件可被描述为“被配置为”实行一个或多个任务。在此类上下文中，“被配置为”是一般意味着“具有”在操作期间实行一个或多个任务的“电路”的结构的宽泛表述。如此，即使在单元/电路/部件当前未接通时，单元/电路/部件也可被配置为执行任务。通常，形成与“被配置为”对应的结构的电路可包括硬件电路。类似地，为了描述中方便，可将各种单元/电路/部件描述为执行一个或多个任务。此类描述应当被解释为包括短语“被配置为”。表述被配置为实行一个或多个任务的单元/电路/部件明确地旨在对该单元/电路/部件不调用35U.S.C.§112(f)。
具体实施方式
在以下描述中，阐述了许多具体细节以提供对本公开中描述的实施方案的透彻理解。然而，本领域的普通技术人员应当认识到，可在没有这些具体细节的情况下实践实施方案。在一些实例中，为了便于例示且避免模糊实施方案的描述，尚未详细示出众所周知的电路、结构和技术。
转向图1，其示出了集成电路(IC)100的一个实施方案的框图。在一个实施方案中，IC 100包括时钟发生器电路110、时钟树电路120、稳压器130和135以及逻辑电路140。在一些实施方案中，IC 100的部件实际上可位于两个或更多个单独的IC中。另外，应当理解，IC100还可包括未示出以避免模糊附图的任何数量的其他部件。
时钟发生器电路110接收参考时钟并生成传送到时钟树电路120的输出时钟。时钟树电路120被耦接以向逻辑电路140提供从所接收的时钟导出的任何数量的时钟信号。稳压器130生成为时钟发生器电路110和时钟树电路120供电的第一供电电压。稳压器135生成为逻辑电路140供电的第二供电电压。在一个实施方案中，第一供电电压的量值比第二供电电压的量值小预定量(例如，25％)。这允许时钟信号与逻辑电路140中的数据信号相比具有减小的电压摆动。这继而有助于降低IC 100的功率消耗。当时钟信号与数据信号相比具有减小的电压摆动时，用于使逻辑电路140能够正确工作的方法和机构将在本公开的其余部分中进行描述。
稳压器130和135可包括被配置为从所接收的输入电压生成一个或多个输出电压的任何电路。虽然图1中示出了两个稳压器130和135，但应当理解，在另一个实施方案中，单个稳压器可向功率时钟发生器电路110、时钟树电路120和逻辑电路140提供多个输出电压。调节每个输出电压以试图在变化的负载条件下产生恒定的电压量值。稳压器130和135可包括各种能量存储部件，诸如电感器和电容器的组合，以存储来自输入电压的要提供给接收电路的能量，以确保保持输出电压。
时钟树电路120通常可包括被配置为接收源时钟并将该时钟分配到多个时钟接收器的电路，尝试将延迟和负载匹配到每个接收器以使时钟到达的时间差(例如，偏移和抖动)最小化。时钟接收器可以是逻辑电路140中的各种时钟存储设备和其他时钟元件。因此，虽然时钟树电路120被示出为在时钟发生器电路110与逻辑电路140之间，但时钟树电路120通常可分布在由逻辑电路140占据的区域上，并且可将时钟递送到该区域内的多个物理分布的点。
逻辑电路140可包括任何组合逻辑和时钟存储电路，诸如锁存器、触发器、寄存器、存储器阵列等。时钟树电路120提供的时钟可由时钟存储电路和/或可使用时钟的任何其他电路(例如，动态逻辑电路)接收。时钟树电路120的每个连接点可以是时钟接收器。
时钟发生器电路110可包括任何时钟生成电路(例如，锁相环(PLL)、延迟锁相环(DLL)、时钟分频器、时钟乘法器)。时钟发生器电路110可从参考时钟生成时钟(例如，所生成的时钟的频率可为参考时钟频率的倍数)。在一个实施方案中，单独的稳压器130为时钟发生器电路110供电，以防止来自逻辑电路140的噪声影响时钟发生器电路110。
现在转到图2，示出了低摆动时钟锁存电路200的一个实施方案的电路图。低摆动时钟锁存电路200示出了在时钟高的情况下透明的锁存电路的一个示例。如图2所示，输入信号“D”耦合到P型晶体管202的栅极，耦合到N型晶体管208的栅极，并且耦合到反相器226的输入端口。反相器226的输出端口耦接到P型晶体管214的栅极并且耦接到N型晶体管220的栅极。反相器226的输出端口也称为信号“DX”，其为输入信号“D”的反相。P型晶体管202和214的源极端口连接到供电电压VDD。P型晶体管210和212串联耦接在P型晶体管202的漏极与P型晶体管214的漏极之间。P型晶体管210的源极耦接到P型晶体管202的漏极，并且P型晶体管212的源极耦接到P型晶体管214的漏极。P型晶体管210的漏极耦接到P型晶体管212的漏极。时钟信号“CP”耦合到P型晶体管210和212的栅极。因此，当时钟信号“CP”处于逻辑低电平时，P型晶体管210和P型晶体管212都将导通。这使得P型晶体管202的漏极和P型晶体管214的漏极达到供电电压VDD的电平，因为P型晶体管202或P型晶体管214将导通。
晶体管204、222、216和224是交叉耦合的反相器，其由上拉晶体管202和214启用以与节点205和217形成存储子电路。交叉耦合的反相器的第一反相器包括P型晶体管204和N型晶体管222。交叉耦合的反相器的第二反相器包括P型晶体管216和N型晶体管224。当时钟信号“CP”为低时，P型晶体管210和212通过允许电流从供电电压“VDD”流过P型晶体管202或P型晶体管214而启用供电电压与存储子电路之间的路径。由于输入信号“D”耦合到P型晶体管202的栅极并且输入信号的反相或“DN”耦合到P型晶体管214的栅极，因此在任何给定时间仅可启用P型晶体管202或P型晶体管214中的一者。
在一种情形下，时钟信号“CP”的逻辑高电平等于电路200中的晶体管的供电电压VDD。这种情形在图3所示的四个图示中示出。图3的左上图305示出了当时钟和输入信号D均等于1时电路200的第一情况。如图305所示，当时钟和输入信号D均等于1时，N型晶体管206和208导通，从而导致N型晶体管206的漏极处于接地电压。这导致P型晶体管216的栅极处于接地电压，这导致P型晶体管216导通，从而将供电电压VDD拉至P型晶体管216的漏极并拉至P型晶体管204的栅极。这导致状态节点205被设置为0并且状态节点217被设置为1。
图3的右上图310示出了当时钟为高并且输入信号D为低时电路200的操作。如图310所示，当时钟为高并且输入信号D为低时，N型晶体管218和220导通，从而导致N型晶体管218的漏极接地。这导致P型晶体管204的栅极处于接地电压。这使得P型晶体管204导通，从而将供电电压VDD拉至P型晶体管204的漏极并拉至P型晶体管216的栅极。这导致节点205被设置为1并且节点217被设置为0。
图3的左下图315示出了当时钟为低并且输入信号D为高时电路200的操作。当时钟为低时，电路200处于不透明状态并且在节点205和217上保持先前存储的状态。当电路200处于不透明状态时，电路200不受输入信号D的值的影响。如图315所示，在输入信号D等于1的情况下，P型晶体管214导通，这将供电电压VDD带到节点n2。由于时钟为低，P型晶体管210和212导通，从而使供电电压通过P型晶体管212和210到达节点n1。当输入信号D为低时，如右下图320所示，P型晶体管202导通，这将供电电压VDD带至节点n1并通过导通的P型晶体管210和212带至节点n2。
虽然先前的讨论描述了当时钟信号“CP”的逻辑高电平等于供电电压VDD时的场景，但电路200也能够在时钟信号“CP”的逻辑高电平小于供电电压VDD给定量时进行操作。在一个实施方案中，时钟信号“CP”的逻辑高电平是供电电压VDD的75％。然而，在其他实施方案中，时钟信号“CP”的逻辑高电平比供电电压VDD小某个其他量。当时钟信号“CP”的逻辑高电平比供电电压VDD小给定量时，P型晶体管210和212弱关断(即，部分接通)。如本文所用，当施加到晶体管的栅极的电压小于供电电压VDD给定量时，晶体管被定义为“弱关断”。在一个实施方案中，给定量为介于20％和30％之间的百分比。因此，由于P型晶体管210和212没有完全关断，因此在透明状态期间(即，当clk＝1时)将存在从VDD通过P型晶体管210和212的弱路径。在透明状态期间并且当时钟信号“CP”的逻辑高电平比供电电压VDD小给定量时，P型晶体管210和212将对抗(即，抵消)当节点205和217的值被翻转时通过节点205和217的晶体管堆叠的电流的流动。
锁存电路200的其他连接如下：N型晶体管208的漏极耦接到N型晶体管206的源极，而N型晶体管222的栅极耦接到P型晶体管204的栅极、N型晶体管224的漏极以及N型晶体管218的漏极。N型晶体管222的漏极耦接到P型晶体管204的漏极、P型晶体管216的栅极和N型晶体管224的栅极。N型晶体管218的栅极耦接到时钟信号“CP”，而N型晶体管218的源极耦接到N型晶体管220的漏极。N型晶体管220的栅极耦接到反相器226的输出，其被称为“DX”，其为输入信号“D”的反相。N型晶体管208、222、224和220的源极耦接到地(或“VSS”)。
锁存电路200的电路布置允许时钟逻辑高电压显著小于电压电源“VDD”的电压电平。这有助于通过减少时钟逻辑低电平与时钟逻辑高电平之间的电压摆动来减少锁存电路200的功率消耗。通过在较低电压电平下操作时钟信号，可实现具有大量时序元件的集成电路的功率消耗的显著降低。
需注意，在各种实施方案中，“晶体管”可对应于一个或多个跨导元件，诸如金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、双极型晶体管或其他。例如，在一个实施方案中，每个P型晶体管是P型金属氧化物半导体场效应晶体管(MOSFET)，并且每个n型晶体管是n型MOSFET。在其他实施方案中，本文电路中所示的P型晶体管和N型晶体管可使用其他类型的晶体管来实现。还应当注意，术语N型和P型可分别与N沟道和P沟道互换使用。虽然在本公开的电路图中示出了单个设备，但在其他实施方案中，可并行使用多个设备以形成任何上述设备。
现在参照图4，示出了锁存电路400的一个实施方案的电路图。锁存电路400示出了用于实现时钟信号的锁存器的替代电路，该时钟信号与晶体管的电压电源相比具有降低的高电压电平。锁存电路400和(图2的)锁存电路200之间的差异在锁存电路400的顶部处针对晶体管408、410、418、412、414和420示出。如图所示，时钟信号耦合到P型晶体管408的栅极和P型晶体管412的栅极。P型晶体管408、410和418的堆叠耦接在供电电压“VDD”和P型晶体管416的漏极之间。同时，P型晶体管412、414和420的堆叠耦接在VDD与P型晶体管422的漏极之间。“tie_low”信号耦合在P型晶体管410和414的栅极之间。另外，“tie_low”信号耦合在P型晶体管418和420的栅极之间。“tie_low”信号由锁存电路400左侧所示的P型晶体管404和N型晶体管406生成，其中P型晶体管404的漏极连接到P型晶体管404的栅极并且连接到N型晶体管406的栅极。N型晶体管406的源极接地，并且P型晶体管404的源极连接到VDD。“tie_low”信号连接到N型晶体管406的漏极。
以与锁存电路200类似的方式，输入信号“D”耦合到P型晶体管416的栅极并耦合到N型晶体管432的栅极，并且通过反相器440作为反相输入信号“DX”耦合到P型晶体管422的栅极并耦合到N型晶体管438的栅极。N型晶体管428、430、432、434、436和438以与锁存电路200的对应N型晶体管相同的方式连接。另外，从反相器442的输入到P型晶体管424的漏极、N型晶体管434的漏极和P型晶体管426的连接是锁存电路200的对应连接的等同物。
现在转到图5，示出了锁存电路500的一个实施方案的电路图。锁存电路500包括与锁存电路200相同布置的晶体管，不同之处在于反相时钟信号“CPX”连接到N型晶体管506和518的栅极以及连接到P型晶体管510和512的栅极。这与锁存电路200形成对比，锁存电路200具有耦接到等效晶体管的栅极的原始非反相时钟信号“CP”。时钟信号“CP”连接到反相器505，反相器505生成反相时钟信号“CPX”。如图所示，反相器505连接到单独的时钟供电电压“VDD_CLK”，该时钟供电电压比主电路供电电压“VDD”低给定量。与锁存电路200相比，锁存电路500在时钟低的情况下是透明的，锁存电路200在时钟高的情况下是透明的。其他晶体管502、504、506、508、510、512、514、516、518、520、522和524类似于锁存电路200的对应晶体管。另外，反相器526和528类似于锁存电路200的对应反相器。
现在参考图6，示出了锁存电路600的一个实施方案的电路图。锁存电路600包括与锁存电路400相同的晶体管布置，不同之处在于反相时钟信号“CPX”连接到N型晶体管628和630的栅极并且连接到P型晶体管608和612的栅极。这与锁存电路400形成对比，锁存电路400具有耦接到等效晶体管的栅极的原始非反相时钟信号“CP”。时钟信号“CP”连接到生成反相时钟信号“CPX”的反相器602。与锁存电路400相比，锁存电路600在时钟低的情况下是透明的，锁存电路400在时钟高的情况下是透明的。锁存电路600的晶体管604、606、608、610、612、614、616、618、620、622、624、626、628、630、632、634、636和638的布局和连接类似于锁存电路400的对应晶体管。另外，反相器640和642的连接类似于锁存电路400的对应反相器的连接。
现在转到图7，示出了低摆动时钟正沿触发触发器700的一个实施方案的电路图。如图7所示，触发器700包括耦接到电路710的电路705。电路705包括(图5的)锁存器500的晶体管和连接，而电路710包括(图2的)锁存器200的晶体管和连接。通过将锁存器500的电路布置与之后的锁存器200连接在一起，构造了低摆动时钟正沿触发触发器700。
现在参见图8，示出了低摆动时钟正沿触发触发器800的一个实施方案的电路图。如图8所示，触发器800包括耦接到电路810的电路805。电路805包括(图6的)锁存器600的晶体管和连接，而电路810包括(图4的)锁存器400的晶体管和连接。通过将锁存器600的电路布置与之后的锁存器400连接在一起，构造了低摆动时钟正沿触发触发器800。
现在转到图9，示出了低摆动时钟负沿触发触发器900的一个实施方案的电路图。如图9所示，触发器900包括耦接到电路910的电路905。电路905包括(图2的)锁存器200的晶体管和连接，而电路910包括(图5的)锁存器500的晶体管和连接。通过将锁存器200的电路布置与之后的锁存器500连接在一起，构造了低摆动时钟负沿触发触发器900。
现在参见图10，示出了低摆动时钟负沿触发触发器1000的一个实施方案的电路图。如图10所示，触发器1000包括耦接到电路1010的电路1005。电路1005包括(图4的)锁存器400的晶体管和连接，而电路1010包括(图6的)锁存器600的晶体管和连接。通过将锁存器400的电路布置与之后的锁存器600连接在一起，构造了低摆动时钟负沿触发触发器1000。
现在转到图11，示出了用于实现低电压时钟摆动耐受时序电路的方法1100的一个实施方案的一般性流程图。为了讨论的目的，以顺序次序示出该实施方案中(以及图12至图13中)的步骤。然而，在其他实施方案中，一些步骤可以与所示次序不同的次序发生，一些步骤可同时实行，一些步骤可与其他步骤组合，并且一些步骤可不存在。
第一P型晶体管(例如，图2的P型晶体管202)和第一N型晶体管(例如，N型晶体管208)的栅极接收输入信号，其中第一P型晶体管的源极耦接到供电电压，其中第一N型晶体管的源极耦接到地，并且其中供电电压处于第一电压电平(框1105)。第二N型晶体管(例如，N型晶体管206)的栅极接收时钟信号，其中时钟信号从地摆动到第二电压电平，并且其中第二电压电平比第一电压电平小给定量(框1110)。在一个实施方案中，给定量在20％和30％之间的范围内。例如，在一个实施方式中，供电电压比时钟摆动电压大25％，其中输入信号的摆动等于供电电压。在另一个实施方案中，第二电压电平比第一电压电平小给定电压(例如，.2伏)。在一个实施方案中，第一P型晶体管、第一N型晶体管和第二N型晶体管是串联连接在供电电压和地之间的第一晶体管堆叠的一部分。第一晶体管堆叠还包括位于第一P型晶体管和第二N型晶体管之间的P型晶体管(例如，P型晶体管204)。
另外，第二P型晶体管(例如，P型晶体管214)和第三N型晶体管(例如，N型晶体管220)的栅极接收输入信号的反相，其中第二P型晶体管的源极耦接到供电电压，并且其中第三N型晶体管的源极耦接到地(框1115)。更进一步地，第四N型晶体管(例如，N型晶体管218)的栅极接收时钟信号(框1120)。在一个实施方案中，第二P型晶体管、第三N型晶体管和第四N型晶体管是串联连接在供电电压和地之间的第二晶体管堆叠的一部分。第二晶体管堆叠还包括位于第二P型晶体管和第四N型晶体管之间的P型晶体管(例如，P型晶体管216)。
另外，一个或多个启用P型晶体管(例如，P型晶体管210和212)的栅极接收时钟信号，其中一个或多个启用P型晶体管的第一端耦接到第一P型晶体管的漏极，并且其中一个或多个启用P型晶体管的第二端耦接到第二P型晶体管的漏极(框1125)。反相器驱动在地和第一电压电平之间摆动的输出信号，其中第二N型晶体管的漏极耦接到反相器的输入(框1130)。在框1130之后，方法1100结束。通过实施方法1100，时钟信号能够具有从低到高的与逻辑电路的供电电压和地之间的差值相比较低的电压摆动。这有助于减少整个电路中时钟树消耗的功率。
现在参见图12，示出了用于实现低电压时钟摆动耐受时序电路的方法1200的一个实施方案。在第一晶体管堆叠的第一P型晶体管(例如，图4的P型晶体管416)和第一N型晶体管(例如，N型晶体管432)的栅极处接收输入信号，其中所述第一P型晶体管的所述源极耦接到供电电压，其中所述第一N型晶体管的所述源极耦接到地，并且其中所述供电电压处于第一电压电平(框1205)。第二N型晶体管(例如，N型晶体管428)的栅极接收时钟信号，其中时钟信号从地摆动到第二电压电平，其中第二电压电平比第一电压电平小给定量(框1210)。在一个实施方案中，第一P型晶体管、第一N型晶体管和第二N型晶体管是串联连接在供电电压和地之间的第一晶体管堆叠的一部分。第一晶体管堆叠还包括位于第一P型晶体管和第二N型晶体管之间的P型晶体管(例如，P型晶体管424)。
另外，第二晶体管堆叠的第二P型晶体管(例如，P型晶体管422)和第三N型晶体管(例如，N型晶体管438)的栅极接收输入信号的反相，其中第二P型晶体管的源极耦接到供电电压，并且其中第三N型晶体管的源极耦接到地(框1215)。更进一步地，第二晶体管堆叠的第四N型晶体管(例如，N型晶体管430)的栅极接收时钟信号(框1220)。在一个实施方案中，第二P型晶体管、第三N型晶体管和第四N型晶体管是串联连接在供电电压和地之间的第二晶体管堆叠的一部分。第二晶体管堆叠还包括位于第二P型晶体管和第四N型晶体管之间的P型晶体管(例如，P型晶体管426)。
另外，第三晶体管堆叠的第三P型晶体管(例如，P型晶体管408)的栅极接收时钟信号，其中第三晶体管堆叠的第一端(例如，P型晶体管408的源极)耦接到供电电压，其中第三晶体管堆叠的第二端(例如，P型晶体管418的漏极)耦接到第一P型晶体管的漏极，并且其中串联耦接在第三晶体管堆叠中的第一对P型晶体管(例如，P型晶体管410和418)的栅极被绑定为低(框1225)。另外，第四晶体管堆叠的第四P型晶体管(例如，P型晶体管412)的栅极接收时钟信号，其中第四晶体管堆叠的第一端(例如，P型晶体管412的源极)耦接到供电电压，其中第四晶体管堆叠的第二端(例如，P型晶体管420的漏极)耦接到第二P型晶体管的漏极，并且其中串联耦接在第四晶体管堆叠中的第二对P型晶体管(例如，P型晶体管414和420)的栅极被绑定为低(框1230)。反相器驱动在地和第一电压电平之间摆动的输出信号，其中第二N型晶体管的漏极耦接到反相器的输入(框1235)。在框1235之后，方法1200结束。方法1200通过允许时钟摆动低于地和供电电压之间的电压差来提供减少电路中的时钟树消耗的功率的另选方式。
现在转到图13，示出了用于实现低电压时钟摆动耐受时序电路的方法1300的一个实施方案。为一对输入数据信号门控上拉晶体管(例如，晶体管202和214)的源极提供第一电压电平的供电电压(框1305)。一对交叉耦合的反相器(例如，图2的晶体管204、222、216和224)由该对输入数据信号门控上拉晶体管启用(框1310)。另外，时钟信号由串联耦接在该对上拉晶体管的漏极之间的一个或多个第一时钟门控晶体管(例如，晶体管210和212)的栅极接收，其中时钟信号的时钟逻辑高电平等于第二电压电平，其中第二电压电平比第一电压电平小给定量(框1315)。
另外，时钟信号由一对第二时钟门控晶体管(例如，晶体管206和218)的栅极接收，该对第二时钟门控晶体管并联耦接到该对交叉耦合的反相器的状态节点(框1320)。当时钟信号处于时钟逻辑高电平时，一个或多个第一时钟门控晶体管抵消该对第二时钟门控晶体管，以使状态节点中的一个状态节点达到第一电压电平(框1325)。在框1325之后，方法1300结束。
现在参见图14，其示出了系统1400的一个实施方案的框图。如图所示，系统1400可表示台式计算机1410、膝上型计算机1420、平板电脑1430、手机或移动电话1440、电视1450(或被配置为耦接到电视机的机顶盒)、手表或其他可穿戴物品1460等的芯片、电路、部件等。其他设备是可能的并且被设想到的。在例示的实施方案中，系统1400包括耦接到一个或多个外围设备1404和外部存储器1402的(图1的)集成电路(IC)100的至少一个实例。还提供了电源1406，其向IC 100供应供电电压以及向存储器1402和/或外围设备1404供应一个或多个供电电压。在各种实施方案中，电源1406可表示电池(例如，智能电话、膝上型计算机或平板电脑中的可再充电电池)。在一些实施方案中，可以包括IC 100的多于一个实例(也可包括多于一个外部存储器1402)。
存储器1402可以是任何类型的存储器，诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双数据速率(DDR、DDR2、DDR3等)SDRAM(包括SDRAM的移动版本，诸如mDDR3等，和/或SDRAM的低功率版本，诸如LPDDR2等)、RAMBUS DRAM(RDRAM)、静态RAM(SRAM)等。一个或多个存储器设备可以耦接到电路板上以形成存储器模块，诸如单列直插存储器模块(SIMM)、双列直插存储器模块(DIMM)等。另选地，设备可以与IC 100在芯片堆叠(chip-on-chip)结构、封装堆叠(package-on-package)结构或者多芯片模块结构中安装。
根据系统1400的类型，外围设备1404可包括任何期望的电路。例如，在一个实施方案中，外围设备1404可包括用于各种类型的无线通信的设备，诸如wifi、蓝牙、蜂窝、全球定位系统等。外围设备1404还可包括附加存储装置，包括RAM存储装置、固态存储装置或磁盘存储装置。外围设备1404可包括用户接口设备诸如显示屏，包括触摸显示屏或多点触摸显示屏、键盘或其他输入设备、麦克风、扬声器等。
在各种实施方案中，软件应用程序的程序指令可用于实施先前所描述的方法和/或机制。程序指令可以高级编程语言(诸如C)来描述硬件的行为。另选地，可使用硬件设计语言(HDL)，诸如Verilog。程序指令可存储在非暂态计算机可读存储介质上。许多类型的存储介质是可用的。在使用期间可由计算机访问存储介质，以将程序指令和附带数据提供给计算机用于程序执行。在一些实施方案中，合成工具读取程序指令，以便产生包括来自合成库的门列表的网表。
应当强调的是，上述实施方案仅是具体实施的非限制性示例。一旦充分了解了上面的公开，许多变型和修改对于本领域的技术人员而言将变得显而易见。本公开旨在使以下权利要求书被阐释为包含所有此类变型和修改。

Claims (20)

1.一种电路，所述电路包括：
一对交叉耦合的反相器，所述一对交叉耦合的反相器由一对上拉晶体管启用，其中所述一对上拉晶体管的源极耦接到第一电压电平的供电电压；
一个或多个第一时钟门控P型晶体管，所述一个或多个第一时钟门控P型晶体管串联耦接在所述一对上拉晶体管的漏极之间，其中所述一个或多个第一时钟门控P型晶体管的栅极耦合到时钟信号，其中时钟逻辑高电平等于第二电压电平，所述第二电压电平比所述第一电压电平小给定量；和
一对第二时钟门控晶体管，所述一对第二时钟门控晶体管并联耦接到所述一对交叉耦合的反相器的状态节点；
其中当所述时钟信号处于所述时钟逻辑高电平时，所述一个或多个第一时钟门控P型晶体管被配置为抵消所述一对第二时钟门控晶体管，以使所述状态节点中的一个达到所述第一电压电平。
2.根据权利要求1所述的电路，其中所述给定量为介于20％和30％之间的百分比。
3.根据权利要求1所述的电路，其中所述一个或多个第一时钟门控P型晶体管包括两个P型晶体管。
4.根据权利要求1所述的电路，其中所述一对第二时钟门控晶体管中的每个晶体管的漏极耦接到所述一对交叉耦合的反相器的对应状态节点。
5.根据权利要求4所述的电路，其中所述一对第二时钟门控晶体管中的每个晶体管的源极耦接到一对下拉晶体管中的对应晶体管的漏极。
6.根据权利要求5所述的电路，其中所述一对下拉晶体管中的第一下拉晶体管的栅极被配置为接收输入信号，其中所述一对下拉晶体管中的第二下拉晶体管的栅极被配置为接收所述输入信号的反相，并且其中所述输入信号的数据逻辑高电平等于所述第一电压电平。
7.根据权利要求6所述的电路，其中所述一个或多个第一时钟门控P型晶体管中的第一P型晶体管的源极耦接到所述一对上拉晶体管中的第一晶体管的漏极，其中所述一个或多个第一时钟门控P型晶体管中的所述第一P型晶体管的漏极耦接到所述一个或多个第一时钟门控P型晶体管的第二P型晶体管的漏极，并且其中所述一个或多个第一时钟门控P型晶体管中的所述第二P型晶体管的源极耦接到所述一对上拉晶体管中的第二晶体管的漏极。
8.一种方法，所述方法包括：
为一对上拉晶体管提供第一电压电平的供电电压；
由所述一对上拉晶体管启用一对交叉耦合的反相器；
在串联耦接在所述一对上拉晶体管的漏极之间的一个或多个第一时钟门控晶体管的栅极处接收时钟信号，其中所述时钟信号的时钟逻辑高电平等于第二电压电平，所述第二电压电平比所述第一电压电平小给定量；
在并联耦接到所述一对交叉耦合的反相器的状态节点的一对第二时钟门控晶体管的栅极处接收所述时钟信号；以及
当所述时钟信号处于所述时钟逻辑高电平时，使所述一对第二时钟门控晶体管与所述一个或多个第一时钟门控晶体管抵消，以使所述状态节点中的一个达到所述第一电压电平。
9.根据权利要求8所述的方法，其中所述一个或多个第一时钟门控晶体管包括两个P型晶体管。
10.根据权利要求9所述的方法，其中所述两个P型晶体管的第一P型晶体管的漏极耦接到所述两个P型晶体管的第二P型晶体管的漏极。
11.根据权利要求8所述的方法，其中所述一对第二时钟门控晶体管中的每个晶体管的漏极耦接到所述一对交叉耦合的反相器的对应状态节点。
12.根据权利要求11所述的方法，其中所述一对第二时钟门控晶体管中的每个晶体管的源极耦接到一对下拉晶体管中的对应晶体管的漏极。
13.根据权利要求12所述的方法，所述方法还包括：
在所述一对下拉晶体管中的第一下拉晶体管的栅极上接收输入信号；以及
在所述一对下拉晶体管中的第二下拉晶体管的栅极上接收所述输入信号的反相，其中所述输入信号的数据逻辑高电平等于所述第一电压电平。
14.根据权利要求13所述的方法，其中所述一个或多个第一时钟门控晶体管中的第一晶体管的源极耦接到所述一对上拉晶体管中的第一晶体管的漏极，其中所述一个或多个第一时钟门控晶体管中的所述第一晶体管的漏极耦接到所述一个或多个第一时钟门控晶体管中的第二晶体管的漏极，并且其中所述一个或多个第一时钟门控晶体管中的所述第二晶体管的源极耦接到所述一对上拉晶体管中的第二晶体管的漏极。
15.一种系统，所述系统包括：
时钟发生器电路；和
逻辑电路，所述逻辑电路包括：
一对交叉耦合的反相器，所述一对交叉耦合的反相器由一对上拉晶体管启用，其中所述一对上拉晶体管的源极耦接到第一电压电平的供电电压；
一个或多个第一时钟门控晶体管，所述一个或多个第一时钟门控晶体管串联耦接在所述一对上拉晶体管的漏极之间，其中所述一个或多个第一时钟门控晶体管的栅极耦合到时钟信号，其中所述时钟信号的时钟逻辑高电平等于第二电压电平，所述第二电压电平比所述第一电压电平小给定量；以及
一对第二时钟门控晶体管，所述一对第二时钟门控晶体管并联耦接到所述一对交叉耦合的反相器的状态节点；
其中当所述时钟信号处于所述时钟逻辑高电平时，所述一个或多个第一时钟门控晶体管被配置为抵消所述一对第二时钟门控晶体管，以使所述状态节点中的一个达到所述第一电压电平。
16.根据权利要求15所述的系统，其中所述一个或多个第一时钟门控晶体管包括两个P型晶体管。
17.根据权利要求16所述的系统，其中所述两个P型晶体管的第一P型晶体管的漏极耦接到所述两个P型晶体管的第二P型晶体管的漏极。
18.根据权利要求15所述的系统，其中所述一对第二时钟门控晶体管中的每个晶体管的漏极耦接到所述一对交叉耦合的反相器的对应状态节点。
19.根据权利要求18所述的系统，其中所述一对第二时钟门控晶体管中的每个晶体管的源极耦接到一对下拉晶体管中的对应晶体管的漏极。
20.根据权利要求15所述的系统，其中所述一对下拉晶体管中的第一下拉晶体管的栅极被配置为接收输入信号，其中所述一对下拉晶体管中的第二下拉晶体管的栅极被配置为接收所述输入信号的反相，并且其中所述输入信号的数据逻辑高电平等于所述第一电压电平。
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