TWI475355B - 用於資料接收及傳輸之方法及相關之積體電路 - Google Patents

Description

用於資料接收及傳輸之方法及相關之積體電路

本發明係關於積體電路，且更特定言之，係關於積體電路中之時脈信號之傳遞。

現代積體電路(IC)常常包括被稱作用於將時脈信號散佈及傳遞至同步電路之時脈樹的結構。因為大量電路可利用時脈信號，所以在許多IC中，時脈樹可為巨大的。時脈樹之巨大大小可顯著地驅動電力消耗。在一些狀況中，時脈樹可消耗IC所消耗之總電力的25%。

因為時脈信號之散佈及傳遞可顯著地驅動電力消耗，所以已使用各種電力節省技術。一個通常使用之技術為時脈閘控(clock gating)。使用時脈閘控之技術，提供至電路之區塊的時脈信號可在電路閒置時被禁止。可在時脈樹之各種層級處執行時脈閘控。可在時脈消費型電路自身(例如，觸發電路)之層級處執行細緻時脈閘控。可在時脈樹中更接近於根時脈信號之較高層級處執行粗略時脈閘控。

涉及時脈信號之另一常見電力節省技術為頻率調整(frequency scaling)。在利用頻率調整之IC中，時脈頻率可對於較重工作負載增加且對於較輕工作負載縮減。舉例而言，在具有一或多個處理器核心之處理器中，提供至給定核心之時脈信號之頻率可取決於彼核心之處理工作負載而調整。在一些IC中，可執行時脈閘控及頻率調整兩者以提供對藉由時脈信號之散佈及傳遞招致之電力消耗之更多控 制。

揭示用於使用半頻率時脈信號之全速率資料接收及傳輸之電路及方法。在一項實施例中，一觸發電路包括一資料輸入、一資料輸出及一時脈輸入。該時脈信號具有一第一頻率，而該觸發電路經組態而以對應於一第二頻率之一速率輸出資料。在一項實施例中，該第二頻率為該第一頻率的兩倍。該觸發電路經組態以回應於該時脈信號之一第一邊緣而傳輸一第一資料位元且回應於該時脈信號之為接在該第一邊緣後的下一邊緣之一第二邊緣而傳輸一第二資料位元。因此，該觸發電路可利用在該第一較低頻率之該時脈信號在該第二頻率有效地操作。此情形可縮減啟用一所要頻率之操作時的時脈電力消耗。

在一項實施例中，一觸發電路包括一第一鎖存器、一第二鎖存器及一多工器。該第一鎖存器及該第二鎖存器各自包括耦接至一資料輸入之各別輸入。該第一鎖存器經組態以回應於該時脈信號之一第一邊緣而鎖存來自該資料輸入之資料。該第二鎖存器經組態以回應於該時脈信號之為在該第一邊緣之後的一下一邊緣之一第二邊緣而鎖存來自該資料輸入之資料。該多工器包括分別耦接至該第一鎖存器及該第二鎖存器之輸出的第一輸入及第二輸入。該多工器亦包括經耦接以接收該時脈信號之一選擇輸入。該多工器經組態以回應於該時脈信號之該第一邊緣而選擇該第二輸入，且經進一步組態以回應於該時脈信號之該第二邊緣而 選擇該第一輸入。

亦揭示一種積體電路。在一項實施例中，該積體電路包括組態以產生一時脈信號之一時脈產生器及經組態以散佈該時脈信號之一時脈樹。該時脈樹可將該時脈信號散佈至經組態以基於該第一頻率之一時脈信號以該第二頻率傳送資料的複數個觸發電路。該積體電路亦可包括經組態以接收在該第一頻率之該時脈信號且產生在該第二頻率的一輸出時脈信號之一或多個時脈倍頻器電路。可將來自該時脈倍頻器之該輸出時脈信號提供至該積體電路之一或多個電路，該一或多個電路基於接收在全頻率而非在半頻率(以該半頻率經由該時脈樹散佈該時脈信號)的該時脈信號而操作。

以下詳細描述參看現在簡短地描述之隨附圖式。

積體電路：

現轉而參看圖1，展示積體電路(IC)之一項實施例的方塊圖。在所展示之實施例中，IC 10包括經組態以產生時脈信號之時脈產生器11。自時脈產生器11輸出之時脈信號(根時脈信號)之操作頻率為IC 10內之時脈消耗者(亦即，經耦接以自時脈產生器11接收根時脈信號之電路)中之至少一些之操作頻率的一半。舉例而言，所說明實施例中之功能單元15之時脈消耗者可額定在1 GHz操作，而根時脈信號係以500 MHz提供。

根時脈信號可經由時脈樹散佈至IC 10之各種功能單元 內之電路。此實施例中之時脈樹包括數個反相器13，時脈信號係經由反相器13向下提供至各種功能單元內之葉節點17。在所說明實施例中，在功能單元15內說明三個葉節點17(儘管可存在更多或更少之數目)。每一葉節點17包括一或多個時脈消耗者。

在所說明實例中之葉節點17中之一者中，包括三個觸發電路20。如下文將更詳細地論述，此等觸發電路中之每一者可在為根時脈信號之頻率之兩倍的頻率操作。因此，根據上文之實例，每一觸發電路20可使用500 MHz之時脈信號以對應於1 GHz之時脈頻率的速率傳送資料。

在兩個其他葉節點17中，同步電路19並非以與觸發電路20相同之方式組態。更特定言之，同步電路可使用全頻率之時脈信號操作。再次使用上文之實例，若來自同步電路19或在同步電路19內之資料傳送的所意欲速率為1 GHz，則可利用具有1 GHz之頻率之時脈信號。在此實例中，可經由時脈倍頻器50提供1 GHz之時脈信號。如下文將解釋，時脈倍頻器50可接收第一頻率之時脈信號，且產生具有(例如，兩倍於)第一頻率之第二頻率的對應輸出時脈信號。時脈倍頻器50可經組態以使用僅邏輯電路產生輸出時脈信號而不需要鎖相迴路(PLL)、延遲鎖定迴路(DLL)或其他類型之時脈產生電路的額外電路。

應注意，雖然上文已給出時脈頻率及資料速率之特定實例，但此等圖並不意欲為限制性的。因此，使用廣泛多種資料速率及時脈頻率之實施例係可能的且預期的。此外， 應注意，在一些實施例中，時脈頻率及資料速率可在操作期間變化。更特定言之，可縮減時脈頻率以節省電力及/或增加時脈頻率以允許在實施IC 10之裝置之操作期間在特定時間期間之較高效能的實施例係可能的且預期的。

觸發電路及其操作

圖2為說明觸發電路20之一項實施例的邏輯圖。在所展示之實施例中，觸發電路20經組態而以對應於為所接收時脈信號之頻率之兩倍之頻率的資料速率接收及傳輸資料。觸發電路20包括第一鎖存器21及第二鎖存器22。鎖存器21經耦接以直接接收傳入時脈信號。鎖存器22經耦接以經由反相器13接收傳入時脈信號之互補信號(「Clk_」)。

鎖存器21及22包括各別輸入D1及D2，輸入D1及D2中之每一者經耦接以經由觸發電路之資料輸入(「Data In」)接收傳入資料。在此實施例中，鎖存器21經組態以回應於時脈信號之上升邊緣而鎖存資料。在所展示之實施例中，鎖存器22經組態以回應於時脈信號之下降邊緣而鎖存資料(該下降邊緣對應於時脈信號之互補信號之上升邊緣)。

觸發電路20亦包括具有經耦接以接收時脈信號之選擇輸入的多工器23。多工器23之第一輸入耦接至鎖存器21之輸出(「Q1」)。多工器23之第二輸入耦接至鎖存器22之輸出(「Q2」)。在時脈信號為低時，在所說明實施例中，多工器23將鎖存器21之輸出選擇為對多工器輸出(「Qout」)而言透通。在時脈信號為高時，將鎖存器22之輸出選擇為對多工器輸出而言透通。因此，在此實施例中，回應於時脈 信號之下降邊緣自觸發電路傳輸經鎖存至第一鎖存器中之資料。回應於時脈信號之上升邊緣而傳輸經鎖存至第二鎖存器中之資料。

一般而言，回應於時脈信號之下一邊緣而傳輸經接收且回應於時脈信號之邊緣經鎖存至觸發電路20之所說明實施例之特定鎖存器中之資料。因此，在下一下降邊緣上傳輸回應於上升邊緣而鎖存之資料之位元，而在下一上升邊緣上傳輸回應於下降邊緣而鎖存之資料之位元。因此，可藉由觸發電路20之組態而啟用頻率為資料傳送速率之頻率的一半之時脈信號之使用。因此可以為時脈信號之頻率之兩倍的速率藉由觸發電路20接收及自觸發電路20傳輸資料。舉例而言，若時脈信號為500 MHz，則可以1 GHz之速率接收資料至觸發電路20中及自觸發電路20傳輸資料。

圖3為說明圖2中所展示之觸發電路20之實施例之操作的時序圖。在(1)處，在所說明實例中，時脈轉變為高且將在資料輸入(「Data In」)上接收之資料鎖存至鎖存器21之輸出(「Q1」)。在(2)處，在時脈信號之下一下降邊緣上，自多工器23之輸出(「Qout」)傳輸來自鎖存器21之輸出的資料。在(3)處，在時脈信號之下降邊緣上，將來自資料輸入之資料鎖存至鎖存器22之輸出(「Q2」)。在(4)處，在時脈信號之下一上升邊緣上，多工器23選擇鎖存器22之輸出且傳輸來自鎖存器輸出之資料。因此，在時脈信號之每一邊緣上將資料鎖存至觸發電路20中。類似地，在時脈信號之每一邊緣上自觸發電路20傳輸資料。

圖4為說明用於操作諸如上文所論述之觸發電路20的觸發電路之方法之一項實施例的流程圖。因此，就觸發電路20而言描述方法400。然而，應注意，方法400可適用於經組態以在時脈信號之每一邊緣上(亦即，以兩倍於時脈信號頻率之速率)接收及傳輸資料之任何觸發電路。

在所展示之實施例中，方法400以觸發電路以全資料速率接收資料，同時以半資料速率接收時脈信號(區塊405)開始。換言之，時脈信號之頻率可為藉由觸發電路接收資料之速率的一半。

在時脈信號之上升邊緣上，將在資料輸入節點上接收之傳入資料鎖存至第一鎖存器之輸出(區塊410)。在下一下降邊緣上，將在資料輸入節點上接收之傳入資料鎖存至第二鎖存器之輸出(區塊415)。此外，在相同下降邊緣上，多工器可選擇第一鎖存器之輸出將被傳送至觸發電路之輸出(區塊420)且將被傳輸。在時脈信號之下一上升邊緣上，多工器可選擇第二鎖存器之輸出(區塊425)將被傳輸。在相同上升邊緣上，隨著將資料再次鎖存至第一鎖存器中，方法返回區塊410。方法可以此方式在觸發電路之操作期間反覆。

時脈倍頻器電路：

現轉而參看圖5，展示說明時脈倍頻器電路之一項實施例的邏輯圖。如圖5所示之時脈倍頻器50經耦接以經由時脈輸入(「ClkIn」)接收輸入時脈信號且經組態以產生另一時脈信號且在時脈輸出(「ClkOut」)上輸出該時脈信號。 輸出時脈信號可具有為輸入時脈頻率之頻率之兩倍的頻率。應注意，經組態以產生為輸入時脈信號之其他倍數之輸出時脈信號的實施例係可能的且預期的。在所展示之實施例中，時脈倍頻器50係使用僅邏輯電路、反相器及通過閘來實施。因此，時脈倍頻器電路50可在一些IC中實施以替代包括鎖相迴路(PLL)、振盪器等之其他時脈倍增電路。

圖5包括說明時脈倍頻器50之操作(在「長」信號未經確證時)的時序圖。自輸入時脈信號產生之各種內部信號狀態使反或(NOR)閘G4之輸出回應於輸入時脈信號之上升邊緣及輸入時脈信號之下降邊緣而驅動為高。反或閘G4之輸出可大致在輸入時脈信號之邊緣之間的中途下降為低，因而產生具有頻率為輸入時脈信號之頻率之兩倍的輸出時脈信號。時脈倍頻器50可用以將時脈信號提供至IC內之無法以其他方式使用上文所論述之觸發電路20之實施例實施的電路。使用接近於此等電路之時脈倍頻器50允許以所要求頻率之一半經由時脈樹散佈根時脈信號。局部時脈倍頻器50可接收半頻率時脈信號且將全頻率時脈信號輸出至使用該信號之電路。因此，IC可使用觸發電路20及時脈倍頻器50之組合來實施以便在藉由以為所要頻率之一半散佈時脈信號來節省電力之同時提供在對應於所要頻率之操作。

在所展示之實施例中，時脈倍頻器50亦包括用於增加對應輸出時脈信號之作用時間循環的輸入(「Long」)。回應於「Long」信號之確證，輸出時脈信號的作用時間循環可 長於在未確證「Long」信號時產生之作用時間循環。因此，時脈倍頻器50之實施例可在需要全頻率時脈及具有較長作用時間循環之時脈兩者的情形中有用。時脈倍頻器50亦可用以在縮減頻率時調諧作用時間循環。說明時脈倍頻器50之一項實施例之可程式化性的實例。在一些實施例中，可使用額外控制信號及對應電路提供額外細微度。然而，應注意，未經組態用於可變作用時間循環之實施例亦係可能的且預期的。

例示性系統：

現轉而參看圖6，展示系統150之一項實施例的方塊圖。在所說明之實施例中，系統150包括耦接至一或多個周邊設備154及外部記憶體158之IC 10之至少一例項(例如，來自圖1)。亦提供將供應電壓供應至IC 10以及將一或多個供應電壓供應至記憶體158及/或周邊設備154之電源供應器156。在一些實施例中，可包括IC 10之一個以上例項(且亦可包括一個以上外部記憶體158)。

取決於系統150之類型，周邊設備154可包括任何所要電路。舉例而言，在一項實施例中，系統150可為行動裝置(例如，個人數位助理(PDA)、智慧型電話，等)，且周邊設備154可包括用於各種類型之無線通信(諸如，wifi、藍芽、蜂巢式、全球定位系統，等)的裝置。周邊設備154亦可包括額外儲存器，包括RAM儲存器、固態儲存器或磁碟儲存器。周邊設備154可包括使用者介面裝置，諸如顯示螢幕(包括觸控顯示螢幕或多點觸控顯示螢幕)、鍵盤或其 他輸入裝置、麥克風、揚聲器等。在其他實施例中，系統150可為任何類型之計算系統(例如，桌上型個人電腦、膝上型電腦、工作站、桌上型易網機(net top)等)。

外部記憶體158可包括任何類型之記憶體。舉例而言，外部記憶體158可為SRAM、動態RAM(DRAM)，諸如同步DRAM(SDRAM)、雙資料速率(DDR、DDR2、DDR3、LPDDR1、LPDDR2等)SDRAM、RAMBUS DRAM等。外部記憶體158可包括一或多個記憶體模組，記憶體裝置(諸如，單列式記憶體模組(SIMM)、雙列式記憶體模組(DIMM)等)裝設至該一或多個記憶體模組。

對於熟習此項技術者而言，一旦已完全瞭解以上揭示內容，眾多變化及修改便將變得顯而易見。預期將以下申請專利範圍解釋為涵蓋所有此等變化及修改。

雖然本發明易受各種修改及替代形式之影響，但在圖式中以舉例方式展示了本發明之特定實施例，且將在本文中對該等特定實施例進行詳細描述。然而，應理解，該等圖式及對其之詳細描述並非意欲將本發明限於所揭示之特定形式，而正相反，本發明將涵蓋屬於隨附申請專利範圍所界定的本發明之精神及範疇內的所有修改、等效物及替代物。本文中所使用之標題僅為達成組織性目的，且不意欲用以限制該描述之範疇。如本申請案全篇中所使用，字「可」以許可之意義(亦即，意謂有可能)而非強制性之意義(亦即，意謂必須)來使用。類似地，字「包括」意謂包括但不限於。

可將各種單元、電路或其他組件描述為「經組態以」執行一或多項任務。在此等上下文中，「經組態以」為大體意謂「具有電路，該電路」在操作期間執行該一或多項任務的結構之寬泛陳述。因而，單元/電路/組件可經組態以甚至在單元/電路/組件當前未接通時仍執行任務。一般而言，形成對應於「經組態以」之結構之電路可包括硬體電路。類似地，為了描述之方便起見，可將各種單元/電路/組件描述為執行一或多項任務。此等描述應解釋為包括片語「經組態以」。陳述經組態以執行一或多項任務之單元/電路/組件明確地意欲不援引35 U.S.C.§112第六段對彼單元/電路/組件之解釋。

10‧‧‧積體電路(IC)

11‧‧‧時脈產生器

13‧‧‧反相器

15‧‧‧功能單元

17‧‧‧葉節點

19‧‧‧同步電路

20‧‧‧觸發電路

21‧‧‧第一鎖存器

22‧‧‧第二鎖存器

23‧‧‧多工器

50‧‧‧時脈倍頻器

150‧‧‧系統

154‧‧‧周邊設備

156‧‧‧電源供應器

158‧‧‧外部記憶體

400‧‧‧方法

Clk_‧‧‧傳入時脈信號之互補信號

ClkOut‧‧‧時脈輸出

D1‧‧‧鎖存器之輸入

D2‧‧‧鎖存器之輸入

Data In‧‧‧觸發電路之資料輸入

G4‧‧‧反或(NOR)閘

Long‧‧‧信號/用於增加對應輸出時脈信號之作用時間循環的輸入

Q1‧‧‧鎖存器之輸出

Q2‧‧‧鎖存器之輸出

Qout‧‧‧多工器輸出

圖1為積體電路之一項實施例的方塊圖。

圖2為經組態用於使用半速率(半頻率)時脈信號之全速率資料傳送之觸發電路之一項實施例的方塊圖。

圖3為說明圖2之觸發電路之實施例之操作的時序圖。

圖4為用於以半頻率時脈信號操作觸發電路之方法之一項實施例的流程圖。

圖5為時脈倍頻器之一項實施例之邏輯圖及說明其操作之時序圖。

圖6為系統之一項實施例的方塊圖。

13‧‧‧反相器

20‧‧‧觸發電路

21‧‧‧第一鎖存器

22‧‧‧第二鎖存器

23‧‧‧多工器

Clk_‧‧‧傳入時脈信號之互補信號

D1‧‧‧鎖存器之輸入

D2‧‧‧鎖存器之輸入

Data In‧‧‧觸發電路之資料輸入

Q1‧‧‧鎖存器之輸出

Q2‧‧‧鎖存器之輸出

Qout‧‧‧多工器輸出

Claims (16)

1. 一種積體電路，其包含：一時脈源，其經組態以產生一時脈信號；一時脈樹，其經組態以散佈該時脈信號；及複數個功能單元，其中該複數個功能單元中之每一者包括複數個葉節點，該複數個葉節點中之每一者經耦接以自該時脈樹接收該時脈信號，其中該等葉節點中之至少一者包括一或多個觸發電路，其經耦接以自該時脈樹接收該時脈信號，其中該等觸發電路中之每一者包括：一資料輸入、一資料輸出及一時脈輸入，其中該觸發電路經組態以在該資料輸入處接收對應於一第一時脈頻率之一第一資料速率傳輸之資料，且經進一步經組態以在該時脈輸入處接收在為該第一時脈頻率之一半的一第二時脈頻率之一時脈信號；其中每一觸發電路經組態以回應於該時脈信號之一第一邊緣在該資料輸出上傳輸資料之一第一位元，且經進一步組態以回應於該時脈信號之在該第一邊緣之後的一下一邊緣在該資料輸出上傳輸資料之一第二位元。
2. 如請求項1之積體電路，其中每一觸發電路包括耦接至該資料輸入之一第一鎖存器及耦接至該資料輸入之一第二鎖存器，其中該第一鎖存器經組態以回應於該時脈信號之該第一邊緣而鎖存資料，且其中該第二鎖存器經組態以回應於該時脈信號之該第二邊緣而鎖存資料。
3. 如請求項2之積體電路，其中該等觸發電路中之每一者 進一步包含一多工器，該多工器具有耦接至該第一鎖存器之一輸出的一第一輸入及耦接至該第二鎖存器之一輸出的一第二輸入，其中該多工器經組態以回應於該時脈信號之該第二邊緣而選擇該第一輸入且經進一步組態以回應於該時脈信號之該第一邊緣而選擇該第二輸入。
4. 如請求項3之積體電路，其中該多工器包括經耦接以接收該時脈信號之一選擇輸入。
5. 如請求項2之積體電路，其中該等觸發電路中之一給定者經組態以在該時脈信號之一上升邊緣上鎖存一第一位元且在該時脈信號之在該上升邊緣之後的第一下降邊緣上傳輸該第一位元，且其中該電路經進一步組態以在該第一下降邊緣上鎖存一第二位元且在該時脈信號之在該第一下降邊緣之後的一第一上升邊緣上傳輸該第二位元。
6. 如請求項2之積體電路，其中該第一鎖存器之一時脈輸入經耦接以接收該時脈信號，且其中該第二鎖存器之一時脈輸入經耦接以接收該時脈信號之一互補信號。
7. 一種方法，其包含：在一積體電路中產生一時脈信號；經由一時脈樹以將該時脈信號散佈至複數個功能單元中之每一者中之複數個葉節點，其中該散佈包括將該時脈信號提供至該複數個葉節點之至少一者中之至少一觸發電路；在該至少一觸發電路處接收以一第一頻率傳輸之資料 及以為該第一頻率之一半的一第二頻率傳輸之該時脈信號；及回應於該時脈信號之一第一邊緣而自該至少一觸發電路傳輸該資料之一第一位元且回應於該時脈信號之為在該第一邊緣之後的一下一邊緣之一第二邊緣而傳輸該資料之一第二位元。
8. 如請求項7之方法，其進一步包含：該觸發電路之一第一鎖存器回應於該時脈信號之該第一邊緣而鎖存資料之該第一位元；及該觸發電路之一第二鎖存器回應於該時脈信號之該第二邊緣而鎖存資料之該第二位元。
9. 如請求項8之方法，其進一步包含：一多工器回應於該時脈信號之該第二邊緣而選擇來自該第一鎖存器之一輸出；及該多工器回應於該時脈信號之該第一邊緣而選擇來自該第二鎖存器之一輸出。
10. 如請求項9之方法，其中該第一邊緣為一上升邊緣，且其中該第二邊緣為一下降邊緣。
11. 如請求項9之方法，其進一步包含：將該時脈信號提供至該第一鎖存器；將該時脈信號之一互補信號提供至該第二鎖存器；及將該時脈信號提供至該多工器之一選擇輸入。
12. 一種積體電路，其包含：一時脈產生電路，其經組態以產生在一第一頻率之一 第一時脈信號；及複數個電路，該複數個電路經組態而以對應於一第二頻率之一速率傳送資料，其中該第二頻率為該第一頻率的兩倍；其中該複數個電路包括經耦接以接收該時脈信號之一第一子集電路，其中觸發電路中之每一者經組態以在該第一時脈信號之一第一邊緣上傳輸資料之一第一位元且在該第一時脈信號之一第二邊緣上傳輸資料之一第二位元，其中該第一時脈信號之該第二邊緣為在該第一邊緣之後的一下一邊緣。
13. 如請求項12之積體電路，其中該第一時脈信號之該第一邊緣為一上升邊緣，且該第一時脈信號之該第二邊緣為一下降邊緣。
14. 如請求項13之積體電路，其中電路之該第一子集中之每一者包括：一第一鎖存器，其耦接至一資料輸入且經進一步耦接以接收該第一時脈信號，其中該第一鎖存器經組態以回應於該第一時脈信號之該上升邊緣而鎖存資料；及一第二鎖存器，其耦接至該資料輸入且經進一步耦接以接收該第一時脈信號之一互補信號，其中該第二鎖存器經組態以回應於該第一時脈信號之該下降邊緣而鎖存資料。
15. 如請求項14之積體電路，其進一步包含一多工器，該多工器具有耦接至該第一鎖存器之一輸出之一第一輸入、 耦接至該第二鎖存器之一輸出之一第二輸入及經耦接以接收該第一時脈信號之一選擇輸入，其中該多工器經組態以回應於該第一時脈信號之該下降邊緣而選擇該第一鎖存器之一輸出且經進一步組態以回應於該時脈信號之該上升邊緣而選擇該第二鎖存器之一輸出。
16. 如請求項12之積體電路，其中該積體電路包括電路之一第二子集及一或多個時脈倍頻器電路，其中該一或多個時脈倍頻器電路中之每一者經耦接以接收該時脈信號且經組態以將在該第二頻率之一第二時脈信號輸出至電路之該第二子集中之一或多者。