CN102361456B

CN102361456B - 一种时钟相位对齐调整电路

Info

Publication number: CN102361456B
Application number: CN 201110330283
Authority: CN
Inventors: 孙海涛
Original assignee: Huaya Microelectronics Shanghai Inc
Current assignee: Zhangjiagang Kangdexin Optronics Material Co Ltd
Priority date: 2011-10-26
Filing date: 2011-10-26
Publication date: 2013-07-03
Anticipated expiration: 2031-10-26
Also published as: CN102361456A

Abstract

本发明涉及一种时钟相位对齐调整电路，可与带有输入分频器和反馈分频器的锁相环配合实现时钟信号的相位对齐，它包括与门；第一延迟器，其输入端接收外围的复位信号，其输出端依次通过第一D触发器和第二延迟器连接至所述与门的另一个输入端，以向该与门输出使能信号；以及反相器，其输入端接收所述输入时钟信号，其输出端与所述第一D触发器连接。本发明通过控制时钟信号输送给输出分频器的时间，有效地避免了毛刺等不确定性情况的发生，利用D触发器的同步复位，使各路输出分频器具有相同的初始状态，即在同一时间开始识别锁相环输出的时钟信号或外部直接输入的时钟信号，从而使输出时钟信号的上升沿同步。

Description

一种时钟相位对齐调整电路

技术领域

本发明涉及集成电路，尤其涉及一种时钟相位对齐调整电路。

背景技术

由于系统整合并植入芯片的需求增加，使其所需的各种配合IP(网络协议)也都集成到了芯片内部，以目前的集成电路系统来说，DDRX(双倍速率同步动态随机存储器)记忆体控制电路，MIPS(每秒处理的百万级的机器语言指令数)所需要的OCP、AXI等总线协议均由各自的锁相环来产生需要的时钟信号，而这些时钟信号不论工作于何种频率下，相对于CPU时钟信号的上升沿的相位，都有极小相位差的严格要求，即CPU时钟信号的上升沿需要与这些IP的上升沿同步且相位差极小。

然而，若由数个锁相环来产生各种IP的时钟脉冲，则这种极小相位差的规格将无法实现；这是由于不同的锁相环具有不同的动态特性，如延迟、频宽、相位及抖动所造成的。若由同一个锁相环来提供所有IP的时钟信号，则在共有的VCO(压控振荡器)产生最高频的时钟信号后，因经过不同路径及不同除法器或不同应用的数字电路，有时再因不同路径上的寄生电路，寄生电容的延迟，很难保证各时钟信号与CPU时钟信号上升沿的完全同步。

现有技术中锁相环及各相关时钟信号的产生电路可如图1所示，锁相环1(PLL)包括依次串联的输入分频器11(Input Divider)、相位侦测器12(PFD)、充电泵13(Charge Pump)、压控振荡器14(VCO)和电位转换器15(LevelShift)，还包括连接在充电泵13和压控振荡器14之间的低通滤波器16(LPF)以及连接在电位转换器15的输出端和相位检测器12的输入端之间的反馈分频器17(Feedback Divider)，其中：

输入分频器11用于对外围输入的时钟信号INCLK进行降频处理，从而降低输入相位检测器12的参考时钟信号的频率，同时可用于决定锁相环1输出频率的解析度；

反馈分频器17用于提高压控振荡器14的频率；

相位侦测器12用于将输入分频器11输出的参考时钟信号和反馈分频器17输出的反馈时钟信号进行比较，并将比较后的结果输出到充电泵13，如果参考时钟信号的相位领先于反馈时钟信号，则充电泵13产生输出电流至低通滤波器16，对其充电；如果参考时钟信号的相位落后于反馈时钟信号，则由低通滤波器16对充电泵13放电，当参考时钟信号与反馈时钟信号的相位一致时，则低通滤波器16保持在Tri_state(三态)状态，将低通滤波器16的电压输入至压控振荡器14中即可产生设定的频率；

压控振荡器14将输出的时钟信号VCOCLK经电位转换器15接到各个输出分频器2(Output Divider)，即可得到各IP，如DDR、CPU、OCP等所需的时钟信号CLK_DDR、CLK_CPU、CLK_OCP等。

由于使用具有不同分频系数的输出分频器2去配合各IP所需的频率，将使压控振荡器14所产生的时钟信号在每一路径上所经过的数字电路及路径长短均不相同，从而使每一个时钟信号均有不同的相位延迟。例如，某一分频器的分频系数组合用在输出分频器2时，可能使用于CPU的输出分频器2的分频系数为3，用于OCP的输出分频器2的分频系数为2，用于DDR的输出分频器2的分频系数为4，这种情况下，各输出分频器2输出的时钟信号可由图2表示，由图可知，这些时钟信号的上升沿从一开始就没有对齐。

从实际电路测试结果分析看来，上述电路工作时，对锁相环1的数字电路复位后开始工作，测试3000次会有一次时钟信号上升沿不对齐的情况，其原因分析如下：

如图3所示，锁相环1刚上电时，压控振荡器14将输出的时钟信号VCOCLK的波形没有完全震荡起来，不规则波形由电位转换器15放大后有可能产生毛刺；如果某些输出分频器2没有识别到这个毛刺是有效脉冲，就会导致输出分频器2输出的时钟信号上升沿不对齐。例如图4所示，输出时钟信号CLK_CPU、CLK_OCP的输出分频器2都识别到了这个毛刺为有效脉冲，而输出时钟信号CLK_DDR的输出分频器2却没有识别出，那么，即使输出分频器2的分频系数相同，而且开始也是对齐的，后续的时钟信号也不会对齐。由此可见，上述情况也是导致时钟信号上升沿没有对齐的原因之一。

上述原因造成的时钟信号差会随着操作频率及系统启动而变化，从而成为整个系统的一个不确定性因素，将导致整个系统不稳或失控，因此需要一种可适用于所有频率段的相位对齐调整电路，以自动消除所有时钟信号对CPU时钟信号上升沿的相位差，从而消除该不确定性。

另外，由于现在CPU时钟信号频率都高达1GHZ以上，数据信号处理时间很短，因此，对于任何输出的时钟信号频率，除要保持起与CPU时钟上升沿触发的一致性外，对各IP的输入时钟信号，亦均有50％占空比的要求，以期能提供尽可能多的数据信号处理时间。

在现有技术中，美国专利No.7948260B1中公开了一种数字时钟信号的相位调整装置和方法，其原理是通过将输入时钟信号接到不同的分频电路，先分频，然后再通过调整各分频后的输出时钟信号的相位，从而实现使所有输出时钟信号的上升沿对齐；然而，因为是将时钟信号分频再调整相位，所以无法保证其具有50％的占空比，而且，该技术方案只能对偶数分频的电路提供相位对齐，需要高要求的工艺支持，同时，也造成了电路复杂等缺陷。

鉴于上述原因，现在迫切需要开发一种时钟相位对齐调整电路，以满足系统的上述要求。

发明内容

为了解决上述现有技术存在的问题，本发明旨在提供一种时钟相位对齐调整电路，以用最少的电路和最简单的方法实现时钟相位对齐，同时在此基础上，支持时钟信号具有50％的占空比，并且不受任意整数分频电路和工艺制程限制。

本发明所述的一种时钟相位对齐调整电路，可与带有输入分频器和反馈分频器的锁相环配合实现时钟信号的相位对齐，其特征在于，所述电路包括：

与门，其一个输入端接收外围的输入时钟信号，其输出端输出相位调整后的时钟信号；

第一延迟器，其输入端接收外围的复位信号，其输出端依次通过第一D触发器和第二延迟器连接至所述与门的另一个输入端，以向该与门输出使能信号；以及

反相器，其输入端接收所述输入时钟信号，其输出端与所述第一D触发器连接。

在上述的时钟相位对齐调整电路中，所述电路还包括与所述第一D触发器连接的第二D触发器，所述反相器的输出端与该第二D触发器连接。

在上述的时钟相位对齐调整电路中，所述输入时钟信号为所述锁相环输出的时钟信号，且该锁相环接收由所述第二D触发器控制的释放信号，该释放信号初始为低电平。

在上述的时钟相位对齐调整电路中，所述输入分频器和反馈分频器分别接收所述释放信号。

在上述的时钟相位对齐调整电路中，所述第一延迟器的输出端与所述第一D触发器的D端连接，且该第一D触发器的Q端与所述第二延迟器的输入端连接。

在上述的时钟相位对齐调整电路中，所述第二D触发器的D端与所述第一D触发器的Q端连接，第二D触发器的Q端输出所述释放信号。

在上述的时钟相位对齐调整电路中，所述反相器的输出端分别与所述第一D触发器、第二D触发器的CK端连接。

在上述的时钟相位对齐调整电路中，所述输入时钟信号的频率低于1GHz。

由于采用了上述的技术解决方案，本发明通过引入与输入时钟信号同步的使能信号，控制输入时钟信号输送给外围输出分频器的时间，从而有效地避免了毛刺等不确定性情况的发生；并利用第一D触发器的同步复位，使各路输出分频器具有相同的初始状态，即在同一时间开始识别锁相环输出的时钟信号或外部直接输入的时钟信号，从而使同一输入时钟信号分多路接不同的输出分频器后，输出的各路不同频率的时钟信号的上升沿能够在公倍数的地方对齐；另外，由于本发明电路利用第二D触发器控制释放信号RELEASE使锁相环先工作于低频，实现输出时钟信号的相位对齐后再工作到高频，所以适用所有的频率范围具有相位对齐要求的电路。由于本发明的电路是先将时钟相位调整后再通过输出分频器输出，因此，只要应用50％占空比的输出分频器，就可以在保证相位对齐的情况下，维持50％占空比的时钟信号输出。

附图说明

图1是现有技术中锁相环及各相关时钟信号的产生电路的结构示意图；

图2是基于图1的电路结构产生的各时钟信号的时序图之一；

图3是图1中压控振荡器输出信号波形的瞬态响应图；

图4是基于图1的电路结构产生的各时钟信号的时序图之二；

图5是本发明一种时钟相位对齐调整电路的使用结构示意图；

图6是基于本发明产生的各输出信号波形的瞬态响应图之一；

图7是基于本发明产生的各时钟信号的仿真时序图之一；

图8是基于本发明产生的各时钟信号的仿真时序图之二；

图9是本发明中输入分频器的内部局部结构示意图；

图10是本发明中反馈分频器的内部局部结构示意图；

图11是基于本发明产生的各时钟信号的时序图。

具体实施方式

下面结合附图，给出本发明的较佳实施例，并予以详细描述。

如图5所示，本发明，即一种时钟相位对齐调整电路，包括与门3、第一延迟器4、第二延迟器5、第一D触发器6、第二D触发器7和反相器8，其中：

与门3的一个输入端与锁相环1的输出端连接，接收压控振荡器时钟信号VCOCLK，另一个输入端与第二延迟器5的输出端连接，接收使能信号ENABLE，与门3的输出端与各个输出分频器2的输入端连接，向输出分频器2提供调整相位后的时钟信号OUTCLK；

第一延迟器4的输入端接收复位信号RESETB，其输出端连接至第一D触发器6的D端，该第一D触发器6的Q端与第二D触发器7的D端连接，并连接至第二延迟器5的输入端，该第二D触发器7的Q端输出释放信号RELEASE至输入分频器11和反馈分频器17；

反相器8的输入端连接至电位转换器15的输出端，接收压控振荡器时钟信号VCOCLK，其输出端连接至第一D触发器6和第二D触发器7的CK端，向第一D触发器6和第二D触发器7输出反相时钟信号VCOCLKB。

下面对本发明的工作原理进行详细介绍。

针对现有技术中锁相环1在刚上电时，压控振荡器时钟信号VCOCLK的波形不规则的情况，本发明的电路中引入了与门3，也就是说，与门3可以使锁相环1输出的时钟信号稳定后再输入到输出分频器2。

然而，如果与门3的另一个输入信号，即使能信号ENABLE与压控振荡器时钟信号VCOCLK的相位控制不好的话，同样具有产生毛刺的概率；其原因分析如下：

由于压控振荡器时钟信号VCOCLK的下降沿与使能信号ENABLE的相位太近，时钟信号的抖动会导致压控振荡器时钟信号VCOCLK的下降沿可随机出现在使能信号ENABLE前面或后面，从而产生如图6中时钟信号OUTCLK_1所示的毛刺，进而导致如图7中所示的各输出分频器2输出的时钟信号CLK_DIVIDER2-CLK_DIVIDER9的仿真波形，由图可见，各路时钟信号的上升沿并没有完全对齐；当然，正是由于时钟信号的抖动的不确定性，因此，也有可能产生如图6中时钟信号OUTCLK_2所示的正常波形。

由此可见，引入与门3和使能信号ENABLE后，使输出的时钟信号OUTCLK的波形具有不确定性，例如前文中提到的测试3000次会有一次上升沿不对齐的情况。为了避免这个不确定的因素，需要将压控振荡器时钟信号VCOCLK与使能信号ENABLE同步。

为此，本发明的电路中引入了第一D触发器6，利用该第一D触发器6使复位信号RESETB与控振荡器时钟信号VCOCLK反相同步后产生使能信号ENABLE；同时，为了更进一步避免不确定性，再引入第二延迟器5，将该使能信号ENABLE延迟，从而确保使能信号ENABLE位于控振荡器时钟信号VCOCLK的下降沿与上升沿中间，从而产生如图8所示的各输出分频器2输出的时钟信号的仿真波形，由图可见，使能信号ENABLE位于控振荡器时钟信号VCOCLK的下降沿与上升沿中间，所有输出分频器2输出的时钟信号CLK_DIVIDER2-CLK_DIVIDER9的上升沿都完全对齐。

然而，由于系统主频太高，压控振荡器14的工作频率已经高达2GHZ(根据产品应用需求，可能会更高)，周期只有500pS，线路布局上寄生电阻电容产生的延迟，使得第二延迟器5的延迟时间不易控制，因此，本发明的电路中引入了第一延迟器4，并引入释放信号RELEASE，通过设置释放信号RELEASE初始为低电平，来固定锁相环1中的输入分频器11和反馈分频器17的分频系数的设定。

如图9所示，根据输入分频器11的内部结构可知，释放信号RELEASE经内部反相器111反相后与输入分频器11的分频系数经内部或门112运算后输出处理后的输入分频器系数，且当释放信号RELEASE＝0(低电平)时，处理后的输入分频器系数＝1，当释放信号RELEASE＝1(高电平)后，处理后的输入分频器系数不做操作。

如图10所示，根据反馈分频器17的内部结构可知，释放信号RELEASE与反馈分频器17的分频系数经内部与门171运算后输出处理后的反馈分频器系数，且当释放信号RELEASE＝0(低电平)时，处理后的分频系数＝0，当释放信号RELEASE＝1(高电平)后，处理后的反馈分频器系数不做操作。

由此可见，控振荡器时钟信号VCOCLK的频率值以及输入的时钟信号INCLK与输入分频器11的分频系数成正比，与反馈分频器17的分频系数成反比，因此，只要选择合适的输入分频器11和反馈分频器17的分频系数，就可以使压控振荡器14在被释放之前工作在最低频率(如500MHZ)，直至产生使能信号ENABLE后，由第二D触发器7输出高电平的释放信号RELEASE，释放锁相环1的设定，让其进入正常可控工作模式(如2GHZ)，此时各路输出分频器2的输出时钟信号已经都与控振荡器时钟信号VCOCLK的上升沿同步，即毛刺已被避免。

由于输出分频器2在不同分频时电路以及走线都不相同，从而会有不同的线上延迟，然而，这类延迟与控振荡器时钟信号VCOCLK的频率大小无关，所以在低频时往往可以忽略，但是高频时影响就会明显。为了消除这个影响，可以通过在各路输出分频器2的输出端补偿这个延迟，即可使所有输出时钟信号的上升沿完全对齐；由于这个延迟时间是相对固定的，且随工艺温度同比例变化，只要在每个输出分频器2后加入不同的补偿延迟电路(图中未示)来修正这个延迟，就可以让所有时钟信号达到如图11所示的效果。

由于本发明的电路是先将时钟相位调整后再通过输出分频器2输出，因此，只要应用50％占空比的输出分频器2，就可以在保证相位对齐的情况下，维持50％占空比的时钟信号输出。

本发明的电路已有量产应用，经过实际使用后发现，其可适用于所有频率范围的具有相位对齐要求的电路上，而且，由于电路是由数字电路组成，所以不会像模拟电路一样受到温度、电压及制程的影响，在可靠性测试中重复上电测试上万次不会出错，保证了系统的正常工作。

另外，对于低于1GHz的稳定的输入时钟信号INCLK的情况，本发明的电路可以脱离锁相环1单独实现输出时钟信号的相位对齐，具体来说，只需使与门3的一个输入端和反相器8的输入端直接接收输入时钟信号INCLK即可。

综上所述，本发明电路结构简单，通过控制时钟信号输送给输出分频器的时间，有效地避免了毛刺等不确定性情况的发生，利用第一、第二D触发器的同步复位，使各路输出分频器具有相同的初始状态，即在同一时间开始识别锁相环输出的时钟信号或外部直接输入的时钟信号，从而使输出时钟信号的上升沿同步；另外，由于本发明电路利用释放信号RELEASE让锁相环先工作于低频，实现输出时钟信号的相位对齐后再工作到高频，所以适用所有的频率范围具有相位对齐要求的电路。

以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围，本发明的上述实施例还可以做出各种变化。即凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。本发明未详尽描述的均为常规技术内容。

Claims

1.一种时钟相位对齐调整电路，可与带有输入分频器和反馈分频器的锁相环配合实现时钟信号的相位对齐，其特征在于，所述电路包括：

与门，其一个输入端接收外围的输入时钟信号，其输出端向外围多个输出分频器输出相位调整后的时钟信号；

第一延迟器，其输入端接收外围的复位信号，其输出端依次通过第一D触发器和第二延迟器连接至所述与门的另一个输入端，以向该与门输出使能信号；

反相器，其输入端接收所述输入时钟信号，其输出端与所述第一D触发器连接；以及

与所述第一D触发器连接的第二D触发器；

其中，所述反相器的输出端与该第二D触发器连接；所述输入时钟信号为所述锁相环输出的时钟信号，且该锁相环接收由所述第二D触发器控制的释放信号，该释放信号初始为低电平；所述输入分频器和反馈分频器分别接收所述释放信号。

2.根据权利要求1所述的时钟相位对齐调整电路，其特征在于，所述第一延迟器的输出端与所述第一D触发器的D端连接，且该第一D触发器的Q端与所述第二延迟器的输入端连接。

3.根据权利要求1所述的时钟相位对齐调整电路，其特征在于，所述第二D触发器的D端与所述第一D触发器的Q端连接，第二D触发器的Q端输出所述释放信号。

4.根据权利要求1所述的时钟相位对齐调整电路，其特征在于，所述反相器的输出端分别与所述第一D触发器、第二D触发器的CK端连接。

5.根据权利要求1所述的时钟相位对齐调整电路，其特征在于，所述输入时钟信号的频率低于1GHz。