CN102651647A - 延迟锁相回路及时脉信号产生方法 - Google Patents

Abstract

本发明公开了一种延迟锁相回路，其包括一电压控制延迟线路、一相位频率检测回路及一相位限制回路。电压控制延迟线路依据直流电压信号产生一输出时脉信号，其中电压控制延迟线路将输入时脉信号延迟一既定周期而产生输出时脉信号。相位频率检测回路依据输入时脉信号与输出时脉信号的相位差产生直流电压信号，并由起始信号所控制。相位限制回路限制输出时脉信号的延迟小于一延迟时间，并产生起始信号，以使能相位频率检测回路。另外，一种时脉信号产生方法亦被提出。本发明提供的延迟锁相回路和时脉信号产生方法均可正常输出时脉信号，不会产生错误判断。

Description

延迟锁相回路及时脉信号产生方法

技术领域

本发明涉及一种信号延迟回路及信号产生方法，且特别涉及一种延迟锁相回路(Delay Lock Loop，DLL)及时脉信号产生方法。

背景技术

一般而言，数字电子产品都需要时脉信号。然而，当时脉信号由电气回路中的一端传到另一端时，回路中的传输线会产生额外的延迟时间，所以接收端接收到的时脉信号不会与传送端同步。因此，应用上通常使用延迟锁相回路，让输出时脉信号与输入时脉信号同步，其内部需要一个相位检测器(Phase Detector，PD)比较输出时脉信号与输入时脉信号的相位，再依所得信息调整出同步时脉信号。

图1为传统的延迟锁相回路的方块示意图，请参考图1，延迟锁相回路100包括电压控制延迟线路110(Voltage Control Delay Line，VCDL)、相位检测器120、电荷泵130(Charge Pump，CP)及低通滤波器140(Low Pass Filter，LPF)。信号CLK_ref是输入延迟锁相回路100的时脉信号，而信号CLK_out是输出延迟锁相回路100的时脉信号。经过延迟锁相回路100输出的时脉信号CLK_out将与输入延迟锁相回路100的时脉信号CLK_ref同步同频。一般设计延迟锁相回路100的输出时脉信号CLK_out比输入时脉信号CLK_ref延迟一个周期T。

图2(a)显示延迟锁相回路100的输出时脉信号CLK_out的延迟时间T_dL小于一个周期T情况下理想的相位检测器运作时的信号时序图；图2(b)显示时序b的时脉信号上升缘与时序c的时脉信号上升缘对齐情况下理想的相位检测器运作时的信号时序图；图3(a)显示延迟锁相回路100的输出时脉信号CLK_out的延迟时间T_dL大于一个周期T情况下理想的相位检测器运作时的信号时序图；图3(b)显示时序d的时脉信号上升缘与时序c的时脉信号上升缘对齐情况下理想的相位检测器运作时的信号时序图。请参考图1、图2(a)、图2(b)、图3(a)、图3(b)，在此，相位检测器120在运作时包含两个理想条件：(1)时脉信号CLK_ref与CLK_out的时钟占空比约为50％；(2)时脉信号CLK_out的延迟时间在0.5T至1.5T之间。

在图2(a)中，延迟锁相回路100的输出时脉信号CLK_out的延迟时间T_dL小于一个周期T。位在时序a的时脉信号经过电压控制延迟线路110后被延迟T_dL，而落在时序b的位置。因为输出时脉信号CLK_out要比输入时脉信号CLK_ref延迟一个周期T，所以时序b的时脉信号要跟时序c的时脉信号比较相位。在图2(a)中，时序b的时脉信号领先时序c的时脉信号，所以相位检测器120在时序b的时脉信号上升缘与时序c的时脉信号上升缘之间(即时间区间T_ph)，送出一个高准位的下信号(即DN＝1)让电压控制延迟线路110的延迟时间变长。因此，在图2(b)中，时序b的时脉信号上升缘就可以与时序c的时脉信号上升缘对齐。

在图3(a)中，延迟锁相回路100的输出时脉信号CLK_out的延迟时间T_dL大于一个周期T。位在时序a的时脉信号经过电压控制延迟线路110后被延迟T_dL，而落在时序d的位置。因为输出时脉信号CLK_out要比输入时脉信号CLK_ref延迟一个周期T，所以时序d的时脉信号要跟时序c的时脉信号比较相位。在图3(a)中，时序d的时脉信号落后时序c的时脉信号，所以相位检测器120在时序a的时脉信号上升缘与时序b的时脉信号上升缘之间(即第一个时间区间T_ph)，以及在时序c的时脉信号上升缘与时序d的时脉信号上升缘之间(即第二个时间区间T_ph)，分别送出一个高准位的上信号(即UP＝1)让电压控制延迟线路110的延迟时间变短。因此，在图3(b)中，时序d的时脉信号上升缘就可以与时序c的时脉信号上升缘对齐。

图4显示图1的相位检测器的逻辑电路图。相位检测器120由两个将D端接到逻辑高准位1(底下简称1)的D型正反器(D flip-flop，DFF)DFF1、DFF2所组成，其中两个D型正反器DFF1、DFF2的输入信号是交错输入，即输入时脉信号CLK_ref输入到D型正反器DFF1的CLK端与D型正反器DFF2的CLR端，而输出时脉信号CLK_out输入到D型正反器DFF1的CLR端与D型正反器DFF2的CLK端。将D端接到1的D型正反器，其运作方式如下：当CLR＝1时，重置(reset)D型正反器，且Q＝0；当CLR＝0时，CLK端从逻辑低准位0(底下简称0)变成1，且Q＝1。

图5显示相位检测器检测相位差时的信号时序图，其中上信号UP与下信号DN的初始值都为0。请参考图4及图5，在时序T_a时，输入时脉信号CLK_ref从0变成1，且输出时脉信号CLK_out＝0，上信号UP产生一个高准位的信号；在时序T_b时，输出时脉信号CLK_out从0变成1，将D型正反器DFF1重置，上信号UP恢复初始值＝0，因为此时输入时脉信号CLK_ref＝1，将D型正反器DFF2重置，所以下信号DN＝0。

用传统相位检测器的缺点在于上信号UP和下信号DN的重置由高准位的输入时脉信号CLK_ref或输出时脉信号CLK_out所决定。因此，当高准位的信号过短或过长都可能造成相位误判。例如，在图6(a)中，若在时序T_a时，输出时脉信号CLK_out不等于0，则上信号UP被重置；在图6(b)中，若在时序T_b时，输入时脉信号CLK_ref＝0，则下信号DN无法被重置。在上述两种情况下，传统相位检测器都会判断错误。

由此可知，在现有技术中，传统的相位检测器要能正常运作，必须要有足够长的时间区间T_ph，以及输出时脉信号CLK_out的延迟时间必须在0.5T至1.5T之间。

另外，若延迟锁相回路产生的输出时脉信号CLK_out的时钟占空比(clock duty)不佳或输入延迟锁相回路的时脉信号CLK_ref的时钟占空比不佳，使用传统的相位检测器会检测错误，也使延迟锁相回路不能正常运作。由于时脉信号的时钟占空比会随过程、电源与温度发生变化，因此延迟锁相回路就有可能因时钟占空比变差导致不能正常输出时脉信号。

发明内容

本发明提供一种延迟锁相回路，可正常输出时脉信号，不会产生错误判断。

本发明提供一种时脉信号产生方法，可正常输出时脉信号，不会产生错误判断。

本发明提供一种延迟锁相回路，其包括一电压控制延迟线路、一相位频率检测回路及一相位限制回路。电压控制延迟线路用以接收一输入时脉信号及一第一直流电压信号，并依据第一直流电压信号产生一输出时脉信号，其中电压控制延迟线路将输入时脉信号延迟一既定周期而产生输出时脉信号。相位频率检测回路用以接收输入时脉信号、输出时脉信号及一起始信号，并依据输入时脉信号与输出时脉信号的相位差产生第一直流电压信号，并由起始信号所控制。相位限制回路用以接收输入时脉信号及输出时脉信号，并限制输出时脉信号的延迟小于一第一延迟时间，并产生起始信号，以使能相位频率检测回路。

在本发明的一实施例中，上述的电压控制延迟线路包括多个串接的延迟组件(delay cell)。每一延迟组件分别将输入时脉信号延迟一时脉相位。

在本发明的一实施例中，上述的相位频率检测回路包括一相位频率检测器(Phase Frequency Detector，PFD)、一第一电荷泵及一第一低通滤波器。相位频率检测器用以接收输入时脉信号、输出时脉信号及起始信号，并依据输入时脉信号与输出时脉信号的相位差产生一第一上信号或一第一下信号，并由起始信号所控制。第一电荷泵用以接收第一上信号或第一下信号，并依据第一上信号或第一下信号产生一第一电流信号。第一低通滤波器用以接收来自第一电荷泵的第一电流信号，并产生第一直流电压信号。

在本发明的一实施例中，上述的相位限制回路包括一相位限制器。相位限制器用以接收输入时脉信号及输出时脉信号，并依据输入时脉信号与输出时脉信号的相位差产生一第二上信号，以限制输出时脉信号的延迟小于第一延迟时间，并产生起始信号，其中第一电荷泵还接收第二上信号，并依据第一上信号、第一下信号或第二上信号产生第一电流信号。

在本发明的一实施例中，上述的相位限制器更依据输入时脉信号与输出时脉信号的相位差产生一第二下信号，以限制输出时脉信号的延迟大于一第二延迟时间，其中第一电荷泵还接收第二下信号，并依据第一上信号、第一下信号、第二上信号或第二下信号产生第一电流信号。

在本发明的一实施例中，上述的相位限制回路包括一相位限制回路器、一第二电荷泵、一第二低通滤波器以及一第二低通滤波器。相位限制回路器用以接收输入时脉信号及输出时脉信号，并依据输入时脉信号与输出时脉信号的相位差产生一第二上信号。第二电荷泵用以接收第二上信号，并依据第二上信号产生一第二电流信号。第二低通滤波器用以接收来自第二电荷泵的第二电流信号，并产生一第二直流电压信号，其中相位限制器藉由第二直流电压信号限制输出时脉信号的延迟小于第一延迟时间。

在本发明的一实施例中，上述的相位限制器更依据输入时脉信号与输出时脉信号的相位差产生一第二下信号，以限制输出时脉信号的延迟大于一第二延迟时间，其中第二电荷泵还接收第二下信号，并依据第二下信号或第二下信号产生第二电流信号，其中相位限制器藉由第二直流电压信号限制输出时脉信号的延迟大于第二延迟时间。

在本发明的一实施例中，上述的相位限制器包括一除频单元、一逻辑信号产生单元以及一起始信号产生单元。除频单元用以接收输入时脉信号，并对输入时脉信号进行除频以产生除频后的输入时脉信号。逻辑信号产生单元用以接收除频后的输入时脉信号及N个延迟组件所输出的时脉相位，以输出一高准位逻辑信号。起始信号产生单元用以接收输入时脉信号、第M个延迟组件所输出的时脉相位及高准位逻辑信号，并依据输入时脉信号及第M个延迟组件所输出的时脉相位，输出高准位逻辑信号作为第二上信号，以及输出起始信号以使能相位频率检测回路，其中M、N各为一正整数。

在本发明的一实施例中，上述的电压控制延迟线路包括L个串接的延迟组件，则L、M、N满足M＜N及L-N＜M＜L，其中L为一正整数，且L大于M及N。

本发明提供一种时脉信号产生方法，其适于一延迟锁相回路。延迟锁相回路将一输入时脉信号延迟一既定周期而产生一输出时脉信号。时脉信号产生方法包括如下步骤。限制输出时脉信号的延迟小于一第一延迟时间，并产生一起始信号。依据起始信号以及输入时脉信号与输出时脉信号的相位差，产生第一直流电压信号。依据第一直流电压信号，将输入时脉信号延迟既定周期而产生输出时脉信号。

在本发明的一实施例中，上述的产生第一直流电压信号的步骤包括如下步骤。依据起始信号以及输入时脉信号与输出时脉信号的相位差，产生一第一上信号或一第一下信号。依据第一上信号或第一下信号，产生一第一电流信号。依据第一电流信号，产生第一直流电压信号。

在本发明的一实施例中，上述的限制输出时脉信号的延迟小于第一延迟时间的步骤包括如下步骤。依据输入时脉信号与输出时脉信号的相位差产生一第二上信号，以限制输出时脉信号的延迟小于第一延迟时间，其中在产生第一电流信号的步骤中，依据第一上信号、第一下信号或第二上信号产生第一电流信号。

在本发明的一实施例中，上述的时脉信号产生方法更包括如下步骤：限制输出时脉信号的延迟大于一第二延迟时间。

在本发明的一实施例中，上述的限制输出时脉信号的延迟大于第二延迟时间的步骤包括如下步骤。依据输入时脉信号与输出时脉信号的相位差产生一第二下信号，以限制输出时脉信号的延迟大于第二延迟时间，其中在产生第一电流信号的步骤中，依据第一上信号、第一下信号、第二上信号或第二下信号产生第一电流信号。

在本发明的一实施例中，上述的限制输出时脉信号的延迟小于第一延迟时间的步骤包括如下步骤。依据输入时脉信号与输出时脉信号的相位差产生一第二上信号。依据第二上信号产生一第二电流信号。依据第二电流信号，产生一第二直流电压信号，其中在限制输出时脉信号的延迟小于第一延迟时间的步骤中，藉由第二直流电压信号限制输出时脉信号的延迟小于第一延迟时间。

在本发明的一实施例中，上述的限制输出时脉信号的延迟大于第二延迟时间的步骤包括如下步骤。依据输入时脉信号与输出时脉信号的相位差，产生一第二下信号，以限制输出时脉信号的延迟大于第二延迟时间，其中在产生第二电流信号的步骤中，依据第二下信号或第二下信号产生第二电流信号，以及在限制输出时脉信号的延迟大于第二延迟时间的步骤中，藉由第二直流电压信号限制输出时脉信号的延迟大于第二延迟时间。

基于上述，在本发明的实施例中，相位限制回路可控制相位频率检测回路的初始状态，使其适时地进行相位检测，以避免相位频率检测回路因延迟锁相回路所产生的输出时脉信号，其时钟占空比不佳，而导致错误的相位检测。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为传统的延迟锁相回路的方块示意图；

图2(a)显示延迟锁相回路100的输出时脉信号CLK_out的延迟时间T_dL小于一个周期T情况下理想的相位检测器运作时的信号时序图；

图2(b)显示时序b的时脉信号上升缘与时序c的时脉信号上升缘对齐情况下理想的相位检测器运作时的信号时序图；

图3(a)显示延迟锁相回路100的输出时脉信号CLK_out的延迟时间T_dL大于一个周期T情况下理想的相位检测器运作时的信号时序图；

图3(b)显示时序d的时脉信号上升缘与时序c的时脉信号上升缘对齐情况下理想的相位检测器运作时的信号时序图；

图4显示图1的相位检测器的逻辑电路图；

图5显示相位检测器检测相位差时的信号时序图；

图6(a)显示在时序T_a，输出时脉信号CLK_out不等于0情况下上信号被重置的情形；

图6(b)显示在时序T_b，输入时脉信号CLK_ref＝0情况下下信号被重置的情形；

图7显示本发明一实施例的延迟锁相回路；

图8显示图7的相位频率检测器的逻辑电路图；

图9显示相位频率检测器检测相位差时的信号时序图；

图10(a)及图10(b)显示本发明一实施例的相位频率检测器的上信号及下信号在不同情况下被重置的情形；

图11(a)显示相位频率检测器在初始状态T_i在时序T₂与T₃之前情况下检测相位差时的信号时序图；

图11(b)显示相位频率检测器在初始状态T_i在时序T₂与T₃之间情况下检测相位差时的信号时序图；

图12显示本发明一实施例的延迟锁相回路；

图13显示延迟锁相回路中多个信号之间的时序关系；

图14显示图12中的电压控制延迟线路，其每一延迟组件所输出的时脉相位；

图15显示延迟锁相回路中多个信号之间的另一时序关系；

图16显示延迟锁相回路中多个信号之间的另一时序关系；

图17显示本发明一实施例的相位限制器；

图18显示本发明另一实施例的相位限制器；

图19显示本发明另一实施例的延迟锁相回路；

图20为本发明一实施例的时脉信号产生方法的步骤流程图。

主要组件符号说明：

100、200、300、400：延迟锁相回路

110、210、310、410：电压控制延迟线路

120：相位检测器

130、224、324、424、434：电荷泵

140、226、326、426、436：低通滤波器

212、312、312[1]、312[2]、312[3]、312[16]：延迟组件

220、320、420：相位频率检测回路

222、322、422：相位频率检测器

223：与门

330、430：相位限制回路

332、332’、432：相位限制器

333、333’：除频单元

335、335’：逻辑信号产生单元

337、337’：起始信号产生单元

DFF1、DFF2：D型正反器

CLK_ref：输入时脉信号

CLK_out：输出时脉信号

DN、DN1、DN2：下信号

UP、UP1、UP2：上信号

EN：起始信号

T：周期

T_dL、T_dL1、T_dL2：延迟时间

T_ph：时间区间

T_d、CK[0]、CK[1]、CK[2]、CK[3]、CK[8]、CK[7]、CK[12]、CK[16]、CK[n]、CK[m]：时脉相位

T_i：初始状态

CK[ref]：参考相位

V_ctrl1、V_ctrl2：直流电压信号

a、b、c、d、T_a、T_b、T₁、T₂、T₃、T₄：时序

S100、S102、S104：步骤

具体实施方式

在本发明的范例实施例中，相位频率检测回路采用应用在相位锁相回路(Phase Lock Loop，PLL)的相位频率检测器。相位频率检测器依据信号边缘(edge)来判断两个信号之间的相位关系，因此输入信号的时钟占空比不会影响相位时脉检测器的检测结果。

图7显示本发明一实施例的延迟锁相回路。请参照图7，在本实施例中，延迟锁相回路200包括电压控制延迟线路210、相位频率检测器222、电荷泵224及低通滤波器226。在此，延迟锁相回路200例如是将输入时脉信号CLK_ref延迟一既定周期T而产生输出时脉信号CLK_out。

详细而言，电压控制延迟线路210包括多个串接的延迟组件212。每一延迟组件212分别将输入时脉信号CLK_ref延迟一时脉相位T_d。因此，若以16个串接的延迟组件212为例，则既定周期T为时脉相位T_d的16倍，即T＝16T_d。

在本实施例中，相位频率检测器222、电荷泵224及低通滤波器226例如形成一相位频率检测回路220。换句话说，本实施例的延迟锁相回路200例如包括电压控制延迟线路210以及相位频率检测回路220。

相位频率检测器222用以接收输入时脉信号CLK_ref及电压控制延迟线路210所反馈的输出时脉信号CLK_out。进而，相位频率检测器222依据输入时脉信号CLK_ref与输出时脉信号CLK_out的相位差产生上信号UP1或下信号DN1。电荷泵224用以接收上信号UP1或下信号DN1，并依据上信号UP1或下信号DN1产生一电流信号(未绘出)。低通滤波器226用以接收来自电荷泵224的电流信号，并产生直流电压信号V_ctrl1。

因此，电压控制延迟线路210依据直流电压信号V_ctrl1，将输入时脉信号CLK_ref延迟既定周期T而产生输出时脉信号CLK_out。

图8显示图7的相位频率检测器的逻辑电路图。请参照图8，在本实施例中，相位频率检测器222包括两个D型正反器DFF1、DFF2及一与门223(AND gate)。D型正反器DFF1、DFF2的D端分别耦接至逻辑高准位1(底下简称1)。

在本实施例中，输入时脉信号CLK_ref是输入D型正反器DFF1的CLK端，而输入时脉信号出CLK_out是输入D型正反器DFF2的CLK端。D型正反器DFF1、DFF2的CLR端彼此耦接，且由上信号UP1与下信号DN1的逻辑「与」(AND)运算的结果所控制。将D端接到1的D型正反器，其运作方式如下：当CLR＝1时，重设(reset)D型正反器，且Q＝0；当CLR＝0时，CLK端从逻辑低准位0(底下简称0)变成1，且Q＝1。

图9显示相位频率检测器检测相位差时的信号时序图，其中上信号UP与下信号DN的初始值都为0。请参考图8及图9，在时序T_a时，输入时脉信号CLK_ref从0变成1，且输出时脉信号CLK_out＝0，此时上信号UP1为一高准位信号；在时序T_b时，输出时脉信号CLK_out从0变成1，此时下信号DN1为一高准位信号。由于上信号UP1与下信号DN1皆为高准位信号，因此D型正反器下一刻被重置，且上信号UP1与下信号DN1也重置为0。

因此，相位频率检测器依据信号边缘来判断两个信号之间的相位关系，而输入信号的时钟占空比不会影响相位频率检测器的检测结果。例如，在图10(a)及图10(b)中，不论时脉信号的时钟占空比为何，相位频率检测器都可检测出时脉信号的相位差。换句话说，在本实施例中，相较于传统的相位检测器，即使时间区间T_ph较短，相位频率检测器仍能正常运作。

图11(a)显示相位频率检测器在初始状态T_i在时序T₂与T₃之前情况下检测相位差时的信号时序图；图11(b)显示相位频率检测器在初始状态T_i在时序T₂与T₃之间情况下检测相位差时的信号时序图。请参考图7及图11(a)、图11(b)，在本实施例中，输出时脉信号CLK_out是输入时脉信号CLK_ref经过电压控制延迟线路210延迟后所产生的时脉信号。输出时脉信号CLK_out在时序T₂的箭头领先输入时脉信号CLK_ref在时序T₃的箭头。

在图11(a)中，相位频率检测器222的初始状态T_i在时序T₂与T₃之前，因此相位频率检测器222可检测出输出时脉信号CLK_out领先输入时脉信号CLK_ref，进而在时序T₂与T₃之间产生下信号DN1。

在图11(b)中，相位频率检测器222的初始状态T_i在时序T₂与T₃之间，因此相位频率检测器222无法检测到时序T₂的输出时脉信号CLK_out，反而检测到时序T₄的输出时脉信号CLK_out与时序T₃的输入时脉信号CLK_ref之间的相位差。

因此，在本发明的范例实施例中，延迟锁相回路可还包括一相位限制回路，以控制相位频率检测回路的初始状态，使其适时地进行相位检测，进而避免相位频率检测回路因延迟锁相回路所产生的输出时脉信号，其时钟占空比不佳，而导致错误的相位检测。

图12显示本发明一实施例的延迟锁相回路。请参照图12，在本实施例中，延迟锁相回路300包括电压控制延迟线路310、相位频率检测回路320及相位限制回路330。在此，相位频率检测回路320包括相位频率检测器322、电荷泵324及低通滤波器326。而相位限制回路330包括相位限制器332、电荷泵324及低通滤波器326。一般而言，相位限制回路需要有电荷泵及低通滤波器，因此在本实施例中，相位限制回路330的电荷泵及低通滤波器可与相位频率检测回路320共享，但本发明并不限于此。

详细而言，电压控制延迟线路310用以接收输入时脉信号CLK_ref及直流电压信号V_ctrl1，并依据直流电压信号V_ctrl1产生输出时脉信号CLK_out，其中电压控制延迟线路310将输入时脉信号CLK_ref延迟既定周期T而产生输出时脉信号CLK_out。

相位频率检测回路320用以接收输入时脉信号CLK_ref、输出时脉信号CLK_out及一起始信号EN。在此，输出时脉信号CLK_out由电压控制延迟线路310的输出端反馈而来。接着，相位频率检测回路320依据输入时脉信号CLK_ref与输出时脉信号CLK_out的相位差，产生直流电压信号V_ctrl1，并由起始信号EN所控制。换句话说，相位频率检测回路320在被起始信号EN使能之后，才进行相位检测。

相位限制回路330用以接收输入时脉信号CLK_ref及输出时脉信号CLK_out，并限制输出时脉信号CLK_out的延迟小于一延迟时间T_dL1，并产生起始信号EN，以使能相位频率检测回路320。换句话说，相位限制回路330可控制相位频率检测回路320的初始状态，适时地使能相位频率检测回路320，以避免其进行错误的相位检测。

进一步而言，电压控制延迟线路310例如包括多个串接的延迟组件312。每一延迟组件312分别将输入时脉信号CLK_ref延迟一个时脉相位T_d。因此，若以16个串接的延迟组件312为例，则既定周期T为时脉相位T_d的16倍，即T＝16T_d，但本发明并不限于此。

另外，在相位频率检测回路320中，相位频率检测器322用以接收输入时脉信号CLK_ref、输出时脉信号CLK_out及起始信号EN，并依据输入时脉信号CLK_ref与输出时脉信号CLK_out的相位差产生上信号UP1或下信号DN1，并由起始信号EN所控制。电荷泵324用以接收上信号UP1或下信号DN1，并依据上信号UP1或下信号DN1产生电流信号(未绘出)。低通滤波器326用以接收来自电荷泵324的电流信号，并产生直流电压信号V_ctrl1。

在相位限制回路330中，相位限制器332用以接收输入时脉信号CLK_ref及输出时脉信号CLK_out，并依据输入时脉信号CLK_ref与输出时脉信号CLK_out的相位差产生一上信号UP2，以限制输出时脉信号CLK_out的延迟小于延迟时间T_dL1，并产生起始信号EN。换句话说，本实施例的相位限制回路330通过起始信号EN来使能相位频率检测回路320。

在本实施例中，相位限制回路330例如是限制输出时脉信号CLK_out的延迟小于既定周期T的两倍，即T_dL1＝2T，以使本实施例的相位频率检测回路320可适时地进行正确的相位检测。因此，在本实施例中，电荷泵324还接收上信号UP2，并依据上信号UP1、下信号DN1或上信号UP2产生电流信号。换句话说，本实施例的相位限制回路330通过上信号UP2及直流电压信号V_ctrl1来限制输出时脉信号CLK_out的延迟小于延迟时间T_dL1。

值得注意的是，本实施例的相位限制器332限制输出时脉信号CLK_out的延迟小于延迟时间T_dL1，以避免相位频率检测回路320进行错误的相位检测。然而，为了使延迟锁相回路300提供更良好的电气特性，本实施例的相位限制器332可进一步限制输出时脉信号CLK_out的延迟大于延迟时间T_dL2，但本发明并不限于此。

换句话说，在相位限制回路330中，相位限制器332还依据输入时脉信号CLK_out与输出时脉信号CLK_out的相位差产生一下信号DN2，以限制输出时脉信号的延迟大于延迟时间T_dL2。因此，电荷泵324还接收下信号DN2，并依据上信号UP1、下信号DN1、上信号UP2或下信号DN2产生电流信号。

因此，在本实施例中，相位限制器332例如是限制输出时脉信号CLK_out的延迟介于延迟时间T_dL1与T_dL2之间，以使相位频率检测回路320正确地进行相位检测，并使延迟锁相回路300提供更良好的电气特性。但本实施例的相位限制器332若仅限制输出时脉信号CLK_out的延迟小于延迟时间T_dL1，延迟锁相回路300无疑地也可正常运作。

底下将例示多个范例实施例，说明相位限制回路在限制输出时脉信号的延迟时间时，在延迟锁相回路中多个信号之间的时序关系。

图13显示延迟锁相回路中多个信号之间的时序关系。图14显示图12中的电压控制延迟线路，其每一延迟组件所输出的时脉相位。

请参考图12至图14，在图12中，电压控制延迟线路310以16个串接的延迟组件312为例，因此若每一延迟组件分别将输入时脉信号CLK_ref延迟一个时脉相位T_d，则电压控制延迟线路310所延迟的既定周期T为时脉相位T_d的16倍，即T＝16T_d，其中时脉相位T_d为一个相位(phase)的延迟时间。

在图14中，第1个延迟组件312[1]所输出的时脉相位CK[1]例如是将输入时脉信号CLK_ref延迟一个时脉相位T_d；第2个延迟组件312[2]所输出的时脉相位CK[2]例如是将时脉相位CK[1]再延迟一个时脉相位T_d，以此类推。其中，未经延迟的时脉相位CK[0]即输入时脉信号CLK_ref。因此，在本实施例中，延迟锁相回路300的任务是使第16个延迟组件312[16]所输出的时脉相位CK[16](即输出时脉信号CLK_out)与参考的时脉信号同步。

举例而言，在图13中，假设时脉相位CK[16]被延迟将近两个既定周期2T，而延迟锁相回路300的目标是欲将参考相位CK[ref]与时脉相位CK[16]两者同步。然而，时脉相位CK[16]与参考相位CK[ref]相差了一个既定周期T，因此相位频率检测回路320无法得知正确的相位的前后关系。所以，相位限制回路330的功能之丨，必须限制电压控制延迟线路310的延迟时间小于两个既定周期2T。也就是说，相位限制器332必须限制输出时脉信号CLK_out的延迟小于延迟时间2T(即T_dL1＝2T)。

因此，如果电压控制延迟线路310的延迟时间小于两个既定周期2T，则搭配相位频率检测回路320的延迟锁相回路300可将参考相位CK[ref]与时脉相位CK[16]两者同步。

图15显示延迟锁相回路中多个信号之间的另一时序关系。请参考图12至图15，在图15中，如果相位频率检测回路320的初始状态由时脉相位CK[7]与参考相位CK[ref]之间的时脉相位来进行同步(如时脉相位CK[8])，则参考相位CK[ref]将可与时脉相位CK[16]通过搭配相位频率检测回路320的延迟锁相回路300进行锁相。

因此，在本发明的范例实施例中，相位限制器332例如是限制输出时脉信号CLK_out的延迟小于延迟时间T_dL1，以使相位频率检测回路320可正确地进行相位检测。

图16显示延迟锁相回路中多个信号之间的另一时序关系。请参考图12至图16，在图16中，假设时脉相位CK[16]的延迟小于一个既定周期T，则任何一个小于时脉相位CK[16]的时脉相位都可以作为相位频率检测回路320的初始状态，而进行正确的同步。

因此，在本发明的范例实施例中，相位限制器332不需限制输出时脉信号CLK_out的延迟大于延迟时间T_dL2，即可使相位频率检测回路320正确地进行相位检测。

由图13及图16可知，为使相位频率检测回路可正确地进行相位检测，相位限制回路必须限制输出时脉信号CLK_out的延迟小于延迟时间T_dL1。进一步而言，若相位限制回路还限制输出时脉信号的延迟大于延迟时间T_dL2，则可使延迟锁相回路提供更良好的电气特性。

在图15中，假设相位频率检测回路320正常工作的初始状态，需要与第M个时脉相位CK[m]同步，则

(1)m×T_d＜T；以及

(2)(T_d×16)-T＜m×T_d＜T_d×16。

其中，m为一正整数。满足条件(1)时，可确定相位频率检测回路320的初始状态，会在参考相位CK[ref]延迟一个特定周期T之后的上升缘(rising edge)。

另外，由图15可知，时脉相位T_d不能大于T/8。因此，若要找到一个良好的相位提供初始同步，则时脉相位T_d最大只能为T/9。

当T_d＝T/9时，上述条件可分别改写如下：

(1)m×T/9＜T；以及

(2) $[(T/9)\&times;16]-T<m\&times;(T/9)<(T/9)\&times;16\&DoubleRightArrow;16>m>7$

因此，由上述条件可得，当T_d＝T/9时，则m＝8。

所以，在本实施例中，相位限制回路330只要限制时脉相位CK[9]距离参考相位CK[ref]的延迟小于一个特定周期T，则相位频率检测回路320可正确地进行相位检测。

值得注意的是，在本实施例中，若要考虑实际电路实施时的闸极延迟(gate delay)或不匹配(mismatch)，则上述条件可以有更多其它的选择。例如，相位限制器332可以选择时脉相位CK[9]～CK[16]，甚至更长的延迟相位，来限制电压控制延迟线路310的延迟，再决定出一个正确的相位，用以同步相位频率检测回路320的初始状态。

假设相位限制器332所决定的相位例如为CK[n]，则T_d＝T/n，其中n为一正整数。进而上述条件可分别改写如下：

(1)m×T/n＜T；以及

(2) $[(T/n)\&times;16]-T<m\&times;(T/n)<(T/n)\&times;16$

$\&DoubleRightArrow;16-n<m<16$

其中，n必须大于8，否则m无解。

符合上述要求的相位限制器332，其实施方式如图17所示。

图17显示本发明一实施例的相位限制器。请参照图17，在本实施例中，相位限制器332包括一除频单元333、一逻辑信号产生单元335及一起始信号产生单元337。

在本实施例中，除频单元333用以接收输入时脉信号CLK_ref，并对输入时脉信号CLK_ref进行除频以产生除频后的输入时脉信号。在此，除频单元333例如包括一D型正反器，其D端及Q端之间耦接一反相器。

逻辑信号产生单元335用以接收除频后的输入时脉信号及第1个至第N个延迟组件所输出的时脉相位CK[1]～CK[n]，以输出一高准位逻辑信号(未绘出)至起始信号产生单元337。其中，n必须大于8。

在此，逻辑信号产生单元335例如包括N个D型正反器及一与门，其CLK端分别接收第1个至第N个延迟组件所输出的时脉相位CK[1]～CK[n]，而其Q端则耦接至与门的输入端。

值得注意的是，在逻辑信号产生单元335中，耦接至与门输入端，且以虚线绘出的信号传输路径，代表该传输路径可选择性地决定是否耦接。该传输路径可用以重置逻辑信号产生单元335的与门。

起始信号产生单元337用以接收除频前的输入时脉信号CLK_ref、第M个延迟组件所输出的时脉相位CK[m]及高准位逻辑信号。因此，起始信号产生单元337依据输入时脉信号CLK_ref及时脉相位CK[m]，输出高准位的逻辑信号作为上信号UP2。此外，起始信号产生单元337亦输出起始信号EN，以使能相位频率检测回路，其中M为一正整数。在此，起始信号产生单元337例如包括两个D型正反器及一选择器。当除频后的输入时脉信号CLK_ref为高准位时，选择器选择输出来自逻辑信号产生单元335的高准位逻辑信号。

因此，在本发明的范例实施例中，若电压控制延迟线路包括L个串接的延迟组件，则L、M、N满足M＜N及L-N＜M＜L，其中L为一正整数，且L大于M及N。

图18显示本发明另一实施例的相位限制器。请参照图18，本实施例的相位限制器332’类似于相位限制器332，两者之间主要的差异例如在于：逻辑信号产生单元335’的D型正反器及其与门的配置关系。

详细而言，在本实施例中，逻辑信号产生单元335’的第一个D型正反器的D端接收除频后的输入时脉信号CLK_ref，而其Q端则耦接至次一个D型正反器的D端，以此类推。逻辑信号产生单元335’的最后一个D型正反器的Q端则耦接至与门的输入端。

类似地，在逻辑信号产生单元335’中，耦接至与门输入端，且以虚线绘出的信号传输路径，代表该传输路径可选择性地决定是否耦接。该传输路径可用以重置逻辑信号产生单元335’的与门。

图19显示本发明另一实施例的延迟锁相回路。请参照图19，在本实施例中，延迟锁相回路400包括电压控制延迟线路410、相位频率检测回路420及相位限制回路430。在此，相位频率检测回路420包括相位频率检测器422、电荷泵424及低通滤波器426。而相位限制回路430包括相位限制器432、电荷泵434及低通滤波器436。

因此，本实施例的延迟锁相回路400与图12的延迟锁相回路300之间最主要的差异例如在于：相位限制回路430并未与相位频率检测回路420共享电荷泵及低通滤波器。

因此，在本实施例中，相位限制回路430藉由直流电压信号V_ctrl2限制输出时脉信号CLK_out的延迟小于延迟时间T_dL1，或者藉由直流电压信号V_ctrl2限制输出时脉信号CLK_out的延迟大于延迟时间T_dL2。

另外，本实施例的延迟锁相回路400与延迟锁相回路300相同或相似之处可以由图12～图18的实施例的叙述中获得足够的指示、建议与实施说明，因此不再赘述。

图20为本发明一实施例的时脉信号产生方法的步骤流程图。请同时参照图12及图20，本实施例的时脉信号产生方法适于例如是图12或图19的延迟锁相回路，其包括如下步骤。首先，在步骤S100中，限制输出时脉信号CLK_out的延迟小于一延迟时间，并产生一起始信号EN。接着，在步骤S102中，依据起始信号EN以及输入时脉信号CLK_ref与输出时脉信号CLK_out的相位差，产生直流电压信号V_ctrl1。之后，在步骤S104中，依据直流电压信号V_ctrl1，将输入时脉信号CLK_ref延迟既定周期而产生输出时脉信号CLK_out。

另外，本发明的实施例的时脉信号产生方法可以由图7～图19实施例的叙述中获得足够的指示、建议与实施说明，因此不再赘述。

综上所述，在本发明的范例实施例中，相位限制回路可控制相位频率检测回路的初始状态，使其适时地进行相位检测，以避免相位频率检测回路因延迟锁相回路所产生的输出时脉信号，其时钟占空比不佳，而导致错误的相位检测。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，当可作些许更动与润饰，而不脱离本发明的精神和范围。

Claims (16)

1.一种延迟锁相回路，包括：

一电压控制延迟线路，用以接收一输入时脉信号及一第一直流电压信号，并依据该第一直流电压信号产生一输出时脉信号，其中该电压控制延迟线路将该输入时脉信号延迟一既定周期而产生该输出时脉信号；

一相位频率检测回路，用以接收该输入时脉信号、该输出时脉信号及一起始信号，并依据该输入时脉信号与该输出时脉信号的相位差产生该第一直流电压信号，并由该起始信号所控制；以及

一相位限制回路，用以接收该输入时脉信号及该输出时脉信号，并限制该输出时脉信号的延迟小于一第一延迟时间，并产生该起始信号，以使能该相位频率检测回路。

2.根据权利要求1所述的延迟锁相回路，其中该电压控制延迟线路包括多个串接的延迟组件，每一延迟组件分别将该输入时脉信号延迟一时脉相位。

3.根据权利要求2所述的延迟锁相回路，其中该相位频率检测回路包括：

一相位频率检测器，用以接收该输入时脉信号、该输出时脉信号及该起始信号，并依据该输入时脉信号与该输出时脉信号的相位差产生一第一上信号或一第一下信号，并由该起始信号所控制；

一第一电荷泵，用以接收该第一上信号或该第一下信号，并依据该第一上信号或该第一下信号产生一第一电流信号；以及

一第一低通滤波器，用以接收来自该第一电荷泵的该第一电流信号，并产生该第一直流电压信号。

4.根据权利要求3所述的延迟锁相回路，其中该相位限制回路包括：

一相位限制器，用以接收该输入时脉信号及该输出时脉信号，并依据该输入时脉信号与该输出时脉信号的相位差产生一第二上信号，以限制该输出时脉信号的延迟小于该第一延迟时间，并产生该起始信号，其中该第一电荷泵还接收该第二上信号，并依据该第一上信号、该第一下信号或该第二上信号产生该第一电流信号。

5.根据权利要求4所述的延迟锁相回路，其中该相位限制器还依据该输入时脉信号与该输出时脉信号的相位差产生一第二下信号，以限制该输出时脉信号的延迟大于一第二延迟时间，其中该第一电荷泵还接收该第二下信号，并依据该第一上信号、该第一下信号、该第二上信号或该第二下信号产生该第一电流信号。

6.根据权利要求3所述的延迟锁相回路，其中该相位限制回路包括：

一相位限制回路器，用以接收该输入时脉信号及该输出时脉信号，并依据该输入时脉信号与该输出时脉信号的相位差产生一第二上信号；

一第二电荷泵，用以接收该第二上信号，并依据该第二上信号产生一第二电流信号；以及

一第二低通滤波器，用以接收来自该第二电荷泵的该第二电流信号，并产生一第二直流电压信号，其中该相位限制器藉由该第二直流电压信号限制该输出时脉信号的延迟小于该第一延迟时间。

7.根据权利要求6所述的延迟锁相回路，其中该相位限制器还依据该输入时脉信号与该输出时脉信号的相位差产生一第二下信号，以限制该输出时脉信号的延迟大于一第二延迟时间，其中该第二电荷泵还接收该第二下信号，并依据该第二下信号或该第二下信号产生该第二电流信号，其中该相位限制器藉由该第二直流电压信号限制该输出时脉信号的延迟大于该第二延迟时间。

8.根据权利要求4或6所述的延迟锁相回路，其中该相位限制器包括：

一除频单元，用以接收该输入时脉信号，并对该输入时脉信号进行除频以产生除频后的该输入时脉信号；

一逻辑信号产生单元，用以接收除频后的该输入时脉信号及N个延迟组件所输出的该些时脉相位，以输出一高准位逻辑信号；以及

一起始信号产生单元，用以接收该输入时脉信号、第M个延迟组件所输出的该时脉相位及该高准位逻辑信号，并依据该输入频率信号及第M个延迟组件所输出的该时脉相位，输出该高准位逻辑信号作为该第二上信号，以及输出该起始信号以使能该相位时脉检测回路，其中M、N各为一正整数。

9.根据权利要求8所述的延迟锁相回路，其中该电压控制延迟线路包括L个串接的延迟组件，则L、M、N满足M＜N及L-N＜M＜L，其中L为一正整数，且L大于M及N。

10.一种时脉信号产生方法，适于一延迟锁相回路，其中该延迟锁相回路将一输入时脉信号延迟一既定周期而产生一输出时脉信号，该时脉信号产生方法包括：

限制该输出时脉信号的延迟小于一第一延迟时间，并产生一起始信号；

依据该起始信号以及该输入时脉信号与该输出时脉信号的相位差，产生该第一直流电压信号；以及

依据该第一直流电压信号，将该输入时脉信号延迟该既定周期而产生该输出时脉信号。

11.根据权利要求10所述的时脉信号产生方法，其中产生该第一直流电压信号的该步骤包括：

依据该起始信号以及该输入时脉信号与该输出时脉信号的相位差，产生一第一上信号或一第一下信号；

依据该第一上信号或该第一下信号，产生一第一电流信号；以及

依据该第一电流信号，产生该第一直流电压信号。

12.根据权利要求11所述的时脉信号产生方法，其中限制该输出时脉信号的延迟小于该第一延迟时间的该步骤包括：

依据该输入时脉信号与该输出时脉信号的相位差产生一第二上信号，以限制该输出时脉信号的延迟小于该第一延迟时间，其中在产生该第一电流信号的该步骤中，依据该第一上信号、该第一下信号或该第二上信号产生该第一电流信号。

13.根据权利要求12所述的时脉信号产生方法，更包括：

限制该输出时脉信号的延迟大于一第二延迟时间。

14.根据权利要求13所述的时脉信号产生方法，限制该输出时脉信号的延迟大于该第二延迟时间的该步骤包括：

依据该输入时脉信号与该输出时脉信号的相位差产生一第二下信号，以限制该输出时脉信号的延迟大于该第二延迟时间，其中在产生该第一电流信号的该步骤中，依据该第一上信号、该第一下信号、该第二上信号或该第二下信号产生该第一电流信号。

15.根据权利要求13所述的时脉信号产生方法，其中限制该输出时脉信号的延迟小于该第一延迟时间的该步骤包括：

依据该输入时脉信号与该输出时脉信号的相位差产生一第二上信号；

依据该第二上信号产生一第二电流信号；以及

依据该第二电流信号，产生一第二直流电压信号，其中在限制该输出时脉信号的延迟小于该第一延迟时间的该步骤中，藉由该第二直流电压信号限制该输出时脉信号的延迟小于该第一延迟时间。

16.根据权利要求15所述的时脉信号产生方法，限制该输出时脉信号的延迟大于该第二延迟时间的该步骤包括：

依据该输入时脉信号与该输出时脉信号的相位差，产生一第二下信号，以限制该输出时脉信号的延迟大于该第二延迟时间，其中在产生该第二电流信号的该步骤中，依据该第二下信号或该第二下信号产生该第二电流信号，以及在限制该输出时脉信号的延迟大于该第二延迟时间的该步骤中，藉由该第二直流电压信号限制该输出时脉信号的延迟大于该第二延迟时间。

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