CN103780257B - 环型振荡器电路 - Google Patents
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Abstract
一种具有时钟计数延迟线电路的环型振荡器。延迟线电路通过设定时钟信号的个数，用此设定的时间调整输入信号的延迟时间。藉此，延迟线电路不须使用过多的组合逻辑门延迟单元，即可将输入信号延迟至所需的长度，进而将振荡时钟调整至所需的频率。
Description
技术领域
本发明是有关于一种环型振荡器电路，且特别是有关于一种具有时钟计数延迟线电路的数字控制环型振荡器电路。
背景技术
许多电子装置需要时钟程序用的振荡信号或时钟信号，以达成装置内的同步。随着电子装置变得更为复杂，因而产生能够用于低成本电子装置内的低成本时钟信号产生装置的需求。大部分的电子装置使用相位锁定回路以产生内部时钟信号。
一般而言，相位锁定回路(phase lock loop;PLL)由相位比较器(phasecomparator)、回路滤波器(loop filter)以及压控振荡器(voltage control oscillator,VOC)组成。相位锁定回路或是数字锁定回路(digital phase lock loop,DPLL)都需要有个振荡器以产生时钟信号。其中，环型振荡器是一种简易又普遍的时钟信号产生器，传统的环型振荡器可由组合逻辑门延迟线电路来达到时间延迟的功能。例如，图1所示的已知的环型振荡器100。环型振荡器100包括奇数个延迟作用的反向器INV1串接而成的延迟线电路。若通过一组控制信号，来设定所串接的延迟线反向器的个数，亦即设定延迟单元的个数，即可改变其延迟时间，进而控制其振荡频率。一般而言，当延迟线包含较多个数的延迟单元时，其可提供时钟信号的振荡频率范围会较宽，但却也因包含较多的延迟单元，而使得其电路愈庞大、成本也愈高。
发明内容
本发明提出多种环型振荡器电路，有效增大其振荡出的频率范围。
本发明提出一种环型振荡器，包括时钟计数延迟器、信号传递同步器以及组合逻辑门延迟电路。时钟计数延迟器接收输入信号、时钟信号及第一延迟控制信号，并依据第一延迟控制信号及时钟信号延迟输入信号以产生第一延迟信号。信号传递同步器耦接时钟计数延迟器，接收输入信号，并依据输入信号的转态点来产生第二延迟信号。组合逻辑门延迟电路耦接信号传递同步器，接收第二延迟信号，依据第二延迟控制信号来延迟第二延迟信号以产生输出信号，其中，时钟计数延迟器接收输入信号的端点耦接至组合逻辑门延迟电路产生输出信号的端点。
本发明还提出一种环型振荡器，包括同步时钟计数延迟器以及组合逻辑门延迟电路。同步时钟计数延迟器接收输入信号以及延迟控制信号，并依据第一延迟控制信号及时钟信号延迟输入信号以产生第一延迟信号。组合逻辑门延迟电路接收第一延迟信号，并依据第二延迟控制信号将延迟信号延迟以产生输出信号，其中，同步时钟计数延迟器接收输入信号的端点耦接至组合逻辑门延迟电路产生输出信号的端点。
本发明更提出一种环型振荡器电路，包括时钟计数延迟器以及组合逻辑门延迟电路。时钟计数延迟器，接收输入信号、时钟信号及延迟控制信号，并依据延迟控制信号及时钟信号延迟输入信号以产生延迟信号。组合逻辑门延迟电路耦接时钟计数延迟器，接收延迟信号，依据延迟控制信号来延迟该延迟信号以产生输出信号，其中，时钟计数延迟器接收输入信号的端点耦接至组合逻辑门延迟电路产生输出信号的端点。
综上所述，本发明所提出的环型振荡器电路具有组合逻辑门延迟电路。此组合逻辑门延迟电路延迟线电路则具有利用时钟来计数延迟量的功能。通过利用时钟信号的周期为单位来设定组合逻辑门延迟电路延迟线电路所产生的延迟时间。藉此，不须使用过多的组合逻辑门延迟单元，即可轻易增大其振荡出的频率范围。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1所示的已知的环型振荡器100。
图2为本发明一实施例的环型振荡器电路200的示意图。
图3为本发明一实施例中输入信号In、时钟信号Tune_clk以及延迟信号In_ck_d时序图的一个例子。
图4为信号传递同步器220的实施方式的示意图。
图5为延伸图3所述的时序图的另一时序图。
图6绘示本发明实施例的组合逻辑门延迟电路230的实施方式。
图7绘示本发明另一实施例的环型振荡器700的示意图。
图8绘示本发明实施例的同步时钟计数延迟器710的一实施方式。
图9为本发明一实施例中波缘检测器820的示意图。
图10绘示本发明图7的环型振荡器700的动作波形图。
[主要元件标号说明]
100：环型振荡器 INV1：反向器
200、700：环型振荡电路 210：时钟计数延迟器
710：同步时钟计数延迟器 220：信号传递同步器
230、720：组合逻辑门延迟电路 In：输入信号
Tune_clk：时钟信号 CK_delay[19:0]：延迟控制信号
In_ck_d：延迟信号 410～4N0：信号传递同步器单元
I：输入信号 OUT、CK_out：输出信号
411：延迟逻辑门 413：多工器
412：相位比对器 I1、I2：输入信号端
sel[0]、sel[3]、sel[7]：选择信号 610-6M0：延迟单元
611：缓冲器 612：多工器
Ck_nn[0]～Ck_nn[6]：控制信号 820：波缘检测器
830：振荡器 840：计数器
En：启动信号 CLR：重置信号
In_d：延迟输入信号 922：延迟器
924：异或门 926：SR闩锁器
S：设定端 R：重置端
具体实施方式
请参考图2，图2为本发明一实施例的环型振荡器电路200的示意图。环型振荡器200包括三个部分，分别是时钟计数延迟器210、信号传递同步器220以及组合逻辑门延迟电路230。
时钟计数延迟器210用以接收输入信号In、时钟信号Tune_clk及延迟控制信号CK_delay[19:0]，并依据延迟控制信号CK_delay[19:0]延迟输入信号In，时钟计数延迟器210延迟输入信号In的延迟量等于时钟信号Tune_clk一个或多个周期，以产生延迟信号In_ck_d。其中，延迟量并由延迟控制信号CK_delay[19:0]所决定。在本发明一实施例中，延迟控制信号CK_delay[19:0]为长度为20位的数字信号，而使得设定值的范围为0至(220-1)。值得注意地，延迟控制信号CK_delay的长度并不以此为限，本领域技术人员应明白此长度可依不同需求做调整。在实际运用上，例如将本实施例的环型振荡器200运用在数字的锁相回路(Digital Phase Lock Loop,DPLL)电路上时，设计者可以根据目标频率先估算出一个延迟控制信号CK_delay[19:0]数值，并当作CK_delay[19:0]的初始值，如此一来，就可以加速DPLL的锁频时间(tracking time/lock time)。
图3为本发明一实施例中输入信号In、时钟信号Tune_clk以及延迟信号In_ck_d时序图的一个例子。在此一实施例中，时钟计数延迟器针对输入信号In延迟了例如八个延迟时钟Tune_clk信号的周期来产生延迟信号In_ck_d。
图4为信号传递同步器220的实施方式的示意图，信号传递同步器220由多个信号传递同步器单元410～4N0串接而成。每一个信号传递同步器单元接收输入信号I、延迟信号In_ck_d并输出输出信号OUT。每一个信号传递同步器单元包含(以信号传递同步器单元410为范例)延迟逻辑门411、多工器413及相位比对器412。其中，延迟逻辑门411闸将所接收的输入信号I进行延迟并输出至多工器413的输入信号端I2，多工器413的另一输入信号端I1接收信号In_ck_d。多工器413则于输入信号I1及输入信号I2之间，择一以产生输出信号OUT。且多工器413所接收的选择信号sel[0]是由相位比对器412的输出来产生。相位比对器412比对输入信号I和输出信号OUT的相位，如果输入信号I和输出信号OUT同相位，则多工器选择输入信号I作为输出信号OUT。相反地，如果输入信号I和输出信号OUT的相位不同，则多工器413选择延迟信号In_ck_d来作为输出信号OUT。在本发明一实施例中，信号传递同步器220由64个信号传递同步器单元410～4N0串接而成，值得注意地，信号传递同步器单元410～4N0的个数并不以此为限，本领域技术人员应明白此长度可依不同需求做调整。以下举例说明本实施例的时序图。
如图5所示，延伸图3所述的时序图。以时序信号Tune_clk为取样时钟来取样输入信号In，同样以信号传递同步器单元410为范例，当输入信号In由逻辑高电平转态为逻辑低电平或由逻辑低电平转态为逻辑高电平时，相位比对器412会比对输入信号I和输出信号OUT的相位。如果输入信号I和输出信号OUT同相位，则相位比对器412输出逻辑低电平的选择信号sel[0]以控制多工器413选择输入信号I以作为输出信号OUT。相反地，如果输入信号I和输出信号OUT相位不同，则相位比对器输出逻辑高电平的选择信号sel[0]以控制多工器413选择延迟信号In_ck_d以作为输出信号OUT。原则上，每次输入信号In的相位改变时，只有一个信号传递同步器单元的多工器的选择控制信号会在逻辑高电平。这个时候，延迟信号In_clk_d由选择控制信号等于逻辑高电平的这组多工器被插入，延迟信号In_clk_d并被往后传递，直到延迟信号In_clk_d被延迟的周期数足够了，这时清除多工器的选择信号为逻辑低电平，让多工器选择输入信号I以产生输出信号OUT。在图5绘示的例子中，在一开始输入信号In由逻辑低电平转态为逻辑高电平时，信号传递同步器的第四个单元的选择信号(sel[3])为逻辑高电平，此时延迟信号In_clk_d由第四级的信号传递同步单元插入。接着，输入信号In由逻辑高电平转态为逻辑低电平时，信号传递同步器的第八级的信号传递同步单元的选择信号(sel[7])为逻辑高电平，此时延迟信号In_clk_d由第八级的信号传递同步单元插入。当输入信号In再次由逻辑低电平转态为逻辑高电平时，选择信号sel[3]和sel[7]均为逻辑低电平，此时延迟信号In_clk_d则可由其它级的信号传递同步单元插入。请参考图6，图6绘示本发明实施例的组合逻辑门延迟电路230的实施方式。组合逻辑门延迟电路230是由多个延迟单元610-6M0所串接而成的，每一延迟单元包括一缓冲器以及一个二选一的多工器，以延迟单元610为范例，延迟单元610包括缓冲器611以及二选一的多工器612。多工器612将所接收到的输入信号输出到其输出端，或将经过缓冲器611延迟后的输入信号经过延迟后，输出到多工器612的输出端。多工器612的该输出信号的选择动作是依据所接收的一控制信号Ck_nn[0]来决定之。通过控制信号Ck_nn[0]～Ck_nn[6]的设定，输入信号CK1被延迟单元610-6M0依序进行延迟后输出到组合逻辑门延迟电路230的输出端产生输出信号CK_out。在本发明一实施例中，组合逻辑门延迟电路230由64个延迟单元610-6M0串接而成，值得注意地，延迟单元610-6M0的个数并不以此为限，本领域技术人员应明白此长度可依不同需求做调整。
如图2所示，输入信号In是反馈自组合逻辑门延迟电路230的输出端上的输出信号CK_out。由环型振荡器的原则本领域技术人员应明白，此处输入信号In经过时钟计数延迟器210、信号传递同步器220，并经过组合逻辑门延迟电路230后得到与原始的输入信号In反向的输出信号Ck_out。
请参考图7，图7绘示本发明另一实施例的环型振荡器700的示意图。环型振荡器700包括同步时钟计数延迟器710以及组合逻辑门延迟电路720。图7中的组合逻辑门延迟电路720与图2中的组合逻辑门延迟电路230相同，而同步时钟计数延迟器710功能上等效于图2中的时钟计数延迟器210及信号传递同步器220。
以下请参照图8，图8绘示本发明实施例的同步时钟计数延迟器710的一实施方式。同步时钟计数延迟器710包括波缘检测器820、振荡器830以及计数器840。同步时钟计数延迟器710依据延迟控制信号CK_delay[19:0]将输入信号In延迟一个延迟量以产生一延迟信号In_ck_d。其中的延迟量等于振荡器830所产生的时钟信号Tune_clk的一个或多个周期，。换言之，同步时钟计数延迟器710通过波缘检测器820检测到输入信号In的上升缘或下降缘时，立即通过启动信号En启动振荡器830以产生时钟信号Tune_clk。计数器840收到Tune_clk信号并开始计算Tune_clk个数，而当计数器840计数的结果等于相对应延迟控制信号CK_delay[19:0]所设定个数时，振荡器830对应被关闭。上述关于振荡器830的关闭动作，是通过计数器840传送重置信号CLR至波缘检测器820。波缘检测器820则依据所接收到的重置信号CLR来关闭启动信号En，并藉此关闭振荡器830。
如图10所示。振荡器830用以依据致能信号En，而振荡产生时钟信号Tune_clk。计数器840用以接收输入信号In、时钟信号Tune_clk及延迟控制信号CK_delay[19:0]，并依据延迟控制信号CK_delay[19:0]将输入信号In延迟上述的时钟信号Tune_clk相对应个周期，以产生第一延迟信号In_ck_d。并且在依据时钟信号Tune_clk所进行的计数动作数到相对应个周期时，输出重置信号CLR来关闭振荡器830的致能信号En。
请参考图9，图9为本发明一实施例中波缘检测器820的示意图。在本实施例中，波缘检测器820包括延迟器922、异或非门924以及SR闩锁器(SRlatch)926。延迟器922用以延迟上述的输入信号In，以产生延迟输入信号In_d。输入信号In及延迟输入信号In_d经过异或非门924得到输出前置信号S1。触发器926可以是一个SR触发器，前置信号S1接到SR闩锁器926的设定端S，而SR闩锁器926的重置端R接收重置信号CLR。
上述的振荡器830可为压控振荡器、环型振荡器或是其它类型的振荡器。
综上所述，本发明的延迟线电路基于时钟信号调整其输入信号的延迟，设定延迟控制信号以决定将输入信号延迟相对应个时钟信号周期。藉此，延迟线电路不须使用过多的延迟单元，即可将输入信号延迟至所需的长度，进而将振荡时钟调整至所需的频率。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (8)
1.一种环型振荡器电路，包括：
一时钟计数延迟器，接收一输入信号、一时钟信号及一第一延迟控制信号，并依据该第一延迟控制信号及该时钟信号延迟该输入信号以产生一第一延迟信号；
一信号传递同步器，耦接该时钟计数延迟器，接收该输入信号，并依据该输入信号的转态点来产生一第二延迟信号；以及
一组合逻辑门延迟电路，耦接该信号传递同步器，接收该第二延迟信号，依据一第二延迟控制信号来延迟该第二延迟信号以产生一输出信号，
其中，该时钟计数延迟器接收该输入信号的端点耦接至该组合逻辑门延迟电路产生该输出信号的端点。
2.根据权利要求1所述的环型振荡器电路，其中该信号传递同步器包括：
多个第一延迟单元，该多个第一延迟单元相互串接，各该第一延迟单元具有第一输入端、第二输入端以及输出端，第一级的第一延迟单元的第二输入端接收该输入信号，各该第一延迟单元的输出端耦接至其后一级的第一延迟单元的第二输入端，该些第一延迟单元的第一输入端共同接收该第一延迟信号，
其中各该第一延迟单元依据比较其第二输入端所接收的信号及输出端的信号的相位，来选择该第一延迟信号及各该第一延迟单元的第二输入端所接收的信号的其中之一以输出至其输出端。
3.根据权利要求2所述的环型振荡器电路，其中各该第一延迟单元包括：
一缓冲器，其输入端耦接各该第一延迟单元的第二输入端；
一相位比对器，耦接各该第一延迟单元的第二输入端及各该第一延迟单元的输出端，依据比较各该第一延迟单元的第二输入端所接收的信号及输出端的信号的相位来产生一选择信号；以及
一多工器，耦接该缓冲器的输出端以及该相位比对器，该多工器依据该选择信号来选择该第一延迟信号及各该第一延迟单元的第二输入端所接收的信号的其中之一以输出至各该第一延迟单元的输出端。
4.根据权利要求1所述的环型振荡器电路，其中，该组合逻辑门延迟电路包括多个串接的第二延迟单元，各该些第二延迟单元包括输入端、控制端及输出端，各该些第二延迟单元依据其控制端所接收的该第二延迟控制信号直接将其输入端所接收的信号输出至其输出端或使各该些第二延迟单元的输入端所接收的信号传至至少一逻辑门以进行延迟，再将延迟后的信号输出至各该些第二延迟单元的输出端。
5.根据权利要求4所述的环型振荡器电路，其中各该些第二延迟单元包括：
一缓冲器，其输入端耦接至各该第二延迟单元的输入端；以及
一多工器，耦接该缓冲器的输出端以及输入端，并接收该第二延迟控制信号的一位，该多工器依据所接收的该第二延迟控制信号的一位来选择输出该缓冲器的输出端或输入端上的信号至各该第二延迟单元的输出端。
6.一种环型振荡器电路，包括：
一同步时钟计数延迟器，用以接收一输入信号以及一第一延迟控制信号，并依据该第一延迟控制信号及一时钟信号延迟该输入信号以产生一第一延迟信号，其中该同步时钟计数延迟器包括:
一波缘检测器，用以检测该输入信号的至少一波缘，并藉以输出一致能信号，其中该输入信号的该波缘与该致能信号的至少一转态点在时序上同步；
一振荡器，耦接该波缘检测器，该振荡器依据该致能信号以产生该时钟信号；以及
一计数器，用以接收该输入信号、该时钟信号及该第一延迟控制信号，并依据该第一延迟控制信号延迟该输入信号多个该时钟信号的周期以产生该第一延迟信号；以及
一组合逻辑门延迟电路，用以接收该第一延迟信号，并依据一第二延迟控制信号将该第一延迟信号延迟以产生一输出信号，其中，该同步时钟计数延迟器接收该输入信号的端点耦接至该组合逻辑门延迟电路产生该输出信号的端点。
7.根据权利要求6所述的环型振荡器电路，其中该振荡器为环形振荡器。
8.根据权利要求6所述的环型振荡器电路，其中该波缘检测器包括：
一延迟器，接收该输入信号，并延迟该输入信号以产生一延迟输入信号；
一异或门，其一输入端接收该输入信号，其另一输入端接收该延迟输入信号；以及
一SR闩锁器，其设定端耦接该异或门的输出端，其重置端接收一重置信号。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170517 |