CN101999144B - 基于延迟锁定回路具有时钟回复单元的接收器 - Google Patents

基于延迟锁定回路具有时钟回复单元的接收器 Download PDF

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Abstract

一种接收器,用于接收输入信号(时钟嵌入数据(CED)信号),其中时钟信号是周期地嵌入多个数据信号之间,包括:时钟回复单元,配置以回复和输出该时钟信号;以及串并联转换器,配置以回复和输出数据信号。该输入信号(该CED信号)包括单一准位信号,其中该时钟信号是在该相同准位周期地嵌入所述数据信号之间。该时钟回复单元基于延迟锁定回路(DLL)而配置,不使用用于产生参考时钟信号的内部振荡器。

Description

基于延迟锁定回路具有时钟回复单元的接收器

技术领域

[0001] 本发明涉及一种显示驱动系统的接收器,尤其涉及一种基于延迟锁定回路具有时钟回复单元的接收器,其中,排除相位锁定回路(PLL)结构而利用时钟回复单元,其仅使用延迟锁定回路(DLL)结构而不使用用于产生传统参考时钟信号的独立振荡器来实现,从而可以回复嵌入数据信号之间且具有与数据信号相同准位和大小的时钟信号。

背景技术

[0002] 通常,显示装置包括时序控制器,其处理影像数据并产生时序控制信号,从而驱动用于显示影像数据的面板,以及数据驱动器,其使用影像数据和时序控制器所传送的时序控制信号来驱动面板。

[0003] 用于传输欲显示的影像数据的接口,是在时序控制器和数据驱动器之间,包括多点信号传输接口,其中多个数据驱动器共享一数据信号线和一时钟信号线,点对点差分信号传输(pros)接口,其中数据差分信号和时钟差分信号独立地提供至各个数据驱动器,以及接口,其中数据和时钟信号是分为多个准位,而具有时钟信号嵌入其间的数据差分信号,是透过独立信号线从时序控制器传输至数据驱动器。

[0004] 本申请人已在韩国专利申请第10-2008-0102492号中提出一种接口,其中使用单一准位信号,其具有相同准位嵌入数据信号之间的时钟信号,而数据和时钟信号藉由独立的单一信号线一同传送,从而数据和时钟信号可以藉接收器而回复。

[0005] 在所述界面中,用于透过各个独立的信号线将具有时钟信号嵌入其中的数据差分信号传输至数据驱动器,传送器产生传送信号,其对应至各个数据位并且周期地转变。周期的转变可藉由预定数量的数据位间插入的虚设位而发生。也就是说,由于数据位之前和之后立即传送的部分具有与数据位不同的值,因此发生周期的转变。在此情况下,由于数据驱动器中所提供的接收器无法接收独立的时钟信号,为了接收嵌有时钟信号的数据差分信号并回复原始数据,嵌入数据信号之间的时钟信号应从所接收的差分信号回复。

[0006] 因此,接收器应提供有回复电路,用于回复时钟信号,可了解的是,在传统技术中,这种时钟回复电路具有PLL结构。也就是说,因为需要接收器内部的振荡器所产生的作为时钟信号的参考时钟信号以回复接收的数据,可了解的是时钟信号回复单元透过PLL而配置,其具有产生参考时钟信号的振荡器。

[0007] 如韩国专利第868299号中所揭露的,数据驱动器中所提供的传统接收器包括时钟产生单元,其用以产生从通过信号线所接收的差分信号的周期转换中接受的时钟信号,以及取样器,其用以依据接收的时钟信号和回复数据位来取样差分信号。

[0008] 时钟产生单元包括转换侦测电路,用以输出对应至接收到的差分信号的周期转换以及回馈时钟信号的转换之间的时间差的信号,以及振荡器,用以改变回馈时钟信号和接收的时钟信号的相位,以响应从转换侦测电路输出的信号。

[0009] 转换侦测电路的配置方式为振荡器的振荡频率利用初始同步后输入的时钟信号确定,并且当之后输入数据时,转换侦测器的操作中断或者再启动。在此情况下,当初始同步后,输入的时钟信号产生致能信号,由于在除了致能信号间隔的时间间隔期间,不存在时钟边缘,因此在接收的时钟信号的产生上没有影响。

[0010] 因此,在时钟产生单元配置中,由虚设位所构成的接收信号的上升沿或下降沿识别为其中致能信号具有高逻辑准位的间隔期间的转换,而不识别为其中致能信号具有低逻辑准位的间隔期间的转换,从而振荡器所产生的接收的时钟信号的频率和相位利用虚设位从周期转换中偏离。

[0011] 从而,传统的时钟产生单元是根据PLL结构而配置,该结构具有的特征为振荡器中的回馈信号在初始同步之后再一次输入至振荡器,以产生致能信号。

[0012] 然而,根据PLL结构而配置的传统的时钟产生单元,所具有的问题在于作为内部回馈回路的PLL中,颤动连续累计。

[0013] 又,传统的时钟产生单元可不仅具有DLL的特征,其中接收的信号直接在初始同步中输入至振荡器以产生致能信号,还具有PLL的特征,其中振荡器中的回馈信号在初始同步之后输入至振荡器以产生致能信号。

[0014] 然而,传统的时钟产生单元,在初始同步中藉由DLL结构并在初始同步之后利用PLL结构操作,存在的问题是振荡频率和相位由于在操作期间回路的变化而易于歪曲。

[0015] 再者,由于初始同步之后利用PLL结构产生致能信号,仍旧导致在内部回馈回路的PLL中颤动连续累计的问题。

发明内容

[0016] 因此,本发明已为了解决现有技术中所出现的问题作出努力,并且本发明的目标是提供基于延迟锁定回路具有时钟回复单元的接收器,其仅使用延迟锁定回路来回复周期地嵌入于时钟嵌入数据(CED)信号的数据信号之间的时钟信号,藉以防止由于通过回馈回路连续传送的时钟信号而导致颤动累计。

[0017] 一种基于延迟锁定回路具有时钟回复单元的接收器,包括:时钟回复单元,配置以回复和输出该时钟信号;以及串并联转换器,配置以回复和输出数据信号,其中该时钟回复单元被配置以在时钟链间隔期间接收仅包含有时钟信号的时钟嵌入数据信号,以及在时钟链间隔之后接收周期地嵌入于数据信号之间的时钟信号;在时钟链间隔之后自时钟嵌入数据信号中产生主要时钟信号;以及自用于延迟所述主要时钟信号的延迟时钟信号中提供回复时钟信号,其中该时钟回复单元基于延迟锁定回路而配置。

[0018] 本发明的有益效果

[0019] 本发明的优点在于,通过使用仅基于延迟锁定回路配置的时钟回复单元来回复当嵌入于数据信号之间时传送的且具有与数据信号相同准位和大小的时钟信号,并且防止由于相位锁定回路中的回馈回路导致的颤动累计,以及防止由于延迟锁定回路和相位锁定回路的混合使用而导致在振汤频率和相位中出现扰乱。

附图说明

[0020] 图1为说明依照本发明实施例中基于延迟锁定回路且具有时钟回复单元的接收器的首选实施例的方块图;

[0021] 图2为显示依照本发明实施例中由具有嵌入时钟信号的时钟嵌入数据(CED)信号所构成的数据传送的实例性图示;

[0022] 图3为依照本发明实施例中时钟回复单元的结构图示;

[0023] 图4为依照本发明实施例中时钟产生器的结构图示;以及

[0024] 图5和图6为说明依照本发明实施例中时钟回复单元操作的时序图。

[0025] 附图标记说明

[0026] 100串并联转换器

[0027] 200时钟回复单元

[0028] 210时钟产生器

[0029] 211屏蔽信号产生器

[0030] 212传送开关

[0031] 213断流开关

[0032] 214上拉部分

[0033] 215下拉部分

[0034] 216 第一开关

[0035] 217 第二开关

[0036] 220电压控制延迟线

[0037] 230相位差侦测器

[0038] 240低通滤波器

具体实施方式

[0039] 现在并参考图式更加详细地描述本发明实施例。无论如何,图式和说明书中所用的相同的符号说明代表相同或类似的部分。

[0040] 图1为说明依照本发明实施例中用于接收具有嵌入时钟信号的时钟嵌入数据信号的接收器的方块图。

[0041] 参考图1,用于接收嵌入有时钟信号的时钟嵌入数据信号的接收器包括串并联转换器100,配置以从时序控制器接收通过串联信号线所传送的时钟嵌入数据(clockembedded data:CED)信号,将时钟嵌入数据信号转换为平行数据并将回复的数据传送至显示面板,以及时钟回复单元200,配置以提取在时钟嵌入数据(CED)信号中嵌入的时钟信号,传送采样时钟信号至串并联转换器100,用于数据信号的回复,并输出回复时钟信号,用于数据的输出。

[0042] 本发明旨在解决基于PLL配置的时钟回复单元中,由于随着时钟回复单元中产生的时钟信号穿过内部回馈回路时颤动连续累计所引起的问题。本发明提出的时钟回复单元200配置为仅使用DLL,其中颤动不会连续累计,从而嵌入在时钟嵌入数据(CED)信号的时钟信号可经接收器回复,而不使用产生传统参考时钟信号的振荡器。在这个方面,由于接受器的其它组成部分,如串并联转换器100,除了时钟回复单元200以外都可配置类似于接收时钟嵌入数据(CED)信号并实现回复的传统接收器,仅基于DLL所形成的时钟回复单元200的配置,将在以下详细描述。

[0043] 由接收器所接收的时钟嵌入数据(CED)信号是其中时钟信号嵌入在传送的数据信号之间的信号,并通过信号线从时序控制器传送至数据驱动器。此时,时钟嵌入数据(CED)信号优选地为具有与数据信号相同准位和大小且嵌入于数据信号之间的时钟信号,可理解的是时钟信号可以多准位嵌入。该时钟嵌入数据(CED)信号作为由接收器通过信号线所接收的输入信号,可包括一个差分信号或单端信号。

[0044] 此外,时钟嵌入数据(CED )信号可以仅包括时钟信号,或者可以为嵌入于数据信号中的信号。

[0045] 因此,在本发明的说明书中,在仅时钟信号包含在时钟嵌入数据(CED)信号的情况下,其可以被区分为“第一时钟嵌入数据信号”;在时钟信号嵌入于数据信号的情况下,其可以被区分为“第二时钟嵌入数据(CED)信号”。并且,在没有必要区分信号的情况下,其可以共同表示为“时钟嵌入数据(CED)信号”。

[0046] 图2为显示依照本发明实施例中由具有嵌入时钟信号的时钟嵌入数据(CED)信号所构成的数据传送的实例性图示。

[0047] 参考图2,时钟嵌入数据(CED)信号在数据位之间周期地插入相同准位的时钟位,并且在数据和时钟位之间插入虚设位,从而代表插入的时钟位的上升沿或下降沿。此时,明显可增加虚设位和时钟位的宽度,进而简化电路设计。

[0048] 时序控制器在传送数据信号之前传送仅包括时钟信号的时钟嵌入数据(CED)信号,藉以开始时钟链。数据驱动器产生用于回复嵌入的时钟信号的主要时钟信号,以响应在时钟链间隔期间传送的第一时钟嵌入数据(CED)信号。当主要时钟信号(MCLK)稳定时,锁定信号LOCK1~LOCKn转变为“H”状态。

[0049] 时序控制器在预定时间的间隔之后结束时钟链,并且开始包含有数据信号和时钟信号的第二时钟嵌入数据(CED)信号的传输。若锁定信号LOCK在数据传输期间转变为“L”状态(低逻辑状态),时序控制器立刻重新启动时钟链,并且维持时钟链持续预设的时间。

[0050] 图3为依照本发明实施例中时钟回复单元的结构图示。

[0051] 参考图3,时钟回复单元200基于延迟锁定回路(DLL)配置,并且基于提供延迟时钟信号的延迟锁定回路(DLL)配置,以回复自传送器传送的时钟嵌入数据(CED)信号中的时钟信号,并产生至少一个采样时钟信号和用于数据信号侦测的回复时钟信号。

[0052] 时钟回复单元200被配置为包括:时钟产生器210,被配置以自时钟嵌入数据(CED)信号中产生主要时钟信号(MCLK);延迟线220,用于延迟时钟产生器210中所产生的主要时钟信号MCLK,并输出依延迟量具有各种相位的延迟时钟信号;相位差侦测器230,用以比较延迟线220的延迟时钟信号,并侦测相位差或时序差;以及低通滤波器240,用以依相位差侦测器230的比较结果产生延迟控制的信号VCTRL,并将延迟的信号供应至延迟线220。

[0053] 时钟产生器210用于产生屏蔽信号MASK、上拉信号PU或下拉信号H),以响应延迟线220所输出的各种延迟时钟信号中的至少一个信号,并回复数据信号之间所嵌入的时钟信号。因此,时钟产生器接收作为输入从延迟线220所输出的延迟时钟信号CK1XK2-CKmi,并在产生延迟的时钟信号CKp CK^CK2N+1之前,藉由在时钟链间隔期间输入的时钟嵌入数据(CED)信号产生主要时钟信号MCLK。此时,延迟时钟信号的数量应至少等于或大于2N+1,其中N是自然数,其指出周期地嵌入时钟位之间存在的数据位数量。

[0054] 图4为依照本发明 实施例中时钟产生器的结构图示。

[0055] 参考图4,时钟产生器210包括屏蔽信号产生器211,用于接收延迟时钟信号并产生屏蔽信号MASK ;传送开关212,用于切换断流开关,以响应屏蔽信号MASK并控制时钟嵌入数据(CED)信号的传输状态;断流开关213,用以切断时钟嵌入数据(CED)信号的直接传输,以响应时序控制器所传输的锁定信号LOCK和屏蔽信号MASK ;上拉部分214和下拉部分215,用以彼此补偿地操作,以响应当断流开关213关闭并产生和输出主要时钟信号MCLK时,延迟时钟信号CKp CKfCK2N+1的至少一个信号;以及第一开关216,用以连接上拉部分214的一端与电源供应电压VDD,以及第二开关217,用以连接下拉部分215的一端与接地电压GND。此时,锁定信号LOCK为通知时钟链间隔结束的信号,并指出延迟锁定回路的操作稳定或外部输入信号稳定。

[0056] 屏蔽信号产生器211包含屏蔽电路,其接收通过延迟线220中的多个反相器延迟之后所输出的延迟时钟信号CK1XK^CK2m,从而回复嵌入于时钟嵌入数据(CED)信号中的时钟信号,并侦测时钟信号的上升沿或下降沿。

[0057] 切换传送开关212以响应锁定信号LOCK,并控制断流开关213的操作,从而可传送用于侦测时钟嵌入数据(CED)信号中嵌入的时钟信号的边缘的屏蔽信号MASK。传送开关212具有一端连接至屏蔽信号产生器211,而另一端连接至断流开关213,用于切断作为时钟产生器210的输出的时钟嵌入数据(CED)信号的传送。

[0058] 当锁定信号LOCK处于逻辑高状态而屏蔽信号MASK处于逻辑低状态时,上拉部分214和下拉部分215使用或结合延迟时钟信号CKpCKfCKmi的至少一个信号产生上拉信号PU或下拉信号PD,藉以实现上拉和下拉操作,并回复除了在时钟嵌入数据(CED)信号中嵌入的时钟信号边缘以外的剩余部分。

[0059] 上拉部分214在一端透过第一开关216连接至电源供应电压VDD,而下拉部分215透过第二开关217的接 地电压GND连接。第一开关216和第二开关217藉由锁定信号LOCK控制,从而当锁定信号LOCK在逻辑低(L)状态时关闭,而当锁定信号LOCK在逻辑高(H)状态时开启。

[0060] 因此,当锁定信号LOCK在逻辑低状态时,第一开关216防止上拉部分214连接至电源供应电压VDD,第二开关217防止下拉部分215连接至接地电压GND。又,当锁定信号LOCK在逻辑高状态时,第一开关216将上拉部分214连接至电源供应电压VDD,第二开关217将下拉部分215连接至接地电压GND。

[0061] 依照这种方式,由于第一开关216和第二开关217的操作经锁定信号LOCK控制,因此当DLL的锁定信号LOCK在逻辑低(L)状态时,可防止主要时钟信号MCLK由于上拉部分214和下拉部分215的错误操作而错误地产生。

[0062] 从而,当输入对应于逻辑低输出时,由于上拉部分214关闭,而电源供应电压VDD和接地电压GND之间没有形成路径,因此下拉信号H)随着输出接地电压GND的电压值而输出,并且当输入对应于逻辑高输出时,由于输出节点的电位升高至电源供应电压,下拉部分215关闭,且从电源供应电压VDD至和接地电压GND没有通道形成,因此上拉信号I3U随着电源供应电压VDD的电压值输出而输出。上拉部分214和下拉部分215的切换操作所确定的值是输出作为主要时钟信号MCLK并转移至延迟线220。

[0063] 延迟线220可包括V⑶L或(XDL。延迟线220基于DLL配置,配置方式是不具有输出的延迟时钟信号再一次输入的回馈回路,而是具有多个延迟工具,能够接收、延迟进而从时钟产生器210输出主要时钟信号MCLK。[0064] 以下,描述延迟线,但不限于电压控制延迟线220。又,如第3图中所示,延迟工具包括反相器,可了解的是延迟工具不限于反相器,但可包括其它延迟单元或延迟组件。

[0065] 延迟线220产生第一延迟时钟信号,藉由在时钟链间隔期间延迟时钟产生器210所输出的主要时钟信号MCLK。另外,当时钟链周期结束之后,延迟线220透过上拉部分和下拉部分的操作,使用主要时钟信号MCLK,产生第二延迟时钟信号,其中该第二延迟时钟信号透过接收和延迟信号产生,该信号通过回复除了包括在第二时钟嵌入数据(CED)信号中的时钟信号的边缘以外的剩余部分所获得。

[0066] 提供给延迟线220的多个反相器,具有延迟单元,由一对反相器所组成,并透过成对的反相器产生和输出延迟时钟信号CKp CK2、CKfCK2N+1。

[0067] 此时,当从延迟线220所输出的延迟时钟信号传输至时钟产生器210时,除了插入数据之间的部分以外的剩余部分可回复。也就是,延迟时钟信号包括延迟而穿过成对反相器的时钟信号,并且在延迟时钟信号中选择的可选时钟信号输入至时钟产生器210,从而,当锁定信号LOCK在逻辑高状态时,而屏蔽信号MASK在逻辑低状态时,除了在时钟嵌入数据(CED)信号中嵌入的时钟信号边缘以外的剩余部分可透过操作上拉部分214或下拉部分215而回复。

[0068] 在作为延迟线220的输入信号的主要时钟信号(MCLK)以及经延迟线220延迟的延迟时钟信号之中的可选二个时钟信号是传送至相位差侦测器230,从而可比较时钟信号通过反相器延迟的延迟量。

[0069] 相位差侦测器230具有其输入作为延迟线220的输入信号的主要时钟信号(MCLK)中的可选二个时钟信号,和经延迟线220延迟的时钟信号,并用以产生上/下信号UP/DN,作为对应于二个时钟信号之间的时间差的延迟量控制信号,并输出上/下信号UP/DN至低通滤波器240。

[0070] 此时,当锁定信号LOCK在逻辑高状态并且DLL锁定时,相位差侦测器230具有其输入作为比较目标,从时钟产生器210输出的主要时钟信号MCLK中的二个可选信号以及时间差等于插入的时钟位周期的延迟时钟信号CK1XK2XK3-CK2iwtj而如第4图中所示,相位差侦测器230具有其二个输入第一延迟的第一延迟时钟信号CK1和穿过延迟线中所提供的所有多个成对反相器的第2N+1延迟的延迟时钟信号CK2N+1,并基于这二个输入时钟信号之间的时间差而产生上/下信号,可了解的是选择作为相位差侦测器230输入的二个延迟时钟信号并不限于这二个时钟信号。

[0071] 意味着,当第一延迟时钟信号CK1和第2N+1延迟时钟信号CK2N+1之间的时间差对应于作为正信号的上信号UP时,作为电荷泵的低通滤波器240充入电荷,并当时间差对应于作为负信号的下信号DN时,作为电荷泵的低通滤波器240释放电荷,从而控制延迟线220中的延迟量。

[0072] 低通滤波器240透过去除或减少由上/下信号UP/DN的高频成分提供能够调节延迟线的延迟量的信号。虽然如实施例中所述,低通滤波器240包括电荷泵,但可理解的是低通滤波器240并不限于此,并且可包括各种回路滤波器。

[0073] 在图3中,为了使低通滤波器240接收上/下信号UP/DN并输出电压控制信号VCTRL,用于调节延迟线220的延迟量,低通滤波器240的输出端连接至提供于延迟线220的反相器。因此,低通滤波器240去除或减少由相位差侦测器230中的二个时钟信号之间的时间差所产生的上/下信号的高频成分,并输出电压控制信号VCTRL。

[0074] 图5为说明依照本发明实施例中时钟回复单元操作的时序图。

[0075] 参考图5,为了回复插入在时钟嵌入数据(CED)信号之间的时钟信号的上升沿或下降沿,需要包含有时钟信号的第一时钟嵌入数据(CED)信号,其当初始回复时,具有对应于即将回复的时钟信号的周期。因此,在时钟链间隔期间,其中锁定信号LOCK在逻辑低状态,从传送器传输的第一时钟嵌入数据(CED)信号依现状输出作为时钟产生器210的主要时钟信号MCLK,并转移至电压控制延迟线220。在时钟链间隔期间,锁定信号LOCK从逻辑低(L)状态改变至逻辑高(H)状态。即使不提供单独的振荡器,在时钟链间隔期间,可产生用于时钟信号的回复的主要时钟信号(MCLK)。

[0076] 为了回复在时钟嵌入数据(CED)信号中嵌入的时钟信号,使用至少一个经延迟线220延迟的延迟时钟信号,产生了屏蔽信号MASK,用于侦测时钟嵌入数据(CED)信号的上升沿或下降沿,以及上拉信号PU和下拉信号PD,用于驱动上拉部分214和下拉部分215以产生除了屏蔽信号MASK所侦测的部分之外的时钟信号剩余部分。

[0077] 如图5所示,如果延迟时钟信号在各个延迟工具中一点一点地延迟,并且第一延迟时钟信号CK1和第2N+1延迟时钟信号CK2N+1的转移时序彼此对应,则不需要上/下信号并且可维持目前状态。然而,如果二个信号的转移时序彼此不对应,而在二个信号之间出现相位差,则通过低通滤波器240中充电和放电所产生的电压控制信号VCTRL调节延迟量。

[0078] 此外,第5图说明了上拉信号通过与第2N+1延迟时钟信号CK2n+1的上升沿同步化而产生,下拉信号ro通过与第2N-1延迟时钟信号CK2lri的上升沿同步化而产生。也就是说,第5图说明了上拉信号PU,以在使用具有与屏蔽信号(MASK)的结束时间相同的上升沿的第2N+1延迟时钟信号CK2n+1的边缘之后产生信号;以及说明了下拉信号PD,以使用具有与用作为上拉信号PU的第2N+1延迟时钟信号CK2n+1的结束时间相同的上升沿的第2N-1延迟时钟信号CK2lri来完成回复时钟信号。

[0079] 只有当锁定信号LOCK和屏蔽信号产生器211中所产生的屏蔽信号MASK 二者在逻辑高状态时,侦测在时钟嵌入数据(CED)信号中嵌入的时钟信号的边缘,并且如果屏蔽信号MASK在逻辑低状态时,时钟信号除了边缘的剩余部分,利用用于操作上拉部分214和下拉部分215的上拉信号I3U和下拉信号H)来回复。

[0080] 从而,可以在具有与数据信号相同准位和大小的时钟嵌入数据(CED)信号中回复嵌入的时钟信号,而防止未用独立相位固定回路的颤动的累计,并且没有使用独立的内部振荡器,并且可以输出回复时钟信号。

[0081] 图6为说明依照本发明实施例中时钟回复单元另一操作的时序图。

[0082] 参考图6,如上所述,为了回复嵌入在时钟嵌入数据(CED)信号中的时钟信号,在时钟链间隔期间由延迟线220通过延迟和输出输入信号(CED信号),产生屏蔽信号MASK,使用至少一个第一延迟时钟信号用于侦测在时钟嵌入数据(CED)信号中嵌入的时钟信号的上升沿或下降沿,以及产生上拉信号PU和下拉信号H),用于产生除了屏蔽信号MASK所侦测的部分之外的剩余部分。

[0083] 如图6中所示的时钟嵌入数据(CED)信号具有时钟信号之前的虚设位。当锁定信号LOCK和屏蔽信号MASK 二者都在逻辑高状态时,察觉虚设位之后嵌入的时钟信号的转移,以侦测在时钟嵌入数据(CED)信号中嵌入的时钟信号的上升沿或下降沿。此时,依所侦测的时钟嵌入数据(CED)信号的上升沿或下降沿而定,可改变用于驱动上拉部分214和下拉部分215的上拉信号I3U和下拉信号H)。

[0084] 依照这些方式,在本发明中,接收器产生用于接收器中的初始主要时钟信号,在时钟链间隔期间使用所传送的第一时钟嵌入数据(CED)信号,利用初始主要时钟信号产生的屏蔽信号,侦测嵌入于数据信号之间的时钟信号边缘至相同准位,回复除了以这种方式所侦测的部分以外的时钟信号的剩余部分,并产生主要时钟信号,并且选择延迟主要时钟信号的第二延迟时钟信号以输出回复时钟信号。结果,时钟信号可基于延迟锁定回路(DLL)从电压控制延迟线220的输出信号,即延迟时钟信号输出,而不使用用于产生内部振荡时钟信号的相位锁定回路(PLL)。

[0085] 尽管本发明最佳实施例已经作为示意目的描述,熟悉本领域的技术人员仍可以了解地是,在不脱离后附权利要求书揭露的本发明范围和精神下可做出各种变换、添加和替换。

Claims (10)

1.一种接收器,用于接收输入信号,其中时钟信号是周期地嵌入多个数据信号之间,所述接收器包括: 时钟回复单元,配置以回复和输出该时钟信号;以及 串并联转换器,配置以回复和输出数据信号, 其中该时钟回复单元被配置以 在时钟链间隔期间接收仅包含有时钟信号的时钟嵌入数据信号,以及在时钟链间隔之后接收周期地嵌入于数据信号之间的时钟信号; 在时钟链间隔之后自时钟嵌入数据信号中产生主要时钟信号;以及自用于延迟所述主要时钟信号的延迟时钟信号中提供回复时钟信号,其中该时钟回复单元基于延迟锁定回路而配置。
2.如权利要求1所述的接收器,其特征在于,该时钟回复单元包括: 时钟产生器,配置以输出在由在时钟链间隔之后产生的延迟时钟信号输入的时钟嵌入数据信号的数据信号中嵌入的时钟信号,作为主要时钟信号; 延迟线,具有多个延迟工具,通过延迟主要时钟信号输出作为具有相位差的延迟时钟信号; 相位差侦测器,配置以产生上/下信号,以侦测在主要时钟信号和延迟时钟信号之间的时间差或相位差;以及 低通滤波器,配置以提供用于控制延迟线的延迟量的电压控制信号,以响应相位差侦测器中的上/下信号。
3.如权利要求2所述的接收器,其特征在于,该时钟产生器包括: 屏蔽信号产生器,配置以接收所述延迟时钟信号,并产生屏蔽信号,用于侦测在时钟嵌入数据信号的数据信号中嵌入的时钟信号的边缘; 传送开关,配置以通过用于区分时钟链间隔的锁定信号来输出屏蔽信号或者固定逻辑状态值; 断流开关,配置以输出时钟嵌入数据信号作为主要时钟信号,以通过自传送开关施加的固定逻辑状态值响应时钟链间隔,并且在时钟链间隔之后,输出时钟嵌入数据信号作为主要时钟信号,以通过屏蔽信号侦测在时钟嵌入数据信号中嵌入的时钟信号的边缘;以及上拉部分和下拉部分,配置以当利用该屏蔽信号关闭该断流开关时,通过主要时钟信号和延迟时钟信号互补地操作,并且在边缘之后回复信号,并输出该信号作为主要时钟信号。
4.如权利要求3所述的接收器,其特征在于,该传送开关将该锁定信号的逻辑低状态视为该时钟链间隔,并将代表该逻辑高状态的值作为固定逻辑值施加到该断流开关;以及其中该断流开关依现状输出表示自传送开关的逻辑高状态的值的时钟嵌入数据信号作为主要时钟信号,并且将时钟嵌入数据信号传送至延迟线。
5.如权利要求3所述的接收器,其特征在于,当该锁定信号在该逻辑高状态时,该传送开关施加用于断流开关的该屏蔽信号;以及 其中在该屏蔽信号处于该逻辑高状态中的间隔期间,该断流开关侦测该时钟嵌入数据信号的时钟信号的边缘,并将侦测结果输出至该延迟线,防止该时钟嵌入数据信号在该屏蔽信号处于逻辑低状态中转移。
6.如权利要求2所述的接收器,其特征在于,包括具有数量等于或大于2N+1的延迟工具,其中N为表示在时钟嵌入数据信号中周期地嵌入的时钟位中存在的数据位的数量的自然数。
7.如权利要求2所述的接收器,其特征在于,该延迟线包括电压控制延迟线或电流控制延迟线。
8.如权利要求2所述的接收器,其特征在于,该延迟工具包括反相器。
9.如权利要求2至8任一项所述的接收器,其特征在于,该低通滤波器包括电荷泵,其具有输出端连接至该延迟线。
10.如权利要求1所述的接收器,其特征在于,所述时钟回复单元接收时钟嵌入数据信号,其中具有与数据信号相同大小和准`位的时钟信号周期地嵌入于数据信号之间。
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