CN110750129B - 分频电路 - Google Patents
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Abstract
本发明公开了一种分频电路，包括第一分频器以及第二分频器；第一分频器包括：第一累加器，在接收的时钟信号的每个上升沿来临时计数值加1，且在第一反馈信号的控制下清除第一累加器的计数值；第一比较器，比较第一累加器的计数值和第一分频信号，第一反馈信号为第一比较器的输出信号；第一异或门；第一触发器，第一触发器的输出为第二反馈信号，第一触发器的输出为第一分频器的输出信号div0_clock；第二分频器包括：第二累加器；第二比较器；第二异或门；第二触发器，输出为第二分频器的输出信号div1_clock；其中，div0_clock与div1_clock为相同时钟相位的信号。本发明提供的分频电路可以确保分频时钟先高周期后低周期，以避免不同分频比造成的时钟相位不一致的问题。
Description
技术领域
本发明是关于数字电路，特别是关于一种分频电路。
背景技术
随着设计与制造技术的发展，SoC芯片的应用也越来越多。随着芯片规模越来越大，功能越来越复杂，对时钟的要求也越来越多样性。例如同一时钟在不同应用场景下需要的频率有高有低，这就需要通过分频系数切换时钟频率。并且，有的电路还需要两个分频时钟控制的寄存器之间有直接的数据交互，这就对两个分频时钟的相位关系有要求。
计数器是数字电路中的一种逻辑电路，能够对脉冲信号的个数进行计数，以实现分频、定时等功能。分频器是计数器的一种常见应用，能够对给定的时钟信号进行分频，并得到所需要的时钟信号的一种硬件电路。加入分频系数信号控制的分频器，可实现灵活的分频应用。
基于此，本申请的发明人发现，同一个时钟源，经过不同分频器产生的分频时钟，当这些分频时钟之间是同步关系的情况下，可能会出现时钟相位不一致的问题，将不利于同步电路的时序收敛，甚至造成逻辑功能错误。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种分频电路，其能够避免时钟相位不一致的问题。
为实现上述目的，本发明提供了一种分频电路，包括第一分频器以及第二分频器；所述第一分频器包括：第一累加器，所述第一累加器的输入端用于接收时钟信号，所述第一累加器的CLR端口用于接收第一反馈信号，所述第一累加器用于在所述时钟信号的每个上升沿来临时计数值加1，且在所述第一反馈信号的控制下清除第一累加器的计数值；第一比较器，所述第一比较器的一输入端用于接收所述第一累加器的输出信号，所述第一比较器的另一输入端接收第一分频信号，所述第一比较器用于比较第一累加器的计数值和第一分频信号，其中，所述第一累加器的输出信号为所述第一累加器的计数值，所述第一分频信号为外部输入的控制信号，所述第一反馈信号为所述第一比较器的输出信号；第一异或门，用于接收所述第一比较器的输出信号eq0以及第二反馈信号；第一触发器，用于接收第一异或门的输出信号，所述第一触发器的置位端接收置位信号，所述第一触发器的输出为第二反馈信号，所述第一触发器的输出为第一分频器的输出信号div0_clock；
所述第二分频器包括：第二累加器，所述第二累加器的输入端接收时钟信号，所述第二累加器的CLR端口用于接收第三反馈信号，所述第二累加器用于在所述时钟信号的每个上升沿来临时计数值加1，且在所述第三反馈信号的控制下清除第二累加器的计数值；第二比较器，所述第二比较器的一输入端用于接收所述第二累加器的输出信号，所述第二比较器的另一输入端接收第二分频信号，所述第二比较器用于比较第二累加器的计数值和第二分频信号，其中，所述第二累加器的输出信号为所述第二累加器的计数值，所述第二分频信号为外部输入控制信号，所述第三反馈信号为所述第二比较器的输出信号；第二异或门，用于接收所述第二比较器的输出信号eq1以及第四反馈信号；第二触发器，用于接收第二异或门的输出信号，所述第二触发器的置位端接收置位信号，所述第二触发器的输出为第四反馈信号，所述第二触发器的输出为第二分频器的输出信号div1_clock；其中，所述div0_clock与div1_clock为相同时钟相位的信号。
在一优选的实施方式中，所述分频电路还包括：第一分频系数寄存器，用于接收第一分频系数，并在eq0和eq1同时有效且div0_clock与div1_clock处于低周期时，将第一分频系数赋值给第一分频系数寄存器；所述第一分频系数寄存器的输出端用于产生第一分频信号。
在一优选的实施方式中，所述分频电路还包括：第一与门，所述第一与门的一输入端用于接收！div0_clock&eq0信号，另一输入端用于接收！div1_clock&eq1信号，所述第一与门在eq0和eq1同时有效且div0_clock与div1_clock处于低周期时输出高电平信号；所述第一分频系数寄存器的使能控制输入端EN用于接收第一与门的输出信号，第一分频系数寄存器的一输入端用于接收第一分频系数，另一输入端用于接收时钟信号；所述第一分频系数寄存器的输出端用于产生第一分频信号。
在一优选的实施方式中，所述分频电路还包括：第二分频系数寄存器，用于接收第二分频系数，并在eq0和eq1同时有效且div0_clock与div1_clock处于低周期时，将第二分频系数赋值给第二分频系数寄存器；所述第二分频系数寄存器的输出端用于产生第二分频信号。
在一优选的实施方式中，所述分频电路还包括：第二与门，所述第二与门的一输入端用于接收！div0_clock&eq0信号，另一输入端用于接收！div1_clock&eq1信号，所述第二与门在eq0和eq1同时有效且div0_clock与div1_clock处于低周期时输出高电平信号；所述第二分频系数寄存器的使能控制输入端EN用于接收第二与门的输出信号，第二分频系数寄存器的一输入端用于接收第二分频系数，另一输入端用于接收时钟信号；所述第二分频系数寄存器的输出端用于产生第二分频信号。
与现有技术相比，根据本发明的分频电路，通过设置置位触发器，能确保分频时钟先高周期后低周期，以避免不同分频比造成的时钟相位不一致的问题。
附图说明
图1是现有技术的分频电路的第一分频系数div0和第二分频系数div1选择6分频时的相位示意图。
图2是现有技术的分频电路的第一分频系数div0选择6分频，第二分频系数div1选择12分频时的相位示意图。
图3是根据本发明一实施方式的分频电路的结构示意图。
图4是根据本发明一实施方式的分频电路在div0选择6分频，div1选择12分频时的相位示意图。
图5是现有技术的分频电路在T1时刻的第二分频系数div1从6分频切换为12分频的相位示意图。
图6是根据本发明另一实施方式的分频电路的结构示意图。
图7是根据本发明一实施方式的分频电路在T1时刻的第二分频系数div1从6分频切换为12分频时的相位示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
同一个时钟源，经过不同分频器产生的分频时钟，当这些分频时钟之间是同步关系的情况下，可能会出现时钟相位不一致的问题，将不利于同步电路的时序收敛，甚至造成逻辑功能错误。以下通过两种情况来进行详细说明
现有技术中的分频电路包括时钟源clock以及分频器。时钟源clock，分别经过两路分频器0和分频器1，产生分频时钟div0_clock、div1_clock。假设分频系数div0为可选6/12/24分频，分频系数div1为可选6/12/24分频，div0_clock与div1_clock设计为同步时钟。但div0_clock与div1_clock的时钟相位有可能不一致。分频器用于接收分频系数例如div0以及div1，以及时钟信号，根据分频系数，以及时钟信号产生分频时钟div0_clock与div1_clock。分频系数div0以及div1为可选6/12/24分频，分频器中的分频时钟的时钟相位有可能不一致。
如图1所示，其为现有技术的分频电路的第一分频系数div0和第二分频系数div1选择6分频时的相位示意图。其中，div0_clock与div1_clock之间的相位差始终为0。如图2所示，其为现有技术的分频电路的div0选择6分频，div1选择12分频时的相位示意图，在第一、第二累加器为0时div0_clock与div1_clock之间的相位差为3个clock周期。图1和图2中，由于分频系数不同，div0_clock与div1_clock之间的相位不一致，对功能和时序将带来不利影响。
如图3所示，根据本发明一优选实施方式的分频电路的结构示意图，本实施例提供的分频电路可以包括多个分频器。至少包括第一分频器1以及第二分频器2；所述第一分频器1包括：第一累加器11、第一比较器12、第一异或门13以及第一触发器14。
第一累加器11，所述第一累加器的输入端用于接收时钟信号，所述第一累加器的CLR端口用于接收第一反馈信号，第一累加器11用于在所述时钟信号的每个上升沿来临时计数值加1，且在所述第一反馈信号的控制下清除第一累加器的计数值。其中，当第一反馈信号为1时，清除计数值，为0时不清除计数值。
第一比较器12，所述第一比较器12的一输入端用于接收所述第一累加器11的输出信号，所述第一比较器12的另一输入端接收第一分频信号，所述第一比较器12用于比较第一累加器11的计数值和第一分频信号，当相同时，比较器输出1，否则输出0，其中，所述第一累加器11的输出信号为所述第一累加器11的计数值，所述第一分频信号为外部输入的控制信号，所述第一反馈信号为所述第一比较器12的输出信号。
具体的，第一分频信号是代表分频系数，比如div0_reg＝4表示4分频。本信号为外部控制信号，可以来自于CPU等控制端。
第一异或门13，用于接收所述第一比较器的输出信号eq0以及第二反馈信号。第一触发器14用于接收第一异或门的输出信号，所述第一触发器14的置位端接收置位信号，所述第一触发器14的输出为第二反馈信号，所述第一触发器14的输出为第一分频器的输出信号div0_clock。
具体的，当eq0为0时，第一触发器的输出保持不变，当eq0为1时，第一触发器的输出翻转，div0_clock为分频时钟。
所述第二分频器2包括：第二累加器21、第二比较器22、第二异或门23、第二触发器24。
第二累加器21，所述第二累加器的输入端接收时钟信号，所述第二累加器的CLR端口用于接收第三反馈信号，所述第二累加器用于在所述时钟信号的每个上升沿来临时计数值加1，且在所述第三反馈信号的控制下清除第二累加器的计数值；第二比较器22，所述第二比较器的一输入端用于接收所述第二累加器的输出信号，所述第二比较器的另一输入端接收第二分频信号所述第二比较器用于比较第二累加器的计数值和第二分频信号，其中，所述第二累加器的输出信号为所述第二累加器的计数值，所述第二分频信号为外部输入控制信号，所述第三反馈信号为所述第二比较器的输出信号；第二异或门23，用于接收所述第二比较器的输出信号eq1以及第四反馈信号；第二触发器24，用于接收第二异或门的输出信号，所述第二触发器的置位端接收置位信号，所述第二触发器的输出为第四反馈信号，所述第二触发器的输出为第二分频器的输出信号div1_clock；
其中，所述div0_clock与div1_clock为相同时钟相位的信号。
图4为本发明一实施方式的分频电路在div0选择6分频，div1选择12分频时的相位示意图，由此，在将第一触发器和第二触发器设置为置位触发器之后，时钟先高周期，后低周期，在a和c点，div0_clock与div1_clock时钟相位一致，有利于时序收敛。
由此，通过将第一触发器和第二触发器设置为置位触发器，能保证div0_clock与div1_clock初始状态都为高，即时钟先高周期，后低周期，在第一累加器和第二累加器为0时刻，两个时钟同时上升沿，这个时刻两个时钟相位一致，从而解决分频系数不同导致的div0_clock与div1_clock之间时钟相位不一致的问题。
进一步地，当工作状态下动态切换时钟频率，也可能出现时钟相位不一致的情况。
如图5所示，其为现有技术的分频电路在T1时刻第二分频系数div1从6分频切换为12分频的相位示意图，T1为随机时间点，T1之前，div0_clock与div1_clock之间的相位差为0；T1之后，分频系数div1从6分频切换为12分频，导致在第一、第二累加器为0时div0_clock与div1_clock之间的相位差为3个clock周期。
可以看出，由于分频系数切换时间点T1的随机出现，div0_clock与div1_clock之间的相位可能不一致，对功能和时序将带来不利影响。
如图6所示，根据本发明一优选实施方式的分频电路的结构示意图，本实施例中的分频电路还包括：第一分频系数寄存器15以及第二分频系数寄存器25。还可以包括第一与门16以及第二与门26。
第一分频系数寄存器15用于接收第一分频系数，并在eq0和eq1同时有效，且div0_clock与div1_clock处于低周期时，将第一分频系数赋值给第一分频系数寄存器；所述第一分频系数寄存器的输出端用于产生第一分频信号。
第二分频系数寄存器25用于接收第二分频系数，并在eq0和eq1同时有效，且div0_clock与div1_clock都处于低周期时，将第二分频系数赋值给第二分频系数寄存器；所述第二分频系数寄存器的输出端用于产生第二分频信号。
由此，累加器都处于CLR状态并且分频时钟处于低周期，以确保在工作过程中分频系数切换过程中div0_clock与div1_clock之间时钟相位不一致的问题。
所述第一与门16的一输入端用于接收！div0_clock&eq0信号，另一输入端用于接收！div1_clock&eq1信号；其中，！div0_clock&eq0信号为第一分频器的输出信号取反再与第一比较器的输出信号进行与之后的信号。！div1_clock&eq1信号为第二分频器的输出信号按位取反再与第二比较器的输出信号进行按位与之后的信号。
所述第一分频系数寄存器15的使能控制输入端EN用于接收第一与门16的输出信号，第一分频系数寄存器15的一输入端用于接收第一分频系数，另一输入端用于接收时钟信号；所述第一分频系数寄存器15的输出端用于产生第一分频信号。
所述第二与门26的一输入端用于接收！div0_clock&eq0信号，另一输入端用于接收！div1_clock&eq1信号，所述第二与门在eq0和eq1同时有效且div0_clock与div1_clock处于低周期时输出高电平信号。
第二分频系数寄存器25的使能控制输入端EN用于接收第二与门的输出信号，第二分频系数寄存器25的一输入端用于接收第二分频系数，另一输入端用于接收时钟信号；所述第二分频系数寄存器25的输出端用于产生第二分频信号。
当第一反馈信号、第三反馈信号同为高，且div0_clock、div1_clock同为低时，第一分频系数寄存器才寄存第一分频信号。
如图7所示，其为本发明一实施方式的分频电路在T1时刻的第二分频系数div1从6分频切换为12分频时的相位示意图。div0_clock与div1_clock在a点和c点之间的相位差为0。
需要说明的是，图6中在a点和c点之间，虽然随机时间点T1时刻第二分频系数div1从6分频切换为12分频，但并没有立刻有效，而是等到T2时刻，eq0和eq1同时有效，且div0_clock与div1_clock处于低周期时，第二分频系数赋值给第二分频系数寄存器，才开始有效。
由此，本实施例提供的置位触发器，能确保分频时钟先高周期后低周期，以避免不同分频比造成的时钟相位不一致的问题。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
Claims (1)
1.一种分频电路，包括第一分频器以及第二分频器；其特征在于，
所述第一分频器包括：
第一累加器，所述第一累加器的输入端用于接收时钟信号，所述第一累加器的CLR端口用于接收第一反馈信号，所述第一累加器用于在所述时钟信号的每个上升沿来临时计数值加1，且在所述第一反馈信号的控制下清除第一累加器的计数值；
第一比较器，所述第一比较器的一输入端用于接收所述第一累加器的输出信号，所述第一比较器的另一输入端接收第一分频信号，所述第一比较器用于比较第一累加器的计数值和第一分频信号，其中，所述第一累加器的输出信号为所述第一累加器的计数值，所述第一分频信号为外部输入的控制信号，所述第一反馈信号为所述第一比较器的输出信号；
第一异或门，用于接收所述第一比较器的输出信号eq0以及第二反馈信号；
第一触发器，用于接收第一异或门的输出信号，所述第一触发器的置位端接收置位信号，所述第一触发器的输出为第二反馈信号，所述第一触发器的输出为第一分频器的输出信号div0_clock；
所述第二分频器包括：
第二累加器，所述第二累加器的输入端接收时钟信号，所述第二累加器的CLR端口用于接收第三反馈信号，所述第二累加器用于在所述时钟信号的每个上升沿来临时计数值加1，且在所述第三反馈信号的控制下清除第二累加器的计数值；
第二比较器，所述第二比较器的一输入端用于接收所述第二累加器的输出信号，所述第二比较器的另一输入端接收第二分频信号，所述第二比较器用于比较第二累加器的计数值和第二分频信号，其中，所述第二累加器的输出信号为所述第二累加器的计数值，所述第二分频信号为外部输入控制信号，所述第三反馈信号为所述第二比较器的输出信号；
第二异或门，用于接收所述第二比较器的输出信号eq1以及第四反馈信号；
第二触发器，用于接收第二异或门的输出信号，所述第二触发器的置位端接收置位信号，所述第二触发器的输出为第四反馈信号，所述第二触发器的输出为第二分频器的输出信号div1_clock，其中，所述div0_clock与div1_clock为相同时钟相位的信号；
其中，所述分频电路还包括：
第一分频系数寄存器，用于接收第一分频系数，并在eq0和eq1同时有效且div0_clock与div1_clock处于低周期时，将第一分频系数赋值给第一分频系数寄存器；所述第一分频系数寄存器的输出端用于产生第一分频信号；
第一与门，所述第一与门的一输入端用于接收！div0_clock&eq0信号，另一输入端用于接收！div1_clock&eq1信号，所述第一与门在eq0和eq1同时有效且div0_clock与div1_clock处于低周期时输出高电平信号，其中，所述第一分频系数寄存器的使能控制输入端EN用于接收第一与门的输出信号，第一分频系数寄存器的一输入端用于接收第一分频系数，另一输入端用于接收时钟信号；所述第一分频系数寄存器的输出端用于产生第一分频信号；
第二分频系数寄存器，用于接收第二分频系数，并在eq0和eq1同时有效且div0_clock与div1_clock处于低周期时，将第二分频系数赋值给第二分频系数寄存器；所述第二分频系数寄存器的输出端用于产生第二分频信号；
第二与门，所述第二与门的一输入端用于接收！div0_clock&eq0信号，另一输入端用于接收！div1_clock&eq1信号，所述第二与门在eq0和eq1同时有效且div0_clock与div1_clock处于低周期时输出高电平信号，其中，所述第二分频系数寄存器的使能控制输入端EN用于接收第二与门的输出信号，第二分频系数寄存器的一输入端用于接收第二分频系数，另一输入端用于接收时钟信号；所述第二分频系数寄存器的输出端用于产生第二分频信号。
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