CN211826248U - 一种脉冲检测电路及检测脉冲信号的设备 - Google Patents

Abstract

本申请公开了一种脉冲检测电路及检测脉冲信号的设备，能够在降低微控制器的功耗的同时，测量更高速的输入脉冲。该脉冲检测电路包括：输入模块、自动触发测量模块和数据锁存模块。输入模块的输入端接收到外部的输入脉冲，以及，通过输入模块的输出端将脉冲信号分别传输给自动触发检测模块的时钟脉冲端和数据锁存模块的输入端，在脉冲信号由第一电平变化为第二电平时，使能自动触发检测模块，自动触发检测模块的输出端向数据锁存模块的使能端发送锁存信号，以使数据锁存模块根据锁存信号对脉冲信号进行锁存。

Description

一种脉冲检测电路及检测脉冲信号的设备

技术领域

本申请涉及电子技术领域，尤其涉及一种脉冲检测电路及检测脉冲信号的设备。

背景技术

目前，随着脉冲信号频率的不断提升，高速脉冲被广泛应用于电子科研领域，而高速脉冲技术的进步与脉冲测量技术的发展是分不开的，因此研究测量高速脉冲的新技术，了解脉冲宽度、相位及形状信息，是十分重要的研究内容。

随着物联网行业和可穿戴设备的崛起，低功耗也成了一个非常重要的研究方向，但是传统的高速脉冲测量方法，需要高速时钟进行计数，如果要实现对高速脉冲的自动检测，需要同步器的参与，会产生较大的功耗。目前，降低微控制器功耗的方法有很多，通常情况下，会通过降低主频或者改进工艺来减少芯片的整体功耗，但降低主频会降低微控制器的性能，高级工艺又会增加成本。

而异步电路没有时钟，具有功耗低、速度快、兼容性好和可靠性高的优点，所以，如何在不改变工艺和主频的情况下，提供一种低功耗测量高频率脉冲的异步电路，进而降低微控制器的整体功耗，成为本领域技术人员亟待解决的技术问题。

实用新型内容

本申请实施例提供一种脉冲检测电路，能够在更低功耗的条件下测量更高频率的脉冲，降低微控制器的整体功耗。

第一方面，本申请实施例提供了一种脉冲检测电路，该脉冲检测电路包括输入模块、自动触发检测模块和数据锁存模块，所述输入模块的输出端与所述自动触发检测模块的时钟脉冲端以及所述数据锁存模块的输入端连接，所述自动触发检测模块的输出端与所述数据锁存模块的使能端连接；

通过所述输入模块的输入端接收输入的脉冲信号，以及，通过所述输入模块的输出端将所述脉冲信号分别传输给所述自动触发检测模块的时钟脉冲端和所述数据锁存模块的输入端；

其中，在所述脉冲信号由第一电平变化为第二电平时，使能所述自动触发检测模块，以通过所述自动触发检测模块的输出端向所述数据锁存模块的使能端发送锁存信号，所述数据锁存模块根据所述锁存信号对所述脉冲信号进行锁存。

在一种可能的设计中，所述数据锁存模块包括级联的若干个锁存器，所述脉冲信号串行输入所述若干个锁存器，通过所述若干个锁存器锁存所述脉冲信号一个脉冲周期内的脉冲电平。

在一种可能的设计中，所述自动触发检测模块包括第一寄存器和第二寄存器，所述第一寄存器的时钟脉冲端和所述第二寄存器的时钟脉冲端均与所述输入模块的输出端连接，所述第一寄存器的输出端连接第一反相器后与所述第二寄存器的输入端连接，所述第二寄存器的输出端与所述数据锁存模块中的每一级锁存器的使能端连接，其中：

当检测到所述脉冲信号由第一电平变化为第二电平时，触发所述第一寄存器的输出端电平等于所述第一寄存器的输入端电平，以及触发所述第二寄存器的输出端电平等于所述第二寄存器的输入端电平，所述第二寄存器的输入端接收所述第一寄存器的输出端电平经过所述第一反相器后的电平，所述数据锁存模块接收所述第二寄存器的输出端输出的所述锁存信号，所述数据锁存模块根据所述锁存信号对所述脉冲信号进行锁存。

在一种可能的设计中，所述输入模块包括复用器，所述复用器的输入端接收所述脉冲信号，所述复用器的输出端与所述自动触发检测模块的时钟脉冲端以及所述数据锁存模块的输入端连接，其中：

所述复用器的选择端接收选择信号，所述复用器根据所述选择信号使能所述自动触发检测模块向所述数据锁存模块发送所述锁存信号，所述选择信号为高电平或低电平。

在一种可能的设计中，所述输入模块还包括滤波器，所述滤波器的输入端接收所述脉冲信号，所述滤波器的输出端与所述复用器的输入端连接。

在一种可能的设计中，所述输入模块还包括第二反相器，所述第二反相器的输入端与所述滤波器的输出端连接，所述第二反相器的输出端与所述复用器的输入端连接，其中：

当所述选择信号为低电平时，所述脉冲信号输入所述第二反相器，所述复用器接收所述第二反相器输出的所述脉冲信号。

在一种可能的设计中，所述第一寄存器、所述第二寄存器以及所述每一级锁存器均包括复位端，其中：

所述第一寄存器的复位端、所述第二寄存器的复位端以及所述每一级锁存器的复位端接收复位信号，所述自动触发检测模块及所述数据锁存模块根据所述复位信号进行复位。

在一种可能的设计中，所述第一电平为0电平，所述第二电平为1电平。

在一种可能的设计中，所述每一级锁存器都包括输入端、输出端和使能端，其中：

第一级锁存器的输入端与所述输入模块的输出端连接，剩余的所述每一级锁存器的输入端连接上一级锁存器的输出端，所述每一级锁存器的使能端均连接所述自动触发检测模块的输出端，所述第一级锁存器为所述若干个锁存器中的第一个锁存器。

第二方面，本申请实施例提供一种检测脉冲信号的设备，包括上述第一方面或第一方面任一种可能的设计中的实施方式所述的脉冲检测电路。

本申请提供的脉冲检测电路可以对输入的脉冲信号进行检测，其中的输入模块的输入端接收输入的脉冲信号，以及，通过输入模块的输出端将脉冲信号分别传输给自动触发检测模块的时钟脉冲端和数据锁存模块的输入端，在检测到脉冲信号由第一电平变化为第二电平时，使能自动触发检测模块，自动触发检测模块的输出端向数据锁存模块的使能端发送锁存信号，以使数据锁存模块根据锁存信号对脉冲信号进行锁存。本申请提供的脉冲检测电路在测量高速脉冲时，采用纯异步电路设计，由于异步电路不需要时钟驱动，所以，在降低了微控制器功耗的同时，可以测量更高速的输入脉冲。而且，因为是纯异步电路设计，各个模块电路可以独立进行工作，模块电路之间互不干扰，模块电路之间具备可组合性及可复用性，电路整体性能较为良好。在实际应用中，锁存器组的锁存器数量可以根据其最大延时和芯片本身的同步脉冲捕获单元来确定，增加了脉冲检测电路检测脉冲的灵活性。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的一种脉冲检测电路的框架示意图；

图2为本申请实施例提供的一种脉冲检测电路的等效电路图；

图3为本申请实施例提供的一种D触发器的示意图；

图4为本申请实施例提供的图3所示D触发器的输入输出信号的时序图；

图5为本申请实施例提供的D锁存器的输入输出信号的时序图；

图6为本申请实施例提供的一种脉冲检测方法的流程示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚明白，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以不同于此处的顺序执行所示出或描述的步骤。

本申请的说明书和权利要求书及上述附图中的术语“第一”和“第二”是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的保护。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。本申请中的“多个”可以表示至少两个，例如可以是两个、三个或者更多个，本申请实施例不做限制。

另外，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，在不做特别说明的情况下，一般表示前后关联对象是一种“或”的关系。

下面结合说明书附图对本申请实施例提供的脉冲检测电路与脉冲检测方法进行详细介绍。

请参见图1，图1为本申请实施例提供的一种脉冲检测电路的框架示意图。本申请实施例提供的脉冲检测电路包括输入模块101、自动触发检测模块102 和数据锁存模块103。输入模块101的输出端与自动触发检测模块102的时钟脉冲端以及数据锁存模块103的输入端连接，自动触发检测模块102的输出端与数据锁存模块103的使能端连接。

本申请实施例提供的脉冲检测电路可以用于检测脉冲信号，为了便于描述，将需要通过该脉冲检测电路的脉冲信号称为输入脉冲信号，如图1中的脉冲信号input。该输入脉冲可以输入脉冲检测电路的输入端，经过脉冲检测电路后，可以检测高频率的脉冲信号，也可以检测低频率的脉冲信号。需要说明的是，本申请实施例中提供的脉冲检测电路每一次只能检测一个周期的脉冲信号，也就是说，数据锁存模块每次只能锁存脉冲信号在一个脉冲周期内的脉冲电平，而且，每次使用该脉冲检测电路检测脉冲信号之前，都要对整个电路进行复位操作，清除上一次检测到的脉冲信号。

在本申请实施例中，输入模块101可以用于接收输入的脉冲信号。当脉冲信号输入到输入模块101之后，输入模块101可以对输入脉冲进行简单的滤波处理，然后确定脉冲检测方法，脉冲检测方法就是确定在一个脉冲周期的上升沿进行脉冲检测，还是在一个脉冲周期的下降沿进行脉冲检测。在上升沿进行脉冲信号检测时，就是在输入脉冲信号从0电平变为1电平的过程开始进行脉冲信号检测，在下降沿进行脉冲信号检测时，就是在输入脉冲信号从1电平变为0电平的过程进行检测。也就是说，当选择在脉冲的上升沿进行脉冲检测时，那么在脉冲检测电路复位之后，当检测到有脉冲上升沿时，就开始对脉冲信号进行检测，或者，当选择在脉冲的下降沿进行脉冲检测时，在检测到有脉冲下降沿时，就开始对脉冲信号进行检测。对应的，在检测到下一个脉冲周期的上升沿或者下降沿时，就停止对脉冲信号进行检测，确保检测的是一个脉冲周期之内的脉冲。

自动触发检测模块102可以用于生成使能数据锁存模块103进行脉冲信号锁存的锁存信号。在对脉冲检测电路进行复位后，就清除了上一次检测的脉冲信号，然后使能自动触发检测模块102开始正常运行，当脉冲信号由第一电平变化为第二电平时，就可以使能自动触发检测模块102生成锁存信号，当自动触发检测模块102生成相应的锁存信号之后，就会把锁存信号输入到数据锁存模块103的使能端，以使得数据锁存模块103开始对输入脉冲进行锁存。需要说明的是，在本申请实施例中，第一电平指的是0电平，第二电平指的是1电平，也就是对应于上升沿跳变的时候，但在具体的实施过程中，也可以是第一电平为1电平，第二电平为0电平。

数据锁存模块103可以用于根据自动触发检测模块102的锁存信号对脉冲信号进行锁存。输入脉冲信号串行输入数据锁存模块103的输入端，数据锁存模块103接收到自动触发检测模块102的锁存信号后，就开始对输入脉冲信号进行检测，将脉冲信号在一个脉冲周期内的脉冲电平锁存在各锁存器中。

为了便于理解，下面结合附图分别对上述提供的各个模块电路进行详细介绍。

请参见图2，图2为本申请实施例提供的一种脉冲检测电路的具体逻辑电路的示意图。输入模块101包括滤波器、复位器和反相器，为了便于区分，下文中将此反相器称为是第二反相器。复用器有两个输入端，分别为高电平输入端和低电平输入端，滤波器的输入端接收输入的脉冲信号，复用器的高电平输入端直接与滤波器的输出端相连接，复用器的低电平输入端先连接第二反相器后与滤波器输出端，复用器的输出端与自动触发检测模块102的时钟脉冲端，以及数据锁存模块103的输入端连接。

滤波器用于对输入脉冲信号进行简单的滤波，滤除杂波和工频干扰，复用器用来通过选择信号切换脉冲上升沿进行脉冲信号的测量，还是脉冲下降沿进行脉冲信号的测量，复用器的选择信号为低电平或者高电平中的一种，当选择信号为高电平时，就证明选择在上升沿进行脉冲信号检测时，复用器的高电平输入端接收脉冲信号，当选择信号为低电平时，就证明选择在下降沿进行脉冲信号检测时，复用器的低电平输入端接收脉冲信号。第二反相器用于在复用器的选择信号为低电平时，对输入的脉冲信号进行反相处理，在对脉冲信号进行反相处理之后，就可以在输入脉冲信号为下降沿的时候，通过反相的上升沿触发自动触发检测模块102生成锁存信号，进而对输入脉冲信号进行检测，达到了归一化的目的，使得电路设计简洁有效，也减少了电路设计的成本。

在具体的实施过程中，滤波器例如可以为施密特触发器，或者也可以是其它可以对输入脉冲信号进行滤波处理的滤波器，对于滤波器的类型，本申请实施例不做限制。

复用器可以用来通过选择信号切换脉冲上升沿进行脉冲信号的测量，还是脉冲下降沿进行脉冲信号的测量，在本申请实施例中提供了以下两种脉冲信号检测方法。

第一种脉冲信号检测方法

当复位器的选择信号为高电平时，证明需要在输入脉冲信号的上升沿对脉冲信号开始进行检测，此时就选择脉冲上升沿对脉冲信号进行捕获，当输入脉冲信号经过滤波器进行滤波处理之后，并就输入到复用器中，当检测到有上升沿通过时，就触发自动触发检测模块102生成使能数据锁存模块103进行脉冲信号锁存的锁存信号，当锁存信号输入到数据锁存模块103之后，其中的锁存器就开始对脉冲信号进行锁存，当下一个上升沿到来之时，锁存信号取反，进而结束对脉冲信号的锁存，确保了锁存的脉冲信号是一个周期之内的信号。

第二种脉冲信号检测方式

当复位器的选择信号为低电平时，证明需要在输入脉冲信号的下降沿对脉冲信号开始进行检测，此时就选择脉冲下降沿对脉冲信号进行捕获，当输入脉冲信号经过滤波器进行滤波处理之后，需要先经过第二反相器对输入脉冲信号进行反相处理，然后再输入复用器，当检测到有上升沿时，就触发自动触发检测模块102生成使能数据锁存模块103进行脉冲信号锁存的锁存信号，当锁存信号输入到数据锁存模块103之后，其中的锁存器就开始对脉冲信号进行锁存，当下一个上升沿到来之时，使能信号取反，进而结束对脉冲信号的锁存，确保了锁存的脉冲信号是一个周期之内的信号。

自动触发检测模块102包括第一寄存器和第二寄存器，第一寄存器的时钟脉冲端与复用器的输出端连接，第一寄存器的输出端连接第一反相器后与第二寄存器的输入端连接，第二寄存器的输出端与数据锁存模块103中所有锁存器的使能端连接。第一寄存器之前标记的使能标志用于在每一次电路复位之后，重新使能自动触发检测模块102进行正常运行。可以通过第一寄存器和第二寄存器来确定开始或者结束对输入脉冲信号的计数，确保计数的是一个周期之内的脉冲电平。在自动触发检测模块102使能数据锁存模块103进行脉冲信号锁存的使能期间，数据锁存模块103中的锁存器就通过自身的传输延时逐级对输入脉冲信号进行锁存，进而可以对高速脉冲进行检测。

当检测到脉冲信号由第一电平0电平变为第二电平1电平后，就触发第一寄存器的输出端电平信号等于其输入端电平信号，以及触发第二寄存器的输出端电平信号等于其输入端电平信号，第二寄存器的输入端接收第一寄存器的输出端电平信号经过第一反相器反相后的电平信号，数据锁存模块接收第二寄存器的输出端电平信号，需要说明的是，第二寄存器的输出端电平信号即为输入数据锁存模块103的锁存信号，所以，在数据锁存模块接收到第二寄存器输出端输出的锁存信号之后，就根据锁存信号对脉冲信号进行锁存。

触发器是一种具有记忆功能的信息存储器件，是构成多种时序电路的基本逻辑单元，寄存器的基本单位为D触发器(D type flip-flop，DFF)，所以，本申请实施例中的第一寄存器和第二寄存器，也就相当于D触发器。下面结合图 3和图4对D触发器做进一步说明，图3为本实施例提供的一种D触发器的示意图，其中，din表示输入的数据信号，clk表示输入的时钟信号，dout表示输出信号，clr表示复位信号。本申请实施例提供的D触发器为上升沿触发的D 触发器，时钟信号的上升沿会触发该D触发器锁存输入信号的电平状态，然后通过Q管脚输出锁存的电平。

图4为图3所示D触发器的输入输出信号的时序图，如前所述，该D触发器为上升沿触发，当clk为上升沿时，就触发输出Q等于输入D，其它任何时刻，D触发器的输入与输出都没有任何关系，即clk为下降沿、保持为高电平或者保持为低电平时，输出Q都保持自身的状态。也就是说，当clk为上升沿时，如果输出Q和输入D相等，那么输出Q就不需要变化，如果输出Q和输入D不相等，那么输出Q就需要变化为输入D的状态。以图6中clk的第一个上升沿为例，当clk的第一个上升沿到来之前，输入D的状态为高电平，输出Q的状态为低电平，当上升沿到来之时，输出Q就变为了高电平，与输入D的状态一致。

在自动触发检测模块102中，当脉冲检测电路复位之后，第一寄存器和第二寄存器的输出端都恢复为“0”，例如将此信号“0”称为是第一信号。第一信号经过反相器后输出信号“1”，例如将此输出信号“1”称为是第二信号，第二信号输入到第二寄存器后，第二寄存器的输入端即为第二信号“1”。当输入脉冲有上升沿时，此上升沿就会触发第二寄存器的输出端等于其输入端，也就是说，此时第二寄存器的输出端为信号“1”，此信号可以理解为是前述的锁存信号，该锁存信号输入到数据锁存模块103之后，就使得其中的锁存器开始对输入脉冲信号进行信号锁存。当下一个输入脉冲信号的上升沿到来时，第一信号变为了“1”，经过反相器后，第二信号变为了“0”，进而使能信号变为了“0”，此时，锁存信号就使能数据锁存模块103结束对输入脉冲的锁存，进而，就锁存住了一个周期之内的脉冲信息。

数据锁存模块103可以锁存高速脉冲信号，也可以锁存低速脉冲信号，在输入的脉冲信号的频率大于预设频率时，就可以将其认为是高速脉冲信号，在输入的脉冲信号的频率小于或者等于预设频率时，就可以将其认为是低速脉冲信号，但是，在输入脉冲信号的频率小于或者等于预设频率时，数据锁存模块 103就需要大量的锁存器，会导致成本的增加，所以，在输入脉冲信号的频率小于或者等于预设频率时，可以通过同步脉冲检测电路对脉冲信号进行检测。需要说明的是，预设频率是指用来使得脉冲检测电路区分是否为高速脉冲，例如可以根据实际应用确定预设频率为100MHz，那么就说明大于100MHz的脉冲即为高速脉冲，小于或者等于100MHz的脉冲即为低速脉冲。

数据锁存模块103包括级联的若干个锁存器，脉冲信号串行输入这若干个锁存器中，若干个锁存器锁存脉冲信号一个脉冲周期内的脉冲电平。当确定输入脉冲为高速脉冲时，数据锁存模块103中的每一级锁存器就根据锁存信号对输入脉冲信号进行锁存。需要说明的是，在一般情况下，需要会用到时钟的电路设计都是用寄存器进行脉冲信号的锁存的，但是D锁存器在传输延时比较低的情况还具有锁存功能，可以较为准确的锁存住脉冲宽度信息，所以，本申请实施例中数据锁存模块103可以由若干个D锁存器组成的，但在具体的应用过程中，也可以使用其它锁存器。

下面结合图5先对D锁存器做适当性的说明，图5为本申请实施例提供的 D锁存器的输入输出信号的时序图。该D锁存器为高电平使能，当使能信号 EN为高电平时，就触发输出Q等于输入D，当EN为低电平时，D锁存器的输入与输出都没有任何关系，输出Q都保持自身的状态。也就是说，当EN为高电平时，如果输出Q和输入D相等，那么输出Q就不需要变化，如果输出 Q和输入D不相等，那么输出Q就需要变化为输入D的状态。以图6中EN 的第一个高电平为例，当EN的第一个高电平到来之前，输入D的状态为高电平，输出Q的状态为低电平，当高电平到来时，输出Q就变为了高电平，与输入D的状态一致，当EN的高电平在结束之前的短时间内，输入D变为了低电平，那么输出Q也变为了高电平。

数据锁存模块103中锁存器的若干个锁存器的数量可以根据锁存器组的最大延时与同步脉冲捕获单元来确定，可以先确定锁存器的延时，然后判断满足所需延时的锁存器数量。在实际应用过程中，锁存器的数量可以动态改变，当确定使用同步脉冲检测电路测量输入脉冲时的误差，与脉冲检测电路测量输入脉冲信号时的误差属于预设误差范围时，那就可以改用同步脉冲捕获单元进行输入脉冲的检测，不需要再添加额外的D锁存器，减少了电路设计的成本。

需要说明的是，锁存器的预设数量可是500个或者000个，根据实际情况而定，本申请实施例对锁存器组中锁存器的数量不做限制，但是该数量一般是成百上千的。锁存器组中的锁存器按照级联的方式排序，每一级锁存器的使能端与自动触发检测模块102的输入端相连接，以接收锁存信号进而对脉冲信号进行锁存。每一级锁存器的输出端与下一级锁存器的输入端连接，第一级锁存器的输入端与输入模块101的输出端连接，输入脉冲通过串行的方式输入到锁存器组，锁存器组在接收到使能信号后，开始对输入脉冲进行信号锁存。

自动触发检测模块102中的第一寄存器与第二寄存器，以及数据锁存模块 103中的每一级锁存器都有复位端，用于接收复位信号，然后对自动触发检测模块102和数据锁存模块103进行复位处理。复位信号可以是通过手动复位得到的复位信号，也可以是上电复位得到的复位信号，本申请实施例不做限制。

当使用数据锁存模块103锁存输入脉冲信号时，脉冲信号锁存完成以后，可以通过读取每一级锁存器的输出，然后得到一串编码，进而根据得到的编码和锁存器的延时，可以计算出脉冲的宽度以及占空比等脉冲信息。例如，现在获得了一组序列，因为检测的是一个周期之内的脉冲信号，所以就可以知道该脉冲信号的高电平和低电平分别由多少数量的锁存器来锁存，那么将锁存器的传输延时与对应高电平的锁存器数量相乘，就能获得高电平的脉冲宽度，将锁存器的传输延时与对应低电平的锁存器数量相乘，就能获得低电平的脉冲宽度，进而得到脉冲信号的占空比信息。需要说明的是，即使锁存器在制作工艺上的存在偏差，造成了每个锁存器的传输延时之间可以会有差异，但是该相差不会很大，而且锁存器组通过一定的顺序排列可以规避工艺上的偏差，比如高斯白噪声，当锁存器组中锁存器的数量足够多时，偏差的均值趋近于0，也就是说，可以直接将其忽略不计。所以，在本申请实施例中，锁存器的传输延时可以视为是固定的，因此，通过该脉冲检测电路获取到的脉冲宽度信息具有较高的准确性。

请参见图6，基于同样的发明构思，本申请实施例提供一种脉冲检测方法，应用于脉冲检测电路，该方法的流程描述如下。

步骤601：输入模块101，用于接收输入的脉冲信号，以及，将脉冲信号分别传输给自动触发检测模块102的时钟脉冲端和数据锁存模块103的输入端。

步骤602：自动触发检测模块102，用于在脉冲信号由第一电平变化为第二电平时，向数据锁存模块103的使能端发送锁存信号。

步骤603：数据锁存模块103，用于根据锁存信号对脉冲信号进行锁存。

本申请实施例采用纯异步电路设计，在降低微控制器的功耗的同时，可以测量更高速的输入脉冲。在实际应用中，锁存器组的锁存器数量可以根据其最大延时和芯片本身的同步脉冲捕获单元来确定，增加了脉冲检测电路检测脉冲的灵活性。在锁存器组锁存住脉冲信号后，可以根据读取每一级锁存器的输出计算出脉冲的宽度以及占空比信息。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、 CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种脉冲检测电路，其特征在于，包括：输入模块、自动触发检测模块和数据锁存模块，所述输入模块的输出端与所述自动触发检测模块的时钟脉冲端以及所述数据锁存模块的输入端连接，所述自动触发检测模块的输出端与所述数据锁存模块的使能端连接；

通过所述输入模块的输入端接收输入的脉冲信号，以及，通过所述输入模块的输出端将所述脉冲信号分别传输给所述自动触发检测模块的时钟脉冲端和所述数据锁存模块的输入端；

其中，在所述脉冲信号由第一电平变化为第二电平时，使能所述自动触发检测模块，以通过所述自动触发检测模块的输出端向所述数据锁存模块的使能端发送锁存信号，所述数据锁存模块根据所述锁存信号对所述脉冲信号进行锁存。

2.如权利要求1所述的电路，其特征在于，所述数据锁存模块包括级联的若干个锁存器，所述脉冲信号串行输入所述若干个锁存器，通过所述若干个锁存器锁存所述脉冲信号一个脉冲周期内的脉冲电平。

3.如权利要求2所述的电路，其特征在于，所述自动触发检测模块包括第一寄存器和第二寄存器，所述第一寄存器的时钟脉冲端和所述第二寄存器的时钟脉冲端均与所述输入模块的输出端连接，所述第一寄存器的输出端连接第一反相器后与所述第二寄存器的输入端连接，所述第二寄存器的输出端与所述数据锁存模块中的每一级锁存器的使能端连接，其中：

当检测到所述脉冲信号由第一电平变化为第二电平时，触发所述第一寄存器的输出端电平等于所述第一寄存器的输入端电平，以及触发所述第二寄存器的输出端电平等于所述第二寄存器的输入端电平，所述第二寄存器的输入端接收所述第一寄存器的输出端电平经过所述第一反相器后的电平，所述数据锁存模块接收所述第二寄存器的输出端输出的所述锁存信号，所述数据锁存模块根据所述锁存信号对所述脉冲信号进行锁存。

4.如权利要求1所述的电路，其特征在于，所述输入模块包括复用器，所述复用器的输入端接收所述脉冲信号，所述复用器的输出端与所述自动触发检测模块的时钟脉冲端以及所述数据锁存模块的输入端连接，其中：

所述复用器的选择端接收选择信号，所述复用器根据所述选择信号使能所述自动触发检测模块向所述数据锁存模块发送所述锁存信号，所述选择信号为高电平或低电平。

5.如权利要求4所述的电路，其特征在于，所述输入模块还包括滤波器，所述滤波器的输入端接收所述脉冲信号，所述滤波器的输出端与所述复用器的输入端连接。

6.如权利要求5所述的电路，其特征在于，所述输入模块还包括第二反相器，所述第二反相器的输入端与所述滤波器的输出端连接，所述第二反相器的输出端与所述复用器的输入端连接，其中：

当所述选择信号为低电平时，所述脉冲信号输入所述第二反相器，所述复用器接收所述第二反相器输出的所述脉冲信号。

7.如权利要求3所述的电路，其特征在于，所述第一寄存器、所述第二寄存器以及所述每一级锁存器均包括复位端，其中：

所述第一寄存器的复位端、所述第二寄存器的复位端以及所述每一级锁存器的复位端接收复位信号，所述自动触发检测模块及所述数据锁存模块根据所述复位信号进行复位。

8.如权利要求7所述的电路，其特征在于，所述每一级锁存器都包括输入端、输出端和使能端，其中：

第一级锁存器的输入端与所述输入模块的输出端连接，剩余的所述每一级锁存器的输入端连接上一级锁存器的输出端，所述每一级锁存器的使能端均连接所述自动触发检测模块的输出端，所述第一级锁存器为所述若干个锁存器中的第一个锁存器。

9.如权利要求1所述的电路，其特征在于，所述第一电平为0电平，所述第二电平为1电平。

10.一种检测脉冲信号的设备，其特征在于，包括权利要求1-9任一所述的脉冲检测电路。

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