CN107665033B - 一种具有复位去毛刺功能的数字逻辑电路模块 - Google Patents

Abstract

一种具有复位去毛刺功能的数字逻辑电路模块，其包括输入端rst_in、去负沿毛刺单元、去正沿毛刺单元、测试模式选择单元和产生稳定复位输出单元和输出端rst_out；其中，正沿毛刺单元包括第二D触发器组和与门；当中间复位信号por_with_pos_glitch送到第二D触发器组中第一个D触发器的输入端D时，在输入的同步时钟信号clk_in的控制下，M个串接的D触发器输出信号直接发送到与门进行“与”运算，以过滤掉复位控制信号PAD_RESETN的正沿毛刺和负沿毛刺。此外，本发明支持DFT测试，测试模式控制信号test_mode使该数字逻辑电路模块的输出rst_out等于输入rst_in，以确保数字逻辑电路模块的复位R完全可控。

Description

一种具有复位去毛刺功能的数字逻辑电路模块

技术领域

本发明涉及集成电路技术领域，尤其涉及属于芯片硬件的逻辑设计，特别地涉及一种具有复位去毛刺功能的数字逻辑电路模块。

背景技术

数字逻辑电路模块按照结构特点不同分为两大类：组合逻辑电路(简称组合电路)和时序逻辑电路(简称时序电路)。时序逻辑电路是具有记忆功能的逻辑电路，记忆元件一般采用D触发器(D type flip-flop，简称DFF)。

D触发器应用很广，可用做数字信号的寄存、移位寄存、分频和波形发生器等。D触发器是一个具有记忆功能的，具有两个稳定状态(0或1)的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路模块中一种重要的单元电路。D触发器的触发方式一般是时钟边沿触发方式。

D触发器在时钟信号作用下，输出结果根据输入端D的状态而改变。D触发器在时钟脉冲(Clock Pulse，简称CP)的前沿(正跳变0→1)发生翻转，D触发器的状态取决于CP的脉冲上升沿到来之前输入端D的状态(即状态＝D)。也就是说，D触发器具有置0和置1两种输出功能，且在CP＝1期间对时序逻辑电路具有维持阻塞作用，在CP＝1期间，输入端D的数据状态变化，不会影响D触发器的输出状态。

请参阅图1，图1所示为数字逻辑电路模块的等效模型示意图。如图1所示，数字逻辑电路模块由组合逻辑电路和时序逻辑电路组成，时序逻辑按其状态的改变方式不同，可分为同步时序逻辑电路和异步时序逻辑电路两种，当CLK1与CLK2为相同信号时，该数字逻辑电路模块为同步电路；当CLK1与CLK2为不同信号时，该数字逻辑电路模块为异步电路。

本领域技术人员清楚，如果在时序逻辑电路设计中采用无复位功能的D触发器设计，则D触发器的上电初值不确定，难以处理可测试性设计(Designfor Testability，缩写为DFT)。因此，目前业界普遍采用具有复位功能的D触发器设计。D触发器的复位包括同步复位和异步复位，由于异步复位具有简单可控的特点，在时序逻辑电路设计中，异步复位的D触发器通常被采用。

如图1所示，时序逻辑电路包括两组D触发器。芯片的时序逻辑电路的D触发器都是依赖于统一的复位控制。也就是说，通常是将复位控制信号PAD_RESETN送到D触发器的输入端D，这样只有在时钟有效的情况下才能把正确的复位控制送到后继的D触发器。

然而，在芯片的异步复位工作过程中，系统复位信号会和很多模组连接，由于走线长和相互干扰，容易出现毛刺。此时，如果将复位控制信号PAD_RESETN直接输入给每个D触发器的复位端R，就有可能导致芯片无故复位。因此，D触发器对毛刺非常敏感，必须加上去毛刺电路才能可靠工作。在现有技术中，通常采用将多个级联的D触发器输出端Q的输出信号“或”在一起，以过滤复位控制信号PAD_RESETN上多个时钟周期的低毛刺。

然而，目前业界的复位去毛刺电路是采用常规带复位电路的D触发器来实现，但在芯片的异步复位工作过程中，常规带复位电路的D触发器中的时钟/复位功能可能出现相互死锁的情况；并且，上述复位去毛刺电路难以同时去除正沿毛刺和负沿毛刺，能处理的毛刺长度也有限。

发明内容

本发明的目的在于提供一种具有复位去毛刺功能的数字逻辑电路模块，在输入时钟稳定的前提下，过滤掉复位控制信号PAD_RESETN的正沿毛刺和负沿毛刺，得到稳定的D触发器输出(rst_out)，以确保数字逻辑电路模块可靠复位。

为实现上述目的，本发明的技术方案如下：

一种具有复位去毛刺功能的数字逻辑电路模块，包括输入端rst_in、去负沿毛刺单元和输出端rst_out，其中，所述去负沿毛刺单元具有同步时钟信号clk_in输入端和复位控制信号PAD_RESETN输入端，所述去负沿毛刺单元的输入端rst_in接收复位控制信号PAD_RESETN；其特征在于，还包括去正沿毛刺单元，所述正沿毛刺单元包括第二D触发器组和与门；所述第二D触发器组包括M个串接在一起的D触发器，每个所述D触发器包括用于接收时钟信号的时钟clk_in输入端，其中，M为大于等于1的正整数；当所述去负沿毛刺单元输出的中间复位信号por_with_pos_glitch送到所述第二D触发器组中第一个D触发器的输入端D时，在输入的时钟信号clk_in的控制下，M个串接的所述D触发器的输出端Q将全部的输出信号输入到所述与门进行“与”运算，所述输出端rst_out为所述与门的输出端，以输出去负沿毛刺和正沿毛刺后的初始上电复位的中间信号GEN0_ini_por_n；其中，所述M个D触发器工作状态的总时钟延时t2小于所述复位信号PAD_RESETN的指令时长t3。

优选地，所述的M值为4，所述四个D触发器的工作状态的总时钟延时t2为4个脉冲值。

优选地，所述数字逻辑电路模块还包括去负沿毛刺单元，所述去负沿毛刺单元包括第一D触发器组，所述第一D触发器组包括串接在一起的N个D触发器，其中，N为大于等于1的正整数；所述去负沿毛刺单元还包括一个或门，所述输入端rst_in接收复位控制信号PAD_RESETN；当所述复位控制信号PAD_RESETN送到所述第一D触发器组中的第一个D触发器的输入端D时，所述N个串接的D触发器在同步时钟信号clk_in的控制下，将输出端Q的输出信号与所述输入复位PAD_RESETN一起输入到所述或门进行“或”运算，所述或门的输出端输出去负沿毛刺后的中间复位信号por_with_pos_glitch；其中，所述N个D触发器工作状态的总时钟延时t1加上所述M个D触发器的工作状态的总时钟延时t2小于所述复位信号PAD_RESETN的指令时长t3。

优选地，所述的N值为4，所述四个D触发器的工作状态的总时钟延时为4个脉冲值。

优选地，所述数字逻辑电路模块还包括测试模式选择单元，所述测试模式选择单元包括第一选择器，所述第一选择器将所述初始上电复位的中间信号GEN0_ini_por_n与所述复位信号PAD_RESETN用测试模式控制test_mode作选通，得到支持可测试性设计DFT的初始上电复位ini_por_n；其中，所述测试模式控制test_mode控制所述第一D触发器组和第二D触发器组中的每个D触发器。

优选地，所述数字逻辑电路模块还包括产生稳定复位输出单元，所述产生稳定复位输出单元连接在所述第一选择器之后，所述产生稳定复位输出单元的输入信号将初始上电复位信号ini_por_n在同步时钟信号clk_in的控制下保持一上电复位延迟时间t4后，所述产生稳定复位输出单元的输出端输出滤波后的复位控制信号filter_reset_n。

优选地，所述上电复位延迟时间t4为511个脉冲所需的时延值。

优选地，所述产生稳定复位输出单元包括计数寄存器、第二选择器、第一稳定D触发器、比较器、反向器和第二稳定D触发器；其中，第一稳定D触发器和第二稳定D触发器接收同步时钟信号clk_in；所述计数寄存器用于初始化和计数保持复位控制信号PAD_RESETN的上电复位延迟时间t4，所述第二选择器和第一稳定D触发器用于将初始上电复位信号ini_por_n与所述计数寄存器的输出作选通后稳定输出；所述比较器用于监测是否上达到预定的上电复位延迟时间t4；所述反向器将所述比较器输出结果反向放大后的结果信号输入到第二稳定D触发器，所述第二稳定D触发器将所述反向器输出的信号与同步时钟信号clk_in进行同步后，输出滤波后的复位控制信号filter_reset_n。

优选地，所述产生稳定复位输出单元还包括第三选择器，所述第三选择器将所述滤波后的复位控制信号filter_reset_n与所述复位控制信号PAD_RESETN用测试模式控制信号test_mode作选通，以输出支持DFT的输出端rst_out信号。

优选地，所述D触发器至少一个为无复位触发器。

从上述技术方案可以看出，本发明具有复位去毛刺功能的数字逻辑电路模块所采用的技术方案，具有如下有益效果：

①、本发明不仅可以去除负沿毛刺，还可以去除正沿毛刺，且毛刺时间阈值可以自行定义；

②、输出的复位控制信号PAD_RESETN持续时间可以在每次设计时改变参数；

③、可以部分使用无复位功能的D触发器，极限工作频率可以更高；即使使用无复位D触发器，也可以自动进入稳定状态；

④、使用标准单元库，可以在各种专用集成电路(ApplicationSpecificIntegrated Circuits，简称ASIC)/现场可编程门阵列(Field ProgrammableGateArray，简称FPGA)工艺上实现；

⑤、支持DFT测试，通过使用测试模式控制信号test_mode，使得在测试模式下，具有复位去毛刺功能的数字逻辑电路模块的输出rst_out等于输入rst_in，从而使后续数字逻辑电路模块中的复位R完全可控。

附图说明

图1所示为数字逻辑电路模块的等效模型示意图

图2所示为本发明具有复位去毛刺功能的数字逻辑电路模块的框图

图3所示为本发明具有复位去毛刺功能的数字逻辑电路模块中去负沿毛刺单元的框图

图4所示为本发明具有复位去毛刺功能的数字逻辑电路模块中去负沿毛刺单元的电路示意图

图5所示为本发明具有复位去毛刺功能的数字逻辑电路模块中去正沿毛刺单元和测试模式选择单元的框图

图6所示为本发明具有复位去毛刺功能的数字逻辑电路模块中去正沿毛刺单元和测试模式选择单元的电路示意图

图7所示为本发明具有复位去毛刺功能的数字逻辑电路模块中产生稳定复位输出单元的框图

图8所示为本发明具有复位去毛刺功能的数字逻辑电路模块中产生稳定复位输出单元的电路示意图

具体实施方式

下面结合附图2-图8，对本发明的具体实施方式作进一步的详细说明。

请参阅图2，图2所示为本发明具有复位去毛刺功能的数字逻辑电路模块的结构示意图。如图2所示，该数字逻辑电路模块rst_filter包括输入端rst_in、输出端rst_out、测试模式控制信号test_mode输入端和同步时钟信号clk_in输入端。本发明的具有复位去毛刺功能的数字逻辑电路模块，使用该特定电路设计，使得输入时钟在上电后过一段时间稳定以后，内部的D触发器才得到同步时钟信号clk_in的驱动。下面将数字逻辑电路模块rst_filter分成四个功能模块(去负沿毛刺单元、去正沿毛刺单元、测试模式选择单元和产生稳定复位输出单元)进行详细说明。

请参阅图3和图4，图3所示为本发明具有复位去毛刺功能的数字逻辑电路模块中去负沿毛刺单元的电路示意图；图4所示为本发明具有复位去毛刺功能的数字逻辑电路模块中去负沿毛刺单元的电路示意图。

如图所示，该去负沿毛刺单元可以包括第一D触发器组，第一D触发器组包括串接在一起的N个D触发器，其中，N为大于等于1的正整数。需要说明的是，D触发器的个数选择是根据复位信号PAD_RESETN的指令时长t3选择的。也就是说，去负沿毛刺的时间阈值可以自行定义，例如可以根据D触发器的工作延时确定(如果每一个D触发器的工作延时为一个脉冲，那么N个串接的D触发器的工作延时就是N个脉冲的延时值)。与此同时，去负沿毛刺时间阈值的确定还需满足N个D触发器的工作状态的总时钟延时(即去负沿毛刺模块中的时钟延时t1)小于复位信号PAD_RESETN的指令时长t3的要求。其中，复位信号PAD_RESETN的指令时长t3为复位键的按键触发时长，该时长通常为毫秒级。

在本发明的实施例中，N的取值为4。如图4所示，四个串联的D触发器分别为D触发器1、D触发器2、D触发器3和D触发器4。D触发器1、D触发器2、D触发器3和D触发器4在同步时钟信号clk_in的驱动下，分别输出por_sync1、por_sync2、por_sync3和por_sync4信号。

该去负沿毛刺单元还包括一个或门9，该去负沿毛刺单元的输入端rst_in接收复位控制信号PAD_RESETN(如图4中的por_n)；当复位控制信号PAD_RESETN送到第一D触发器组中的第一个D触发器1的输入端D时，四个串接的D触发器在同步时钟信号clk_in的控制下，将输出端Q的输出信号与输入复位PAD_RESETN一起输入到或门9进行“或”运算，或门9的输出端输出去负沿毛刺后的中间复位信号por_with_pos_glitch。

具体地，只有在复位控制信号PAD_RESETN、D触发器1、D触发器2、D触发器3和D触发器4所有的输出信号(por_sync1、por_sync2、por_sync3和por_sync4信号)均为1的情况下送到或门后，才认为有复位控制信号PAD_RESETN产生，或门9的输出端为1；反之，如果复位控制信号PAD_RESETN、D触发器1、D触发器2、D触发器3和D触发器4的输出信号(por_sync1、por_sync2、por_sync3和por_sync4信号)只要有一个为0的话，就认为是负沿毛刺产生，或门9的输出端还是为0。

请参阅图5和图6，图5所示为本发明具有复位去毛刺功能的数字逻辑电路模块中去正沿毛刺单元和测试模式选择单元的框图；图6所示为本发明具有复位去毛刺功能的数字逻辑电路模块中去正沿毛刺单元和测试模式选择单元的电路示意图。

如图所示，该去正沿毛刺单元包括第二D触发器组和与门10，该第二D触发器组包括串接在一起的M个D触发器，每个D触发器包括用于接收同步时钟信号clk_in的输入端，其中，M为大于等于1的正整数。与第一D触发器组相同，D触发器的个数选择是根据复位控制信号PAD_RESETN的指令时长进行选择。也就是说，去正沿毛刺的时间阈值可以自行定义，例如，假设每一个D触发器的工作延时为一个脉冲，那么M个串接的D触发器的工作延时就是M个脉冲，M个D触发器的工作状态的总时钟延时t2(M个脉冲的延时值)需小于复位信号PAD_RESETN指令时长t3的要求。

如果去正沿毛刺单元前还串接了去负沿毛刺单元，那么需满足去负沿毛刺单元中的N个D触发器的工作状态的总时钟延时t1(N个脉冲的延时值)+去正沿毛刺单元中的M个D触发器的工作状态的总时钟延时t2(M个脉冲的延时值)小于复位信号PAD_RESETN指令时长t3的要求。

在本发明的实施例中，M的取值为4。如图4所示，四个串联的D触发器分别为D触发器5、D触发器6、D触发器7和D触发器8。此时，去负沿毛刺单元钟的四个D触发器加上去正沿毛刺单元中的四个D触发器工作状态的总时钟延时应小于复位信号PAD_RESETN的指令时长t3。

需要说明的是，在本发明的实施例中，去负沿毛刺单元和去正沿毛刺单元可以单独使用，也可以组合使用。在组合使用时，较佳地，去负沿毛刺单元和去正沿毛刺单元是串行使用的，即先通过去负沿毛刺单元除去负沿毛刺，得到中间复位信号por_with_pos_glitch，然后，将还具有正沿毛刺的中间复位信号por_with_pos_glitch送入去正沿毛刺单元进行去正沿毛刺步骤，即所得到初始上电复位的中间信号GEN0_ini_por_n是没有正/负沿毛刺的信号。此外，N和M的取值可以相等也可以不等，且N可以大于M，也可以小于M，在此不再赘述。

具体地，当中间复位信号por_with_pos_glitc送到第二D触发器组中第一个D触发器5的输入端D时，在输入的同步时钟信号clk_in的控制下，四个串接的D触发器的输出端Q的输出信号输入到与门10进行“与”运算，此时，输出端rst_out为与门10的输出端，以输出去负沿毛刺和正沿毛刺后的初始上电复位的中间信号GEN0_ini_por_n。

也就是说，只有在D触发器5、D触发器6、D触发器7和D触发器8所有的输出信号(por_sync5、por_sync6、por_sync7和por_sync8)均为0的情况下送到与门10后，才认为没有复位控制信号PAD_RESETN产生，即与门10的输出端为0；如果D触发器5、D触发器6、D触发器7和D触发器8的输出信号(por_sync5、por_sync6、por_sync7和por_sync8)只要有一个为1的话，则认为具有正沿毛刺，与门10的输出端为0；只有在D触发器5、D触发器6、D触发器7和D触发器8所有的输出信号(por_sync5、por_sync6、por_sync7和por_sync8)为1时，与门10的输出端为1，认为有消除正/负沿毛刺后的复位控制信号PAD_RESETN产生，即与门10输出的初始上电复位的中间信号GEN0_ini_por_n为1。

为支持可测试性设计DFT测试模式，并兼容数字逻辑电路模块的其它设计要求，需增加一个测试模式选择单元，以完成上述两种需求之间的切换。在本发明的实施例中，测试模式选择单元可以采用一个选择器完成。

再请参阅图5和图6，测试模式选择单元包括第一选择器0，第一选择器0将初始上电复位的中间信号GEN0_ini_por_n与复位信号PAD_RESETN用测试模式控制信号test_mode作选通，得到支持可测试性设计DFT的初始上电复位ini_por_n。

其中，对于仅采用负沿毛刺单元的技术方案时，测试模式控制信号test_mode控制第一D触发器组中的每一个D触发器；对于仅采用正沿毛刺单元的技术方案时，测试模式控制信号test_mode控制第二D触发器组中的每一个D触发器；对于采用去负沿毛刺单元和去正沿毛刺单元相结合的技术方案时，测试模式控制信号test_mode控制第一D触发器组和第二D触发器组中的每一个D触发器。

请参阅图7和图8，图7所示为本发明具有复位去毛刺功能的数字逻辑电路模块中产生稳定复位输出单元的框图；图8所示为本发明具有复位去毛刺功能的数字逻辑电路模块中产生稳定复位输出单元的电路示意图。

在本发明的一些实施例中，还需考虑保持复位状态的上电复位延迟时间t4，以确保所有复位功能的完成。也就是说，当复位控制信号PAD_RESETN的指令时长t3不能满足完成所有复位功能所需时长时，需考虑采用产生稳定复位输出单元以增加工作状态延时，即上电复位延迟时间t4；很显然，上电复位延迟时间t4大于t3。

如图7和图8所示，该产生稳定复位输出单元连接在第一选择器0之后，在本发明的较佳实施例中，该产生稳定复位输出单元的输入信号包括初始上电复位信号ini_por_n、测试模式控制信号test_mode和同步时钟信号clk_in；该产生稳定复位输出单元的输出端为输出端rst_out。

具体地，如图8所示，该产生稳定复位输出单元包括计数寄存器11、第二选择器12、第一稳定D触发器13、比较器14、反向器15、第二稳定D触发器16和第三选择器17。其中，第一稳定D触发器13和第二稳定D触发器16接收同步时钟信号clk_in。

计数寄存器11用于初始化和计数保持复位控制信号PAD_RESETN的上电复位延迟时间t4。需要说明的是，在设计时，假设复位控制信号PAD_RESETN所需的工作状态总时长为T，那么，总时长T应该是上电复位延迟时间t4+去负沿毛刺单元中的时钟延时t1+去正沿毛刺单元中的时钟延时t2。也就是说，上电复位延迟时间t4大于复位信号PAD_RESETN指令时长t3，而复位信号PAD_RESETN指令时长t3大于t1+t2的总和。

第二选择器12和第一稳定D触发器13用于将初始上电复位信号ini_por_n与计数寄存器11的输出作选通并稳定输出；比较器14用于监测是否上达到预定的上电复位延迟时间t4。

在本实施例中，可以假设上电复位延迟时间t4为511个脉冲，如果计数寄存器11计数没有达到511个脉冲，比较器14输出上电复位计数不满足信号por_cnt_not_full到第二选择器12，反向器15输出上电复位计数不满足信号por_cnt_full到第二稳定D触发器16；第二稳定D触发器16将反向器15输出的信号与同步时钟信号clk_in同步。

如果计数寄存器11计数达到511个脉冲，就可以从第二稳定D触发器16输出滤波后的稳定复位控制信号filter_reset_n，从而使第三选择器17将复位控制信号filter_reset_n与复位控制信号PAD_RESETN用测试模式控制信号test_mode作选通，以输出支持DFT的输出端rst_out信号。

此外，还需强调的是，上述数字逻辑电路模块中的D触发器可以使用无复位触发器，相比常规带复位电路D触发器，这些数字逻辑电路模块可以工作在更高的频率。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (10)

1.一种具有复位去毛刺功能的数字逻辑电路模块，包括输入端rst_in、去负沿毛刺单元和输出端rst_out，其中，所述去负沿毛刺单元具有同步时钟信号clk_in输入端和复位控制信号PAD_RESETN输入端，所述去负沿毛刺单元的输入端rst_in接收复位控制信号PAD_RESETN；其特征在于，还包括去正沿毛刺单元，所述正沿毛刺单元包括第二D触发器组和与门；所述第二D触发器组包括M个串接在一起的D触发器，每个所述D触发器包括用于接收时钟信号的时钟clk_in输入端，其中，M为大于等于1的正整数；当所述去负沿毛刺单元输出的中间复位信号por_with_pos_glitch送到所述第二D触发器组中第一个D触发器的输入端D时，在输入的时钟信号clk_in的控制下，M个串接的所述D触发器的输出端Q将全部的输出信号输入到所述与门进行“与”运算，所述输出端rst_out为所述与门的输出端，以输出去负沿毛刺和正沿毛刺后的初始上电复位的中间信号GEN0_ini_por_n；其中，所述M个D触发器工作状态的总时钟延时t2小于所述复位信号PAD_RESETN的指令时长t3。

2.根据权利要求1所述的数字逻辑电路模块，其特征在于，所述的M值为4，所述四个D触发器的工作状态的总时钟延时t2对应为4个脉冲值。

3.根据权利要求1所述的数字逻辑电路模块，其特征在于，还包括去负沿毛刺单元，所述去负沿毛刺单元包括第一D触发器组，所述第一D触发器组包括串接在一起的N个D触发器，其中，N为大于等于1的正整数；所述去负沿毛刺单元还包括一个或门，所述输入端rst_in接收复位控制信号PAD_RESETN；当所述复位控制信号PAD_RESETN送到所述第一D触发器组中的第一个D触发器的输入端D时，所述N个串接的D触发器在同步时钟信号clk_in的控制下，将输出端Q的输出信号与所述输入复位PAD_RESETN一起输入到所述或门进行“或”运算，所述或门的输出端输出去负沿毛刺后的中间复位信号por_with_pos_glitch；其中，所述N个D触发器工作状态的总时钟延时t1加上所述M个D触发器的工作状态的总时钟延时t2小于所述复位信号PAD_RESETN的指令时长t3。

4.根据权利要求3所述的数字逻辑电路模块，其特征在于，所述的N值为4，所述四个D触发器的工作状态的总时钟延时对应为4个脉冲值。

5.根据权利要求3所述的数字逻辑电路模块，其特征在于，还包括测试模式选择单元，所述测试模式选择单元包括第一选择器，所述第一选择器将所述初始上电复位的中间信号GEN0_ini_por_n与所述复位信号PAD_RESETN用测试模式控制test_mode作选通，得到支持可测试性设计DFT的初始上电复位ini_por_n；其中，所述测试模式控制test_mode控制所述第一D触发器组和第二D触发器组中的每个D触发器。

6.根据权利要求5所述的数字逻辑电路模块，其特征在于，还包括产生稳定复位输出单元，所述产生稳定复位输出单元连接在所述第一选择器之后，所述产生稳定复位输出单元的输入信号将初始上电复位信号ini_por_n在同步时钟信号clk_in的控制下保持一上电复位延迟时间t4后，所述产生稳定复位输出单元的输出端输出滤波后的复位控制信号filter_reset_n。

7.根据权利要求6所述的数字逻辑电路模块，其特征在于，所述上电复位延迟时间t4为511个脉冲所需的时延值。

8.根据权利要求6所述的数字逻辑电路模块，其特征在于，所述产生稳定复位输出单元包括计数寄存器、第二选择器、第一稳定D触发器、比较器、反向器和第二稳定D触发器；其中，第一稳定D触发器和第二稳定D触发器接收同步时钟信号clk_in；所述计数寄存器用于初始化和计数保持复位控制信号PAD_RESETN的上电复位延迟时间t4，所述第二选择器和第一稳定D触发器用于将初始上电复位信号ini_por_n与所述计数寄存器的输出作选通后稳定输出；所述比较器用于监测是否上达到预定的上电复位延迟时间t4；所述反向器将所述比较器输出结果反向放大后的结果信号输入到第二稳定D触发器，所述第二稳定D触发器将所述反向器输出的信号与同步时钟信号clk_in进行同步后，输出滤波后的复位控制信号filter_reset_n。

9.根据权利要求8所述的数字逻辑电路模块，其特征在于，所述产生稳定复位输出单元还包括第三选择器，所述第三选择器将所述滤波后的复位控制信号filter_reset_n与所述复位控制信号PAD_RESETN用测试模式控制信号test_mode作选通，以输出支持DFT的输出端rst_out信号。

10.根据权利要求1-9任意一个所述的数字逻辑电路模块，其特征在于，所述D触发器至少一个为无复位触发器。

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