JP5451309B2

JP5451309B2 - 雑音除去回路及び雑音除去回路を備えた半導体装置

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Publication number: JP5451309B2
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Inventors: 雄貴樋口
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Description

本発明は、雑音除去回路及び雑音除去回路を備えた半導体装置に関する。特に、入力信号から雑音を取り除き波形を成形した信号を出力する雑音除去回路に関する。

モバイル機器に搭載されるパワーマネジメントＩＣの機能の一つとしてリチウムイオン電池などの電池の充電回路が用いられる。特に最近は充電動作における電池の温度上昇や爆発による危険性が指摘されている。また、急速に短時間で電池を充電する機能も求められている。かかる観点から充電回路及び充電回路を監視するパワーマネジメントＩＣには、充電元であるＡＣアダプタや電池の状態（着脱、電圧、電流、温度）を厳しく監視し制御することが求められている。

携帯機器の充電回路では、例えばアナログ回路部に充電アダプタの端子電圧を監視し、充電アダプタの着脱を検出する回路が設けられる。このアナログ回路部からディジタル回路へ送られる検出信号をディジタル回路で処理し、アダプタが新たに接続されたのであれば、他のチップやＣＰＵなどのホスト側にアダプタが接続されたことを割込信号などを出力することによって知らせる。しかし、アナログ回路部からの検出信号はその検出閾値付近では出力が不安定であり、そのときディジタル回路部には、頻繁にハイレベルとロウレベルが繰り返される信号が出力する。このアナログ回路部から出力される信号のレベルの変化はあらかじめ予想することが困難である。

また、ディジタル回路では入力信号の雑音を除去する雑音除去回路が従来から用いられている。このディジタル回路の雑音除去回路はある一定の周波数のクロックで動作する複数ビットのシフトレジスタで構成し、シフトレジスタの各段の全部一致または、多数決によりノイズを除去するものが一般的である。

特許文献１には、雑音除去の精度を上げても回路規模が大きくならないようにするために、シフトレジスタに代えてクロックに同期して動作するアップダウンカウンタを用い、アップダウンカウンタが所定の上限値、下限値に達したか否かで多数決を取る雑音除去回路が記載されている。

特開平４−３３０８２０号公報

以下の分析は本発明により与えられる。雑音除去の精度を上げるためには雑音除去回路に用いるクロックの周波数を高くする必要がある。しかし、携帯機器等に用いられる雑音除去回路では、高い周波数のクロックを用いると消費電力が増大する。そのため、待受時等の定常状態では低い周波数のクロックで動作させ、高い周波数のクロックは供給させないことが多い。

また、従来の雑音除去回路では、クロックに同期して雑音が入ると雑音を信号と見誤ってしまう恐れがある。従って、低い周波数のクロックしか供給されていない場合にも、低消費電力で精度よくクロックに同期した雑音も除去することが求められる。

本発明の第１の側面による雑音除去回路は、データ入力信号がロウレベルになると活性化し前記データ入力信号がハイレベルを維持するとクロック信号に同期して非活性化する第一のリセット信号を生成する第一のリセット信号生成回路と、前記データ入力信号がハイレベルになると活性化し前記データ入力信号がロウレベルを維持すると前記クロック信号に同期して非活性化する第二のリセット信号を生成する第二のリセット信号生成回路と、前記クロック信号の反転信号を計数し前記第一のリセット信号によりリセットされる第一のカウンタ回路と、前記クロック信号の反転信号を計数し前記第二のリセット信号によりリセットされる第二のカウンタ回路と、セレクタ回路と前記セレクタ回路の選択した信号を前記クロックに同期して出力する出力フリップフロップ回路とを備え、前記セレクタ回路がハイレベルに固定された信号、ロウレベルに固定された信号、前記出力フリップフロップ回路の出力信号のいずれかを前記第一のカウンタ回路の出力信号と前記第二のカウンタ回路の出力信号との論理レベルにより選択して出力するデータ出力回路と、を備える。

また、本発明の第２の側面による半導体装置は、アナログ信号を検出するアナログ部と前記アナログ部を制御する制御ロジック部とを半導体基板の上に形成した半導体装置であって、前記制御ロジック部は、前記アナログ部が出力するアナログ検出信号の入力部に上記第１の側面による雑音除去回路を備えている。

本発明によれば、低い周波数のクロックしか供給されない場合において、クロックに同期して低消費電力で精度よく雑音を除去することができる。

本発明の一実施例による半導体装置の全体構成を示す図面である。本発明の一実施例による雑音除去回路の全体構成を示すブロック図である。一実施例における第一及び第二のカウンタ回路のブロック図である。（ａ）一実施例における第一及び第二のカウンタ回路の内部構成を示す回路図と、（ｂ）第一及び第二のカウンタ回路に用いることのできるバイナリフリップフロップ回路の回路図である。一実施例における雑音除去回路の概略の動作を示すフロー図である。一実施例における雑音除去回路の詳細な動作を示す動作タイミング図である。一実施例においてクロックに同期して雑音が入ったときの動作タイミング図である。従来の雑音除去回路において、クロックに同期して雑音が入ったときの動作タイミング図である。実施例２における第一及び第二のカウンタ回路のブロック図である。実施例３における第一及び第二のカウンタ回路のブロック図である。実施例４における第一及び第二のカウンタ回路のブロック図である。実施例５においてクロックに非同期の信号が入力したときの動作タイミング図である。

本発明の実施形態の概要について、最初に説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。

一例として図２に示すように、本発明の一実施形態の雑音除去回路２００は、データ入力信号ＤＩＮがロウレベルになると活性化し、データ入力信号ＤＩＮがハイレベルを維持するとクロック信号ＣＬＫに同期して非活性化する第一のリセット信号ＲＢ１を生成する第一のリセット信号生成回路２０１と、データ入力信号ＤＩＮがハイレベルになると活性化し、データ入力信号ＤＩＮがロウレベルを維持するとクロック信号ＣＬＫに同期して非活性化する第二のリセット信号ＲＢ２を生成する第二のリセット信号生成回路２０５と、を備える。また、雑音除去回路２００は、クロック信号ＣＬＫの反転信号を計数し、第一のリセット信号ＲＢ１によりリセットされる第一のカウンタ回路２１１と、クロック信号ＣＬＫの反転信号を計数し、第二のリセット信号ＲＢ２によりリセットされる第二のカウンタ回路２１５と、を備える。さらに、雑音除去回路２００は、セレクタ回路２２１とセレクタ回路２２１の選択した信号をクロックＣＬＫに同期して出力する出力フリップフロップ回路２２５とを備え、セレクタ回路２２１がハイレベルに固定された信号”Ｈ”、ロウレベルに固定された信号”Ｌ”、出力フリップフロップ回路の出力信号ＤＯＵＴのいずれかを第一のカウンタ回路２１１の出力信号ＨＬＳと第二のカウンタ回路２１５の出力信号ＬＬＳとの論理レベルにより選択して出力するデータ出力回路２２０と、を備える。

また、セレクタ回路２２１は、第一及び第二のカウンタ回路２１１、２１５の出力信号ＨＬＳ、ＬＬＳの論理レベルが異なるときは、その論理レベルによってハイレベルに固定された信号”Ｈ”又はロウレベルに固定された信号”Ｌ”を選択して出力し、第一及び第二のカウンタ回路２１１、２１５の出力信号が共にリセットレベルであるときは、出力フリップフロップ回路２２５の出力信号ＤＯＵＴを選択して出力することができる。

また、第一、第二のカウンタ回路２１１、２５１が、出力信号ＨＬＳ、ＬＬＳをセットするとカウント動作を停止するカウンタ回路とすることができる。例示すれば、第一、第二のカウンタ回路に図４（ａ）や図９記載のカウンタ回路を用いれば、出力信号ＨＬＳ、ＬＬＳがセットされる（リセット信号によるリセットと逆の論理。ハイレベル。）とリセットされない限り出力信号ＨＬＳ、ＬＬＳは反転しない。図１０、図１１のカウンタ回路でも同じである。

また、図４に一例を示すように、初期化信号ＲＳＴＢが入力されたときに、第一及び第二のリセット信号ＲＢ１、ＲＢ２を出力するように第一、第二のリセット信号生成回路２０１、２０５をリセットし、かつ、出力フリップフロップ回路２２５をリセットする初期化回路（２３２、２３３、ＲＳＴＢ配線等）を、さらに含むことができる。

また、図４に一例を示すように第一、第二のカウンタ回路２１１、２１５は、１段以上縦続接続されたバイナリフリップフロップ回路３０１とすることができる。バイナリフリップフロップ回路３０１は少なくとも１段あればよく、多段に縦続接続することにより雑音検出時間を長くすることができる。

また、図９、図１１に例示するように、第一、第二のカウンタ回路２１１、２１５を、初段の入力（４０１−１のＤ入力等）がセット信号”Ｈ”（ハイレベルに固定された電位）に接続された１段以上縦続接続されたシフトレジスタ回路により構成することができる。シフトレジスタは最低１段あればよい。多段に縦続接続することにより雑音検出時間を長くすることができる。

さらに、図１０、図１１に例示するように、第一、第二のカウンタ回路２１１、２１５がリセットされてから当該カウンタ回路２１１、２１５の出力信号ＨＬＳ、ＬＬＳがセットされるまでのクロック数のカウント数をプログラマブルにすることができる。図１０の設定値、図１１の出力切替信号（設定値）を変えることにより、出力信号ＨＬＳ、ＬＬＳがセットされるまでのクロック数を自由に変えることができる。

また、第一及び第二のカウンタ回路をいずれもクロック信号の反転信号を１つカウントすると出力信号がセットされる１段のカウンタ回路とすることができる。

また、一例として図１に示すように、本発明の一実施形態の半導体装置１００は、アナログ信号を検出するアナログ部１１０とアナログ部１１０を制御する制御ロジック部１２０とを半導体基板の上に形成した半導体装置１００であって、制御ロジック部１２０は、アナログ部１１０が出力するアナログ検出信号の入力部に上記雑音除去回路２００を備えている。

以上で概要の説明を終わり、以下、実施例について、図面を参照してより詳しく説明する。

図１は、実施例１の半導体装置１００の全体構成を示すブロック図である。図１において、半導体装置１００は、携帯機器等に用いられる電池１５０の電源電圧を監視すると共に、ＡＣアダプタ１４０を接続し、電池１５０を充電する機能を備えている。また、この半導体装置１００は、ＡＣアダプタ１４０や電池１５０を接続し、電池１５０の電源電圧の監視やＡＣアダプタ１４０から電池１５０への充電を直接制御するアナログ部１１０と、このアナログ部１１０に対してアナログ部制御信号を出力し、アナログ部１１０が出力するＡＣアダプタ１４０や電池１５０の状態の検出信号を入力する制御ロジック部１２０とを備えている。このアナログ部１１０と制御ロジック部１２０は、同一半導体チップの同一の半導体基板の上に形成されている。また、制御ロジック部１２０は、ＣＰＵ１３０や、他の半導体チップに接続され、ＣＰＵ１３０や他の半導体チップから制御ロジック部に含まれるレジスタが制御されると共に、レジスタに含まれる情報をＣＰＵ１３０や他の半導体チップに出力する。また、制御ロジック部１２０は、アナログ部１１０が出力する検出信号ＤＩＮを受けて、ＣＰＵ１３０や他の半導体チップに割り込み信号を出力する。

制御ロジック部１２０には、アナログ部１１０が出力する検出信号であるデータ入力信号ＤＩＮを受けて、データ入力信号ＤＩＮから雑音を除去する雑音除去回路２００が設けられている。この雑音除去回路２００は、検出信号から雑音を除去した信号をデータ出力信号ＤＯＵＴとして出力する。制御ロジック部１２０はこの雑音除去回路のデータ出力信号ＤＯＵＴに基づいて、ＣＰＵ１３０や外部の半導体チップに割り込み信号を出力する。なお、図１では、ＣＰＵ１３０も半導体装置１００の内部に含まれることとしているが、ＣＰＵ１３０は、アナログ部１１０や制御ロジック部１２０とは別の半導体チップとしてもよい。

図２は、雑音除去回路２００の全体構成を示すブロック図である。雑音除去回路２００は、データ入力信号ＤＩＮから雑音を除去し、雑音を除去した信号をクロック信号ＣＬＫに同期して、データ出力信号ＤＯＵＴとして出力する回路である。雑音除去回路２００には、雑音除去回路２００全体を初期化する初期化信号ＲＳＴＢが供給されている。

雑音除去回路２００には、データ入力信号ＤＩＮがロウレベルになると活性化し、データ入力信号ＤＩＮがハイレベルを維持するとクロック信号ＣＬＫに同期して非活性化する第一のリセット信号ＲＢ１を生成する第一のリセット信号生成回路２０１を備えている。従って、第一のリセット信号ＲＢ１は、データ入力信号ＤＩＮがロウレベルになるとクロック信号ＣＬＫとは非同期で活性化し、その活性化した第一のリセット信号ＲＢ１は、データ出力信号ＤＩＮがクロック信号ＣＬＫに同期して一定期間ハイレベルを維持するとクロック信号ＣＬＫに同期して非活性化することになる。

また、雑音除去回路２００には、データ入力信号ＤＩＮがハイレベルになると活性化し、データ入力信号ＤＩＮがロウレベルを維持するとクロック信号ＣＬＫに同期して非活性化する第二のリセット信号ＲＢ２を生成する第二のリセット信号生成回路２０５を備えている。第二のリセット信号ＲＢ２は、データ入力信号ＤＩＮがハイレベルになるとクロック信号ＣＬＫとは非同期で活性化し、その活性化した第二のリセット信号ＲＢ２は、データ出力信号ＤＩＮがクロック信号ＣＬＫに同期して一定期間ロウレベルを維持するとクロック信号ＣＬＫに同期して非活性化することになる。

さらに、雑音除去回路２００は、クロック信号ＣＬＫの反転信号を計数し、第一のリセット信号ＲＢ１によりリセットされる第一のカウンタ回路２１１を備える。また、第一のカウンタ回路２１１は、出力信号ＨＬＳをセットするとカウント動作を停止する。すなわち第一のカウンタ回路は、データ入力信号ＤＩＮがクロック信号ＣＬＫの一定周期以上ハイレベルを維持することにより出力信号ＨＬＳをハイレベルにセットし、データ入力信号ＤＩＮがハイレベルを維持するかぎりにおいて、出力信号ＨＬＳもハイレベルを維持する。しかし、出力信号ＨＬＳは、データ入力信号ＤＩＮが一瞬でもロウレベルになるとクロック信号ＣＬＫとは非同期で第一のリセット信号ＲＢ１によりリセットされる。

また、雑音除去回路２００は、クロック信号ＣＬＫの反転信号を計数し、第二のリセット信号ＲＢ２によりリセットされる第二のカウンタ回路２１５を備える。また、第二のカウンタ回路２１５は、出力信号ＬＬＳをセットするとカウント動作を停止する。すなわち第二のカウンタ回路は、データ入力信号ＤＩＮがクロック信号ＣＬＫの一定周期以上ロウレベルを維持することにより出力信号ＬＬＳをハイレベルにセットし、データ入力信号ＤＩＮがロウレベルを維持するかぎりにおいて、出力信号ＬＬＳはハイレベルを維持する。しかし、出力信号ＬＬＳは、データ入力信号ＤＩＮが一瞬でもハイレベルになるとクロック信号ＣＬＫとは非同期で第一のリセット信号ＲＢ２によりリセットされる。

さらに、雑音除去回路２００は、データ出力回路２２０を備えている。データ出力回路２２０は、第一のカウンタ回路の出力信号であるハイレベルセット信号ＨＬＳと第二のカウンタ回路の出力信号であるロウレベルセット信号ＬＬＳとに基づいて、出力する信号の論理レベルを決定するセレクタ回路２２１と、セレクタ回路が選択した信号をクロック信号ＣＬＫに同期してデータ出力信号ＤＯＵＴとして出力する出力フリップフロップ回路２２５とを備えている。

セレクタ回路２２１は、ハイレベルセット信号ＨＬＳがロウレベルであり、ロウレベルセット信号ＬＬＳがハイレベルであるときは、ロウレベルに固定された信号”Ｌ”を選択して出力し、ハイレベルセット信号ＨＬＳがハイレベルであり、ロウレベルセット信号ＬＬＳがロウレベルであるときは、ハイレベルに固定された信号”Ｈ”を選択して出力する。また、ハイレベルセット信号ＨＬＳとロウレベルセット信号ＬＬＳが共にロウレベルであるか、共にハイレベルであるときは、出力フリップフロップ回路２２５の出力信号ＤＯＵＴを選択して出力する。出力フリップフロップ回路２２５は、セレクタ回路２２１が選択した信号をクロック信号ＣＬＫの立ち上がりに同期してデータ出力信号ＤＯＵＴとして出力する。第一のカウンタ回路２１１、第二のカウンタ回路２１５は共にクロック信号ＣＬＫの立ち下がりで動作しており、データ入力信号ＤＩＮのレベルが途中で変化すると、第一のカウンタ回路２１１、第二のカウンタ回路２１５はクロックとは非同期でリセットされることがある。しかし、出力フリップフロップ回路２２５は、前段に設けられたセレクタ回路２２１により出力信号のレベルを選択し、出力フリップフロップ回路２２５により、クロック信号に同期してデータ出力信号ＤＯＵＴを出力しているので、データ入力信号ＤＩＮがどのタイミングで変化しても、データ出力信号ＤＯＵＴはクロック信号ＣＬＫに同期して雑音を除去した信号を出力することができる。

なお、ハイレベルセット信号ＨＬＳとロウレベルセット信号ＬＬＳが同時にハイレベルとなることがなければ、セレクタ回路２２１において、ハイレベルセット信号ＨＬＳとロウレベルセット信号ＬＬＳが同時にハイレベルになったときに出力フリップフロップ回路２２５の出力信号を選択する論理は省略してもよい。

また、雑音除去回路２００は、初期化信号ＲＳＴＢがロウレベルに活性化すると、第一のリセット信号生成回路２０１と第二のリセット信号生成回路２０５をリセットし、かつ、出力フリップフロップ回路２２５をリセットする。初期化信号ＲＳＴＢにより雑音除去回路２００全体をリセットすることができる。

図３は、第一及び第二のカウンタ回路２１１、２１５のブロック図である。第一、第二のカウンタ回路２１１、２１５は、任意ビットのカウンタ回路３００Ａにより構成され、カウンタ回路３００Ａの出力信号は、セレクタ回路２２１へ接続されるとともに、カウンタ回路３００Ａのイネーブル端子ＥＮに接続される。イネーブル端子ＥＮによってカウンタ回路３００Ａは、出力信号Ｑがセットされるとカウント動作を停止する。また、カウンタ回路３００Ａには、第一のリセット信号ＲＢ１、または第二のリセット信号ＲＢ２が接続され、リセット信号ＲＢ１、ＲＢ２がロウレベルになるとリセットされる。

図４（ａ）は、カウンタ回路３００Ａのさらに内部の構成を示す回路図である。カウンタ回路３００Ａは、ｎ個の縦続接続されたバイナリフリップフロップ回路（３０１−１〜３０１−ｎ）により構成されている（ｎは自然数）。ｎ個のバイナリフリップフロップ回路（３０１−１〜３０１−ｎ）は前段のバイナリフリップフロップ回路の正転と反転の出力信号Ｑ、ＱＢが次段の正転クロック信号、反転クロック信号として接続され、最終段の正転出力信号がハイレベルセット信号ＨＬＳまたはロウレベルセット信号ＬＬＳとしてセレクタ回路２２１に接続される。また、最終段の正転出力信号は、イネーブル信号としてＮＯＲ回路３０２に接続されている。ＮＯＲ回路３０２のもう一方の入力端子には、反転したクロック信号ＣＬＫＢが接続され、ＮＯＲ回路３０２の出力信号は初段のバイナリフリップフロップ回路３０１−１の正転クロック信号として接続されている。このカウンタ回路３００Ａは、反転したクロック信号ＣＬＫＢの立ち上がり（正転クロック信号ＣＬＫの立ち下がり）に同期してカウントし、最終段の出力信号Ｑがセットされるとカウント動作を停止する。

また、カウンタ回路３００Ａに用いるバイナリフリップフロップ回路（３０１−１〜３０１−ｎ）は、図４（ｂ）に示すような周知のＣＭＯＳバイナリフリップフロップ回路３０１を用いることができる。ＣＭＯＳバイナリフリップフロップ回路３０１は、リセット用のＮＡＮＤ回路３５１、３５２と、クロックドインバータ３５３〜３５６、インバータ３５７、３５８を含んで構成される。

次に、実施例１の雑音除去回路２００の動作について説明する。図５は、雑音除去回路２００の概略の動作を説明する動作フローチャートである。処理の開始時には、初期化信号ＲＳＴＢがロウレベルであり、雑音除去回路２００全体が初期化信号ＲＳＴＢにより初期化されているとする。初期化信号ＲＳＴＢがロウレベルであるときは、第一のリセット信号生成回路２０１、第二のリセット信号生成回路２０５、出力フリップフロップ回路２２５は、初期化信号ＲＳＴＢにより直接リセットされる。また、第一、第二のリセット信号生成回路２０１、２０５がリセットされることにより、第一、第二のリセット信号生成回路２０１、２０５は第一、第二のリセット信号ＲＢ１、ＲＢ２を活性化し、第一、第二のカウンタ回路２１１、２１５をリセットする。

次に、ステップＳ１では、初期化信号ＲＳＴＢがハイレベルになりリセットが解除されるか否か監視する。初期化信号ＲＳＴＢがロウレベルのままであるときは、初期化信号ＲＳＴＢがハイレベルになるまで待機する。初期化信号ＲＳＴＢがハイレベルになるとリセット状態は解除され、ステップＳ２に進む。ステップＳ２では、データ入力信号ＤＩＮがハイレベルであるか、ロウレベルであるかによって動作が異なる。データ入力信号ＤＩＮがハイレベルであるときは、第二のカウンタ回路２１５をリセットし（ステップＳ３）、第一のカウンタ回路２１１をクロック信号ＣＬＫに同期してカウントアップする（ステップＳ４）。次のステップＳ５では、第一のカウンタ回路２１１の出力信号であるハイレベルセット信号ＨＬＳの論理レベルを監視し、ハイレベルセット信号ＨＬＳがハイレベルにならないときは、ステップＳ２に戻り動作を継続する。ハイレベルセット信号ＨＬＳがハイレベルにセットされた場合は、ステップＳ６へ進みデータ出力信号ＤＯＵＴよりハイレベルを出力し、ステップＳ２に戻る。

ステップＳ２において、データ入力信号ＤＩＮがロウレベルであるときは、第一のカウンタ回路２１１をリセットし（ステップＳ７）、第二のカウンタ回路２１５をクロック信号ＣＬＫに同期してカウントアップする（ステップＳ８）。次のステップＳ９では、第二のカウンタ回路２１５の出力信号であるロウレベルセット信号ＬＬＳの論理レベルを監視し、ロウレベルセット信号ＬＬＳがハイレベルにならないときは、ステップＳ２に戻り動作を継続する。ロウレベルセット信号ＬＬＳがハイレベルにセットされた場合は、ステップＳ１０へ進みデータ出力信号ＤＯＵＴよりロウレベルを出力し、ステップＳ２に戻る。
このようにして初期化信号ＲＳＴＢが再びロウレベルにならない限り動作を継続する。初期化信号ＲＳＴＢがロウレベルになった場合は、この動作フローチャートの「開始」に戻って動作を初期設定からやり直す。

図６は、実施例１の雑音除去回路の動作の詳細を示す動作タイミング図である。図６を用いて実施例１の雑音除去回路の動作についてさらに詳しく説明する。なお、図６の動作タイミング図では、第一、第二のカウンタ回路２１１、２１５が共に３段のバイナリフリップフロップ回路で構成されている場合の動作タイミング図である。すなわち、図４（ａ）の構成において、ｎ＝３の場合である。従って、第一、第二のカウンタ回路２１１、２１５は、共に４ｈ（”４ｈ”は数字４が１６進数であることを末尾の“ｈ”で示す）までカウントアップすると、出力信号ＨＬＳ、ＬＬＳをセットし、カウント動作を停止する。

まず、最初に初期化信号ＲＳＴＢがロウレベルになると、雑音除去回路２００全体がリセットされ、第一のリセット信号生成回路２０１に含まれるハイレベル同期用データフリップフロップ回路ＨＳ０、ＨＳ１、第二のリセット信号生成回路２０５に含まれるロウレベル同期用データフリップフロップ回路ＬＳ０、ＬＳ１、出力フリップフロップ回路２２５はすべてリセットされ、ＨＳ０＿Ｑ、ＲＢ１（ＨＳ１＿Ｑ）、ＬＳ０＿Ｑ、ＲＢ２（ＬＳ１＿Ｑ）、ＤＯＵＴは全てロウレベルに初期設定される。また、第一、第二のリセット信号ＲＢ１、ＲＢ２がそれぞれロウレベルになることによって、第一、第二のカウンタ回路２１１、２１５のカウント値も０ｈに初期化され、ハイレベルセット信号ＨＬＳ、ロウレベルセット信号ＬＬＳもロウレベルに初期化される。

初期化信号ＲＳＴＢがハイレベルになりリセット状態が解除された後、タイミングｔ１でデータ入力信号ＤＩＮがロウレベルからハイレベルに変化している。すると、第二のリセット信号生成回路２０５がリセットされると共に、第一のリセット信号生成回路２０１に対するリセット信号が解除になる。次のクロック信号ＣＬＫの立ち上がりでハイレベル同期用データフリップフロップＨＳ０のＱ出力がハイレベルとなる。さらにクロック信号ＣＬＫの一周期後のクロック信号ＣＬＫの立ち上がりで第一のリセット信号ＲＢ１がハイレベルになり、第一のカウンタ回路２１１に対するリセット信号が解除される。第一のカウンタ回路２１１は、クロック信号ＣＬＫの立ち下がりに同期して動作するカウンタ回路であるので、半周期後のクロック信号ＣＬＫの立ち下がりから第一のカウンタ回路２１１は、カウントアップを開始し、クロック信号ＣＬＫが立ち下がるたびにカウントアップする。

しかし、タイミングｔ２で第一のカウンタ回路２１１が２ｈまでカウントアップしたところでデータ入力信号ＤＩＮの論理レベルがハイレベルからロウレベルに立ち下がっている。すると、第一のリセット信号生成回路がリセットされ、ＨＳ０＿Ｑ、ＲＢ１がロウレベルになると共に、第一のカウンタ回路２１１もリセットされ、カウント値はクリアされ、０ｈに戻る。

次に、タイミングｔ３で、データ入力信号ＤＩＮが再びロウレベルからハイレベルに変化すると、次のクロック信号ＣＬＫの立ち上がりでＨＳ０＿Ｑがハイレベルに立ち上がる。さらに１周期後のクロック信号ＣＬＫの立ち上がりで第一のリセット信号ＲＢ１がハイレベルになり、第一のカウンタ回路２１１に対するリセット信号が解除される。第一のカウンタ回路２１１は、クロック信号ＣＬＫの立ち下がりに同期してカウントアップを開始し、クロック信号ＣＬＫが立ち下がるたびにカウントアップする。第一のカウンタ回路２１１のカウンタ値が４ｈに達するとハイレベルセット信号ＨＬＳが立ち上がり、セレクタ回路２２１は、ハイレベル固定された信号”Ｈ”を選択し、出力フリップフロップ回路２２５のデータ入力信号がハイレベルとなる。出力フリップフロップ回路２２５は、クロック信号ＣＬＫの次の立ち上がりに同期してデータ出力信号ＤＯＵＴをロウレベルからハイレベルに立ち上げる（タイミングｔ４）。

次に、タイミングｔ５になるとデータ入力端子ＤＩＮの論理レベルがハイレベルからロウレベルに立ち下がっている。すると、第一のリセット信号生成回路２０１はリセットされ、ＨＳ０＿Ｑ、ＲＢ１がロウレベルになると共に、第一のカウンタ回路２１１もリセットされ、カウント値はクリアされ、０ｈに戻る。また、ハイレベルセット信号ＨＬＳもロウレベルに戻る。するとセレクタ回路２２１は、入力データの選択をハイレベルに固定された信号”Ｈ”から出力フリップフロップ回路の出力信号ＤＯＵＴに切り替える。この時点では、出力フリップフロップ回路の出力信号ＤＯＵＴもハイレベルになっているので、データ出力信号ＤＯＵＴの論理レベルはセレクタ回路２２１が入力データの選択を変えてもハイレベルを維持する。

また、タイミングｔ５で、データ入力信号ＤＩＮが立ち下がると第二のリセット回路のリセット状態が解除され、クロック信号ＣＬＫの次の立ち上がりでＬＳ０＿Ｑがハイレベルに立ち上がる。さらに１周期後のクロック信号ＣＬＫの立ち上がりで第二のリセット信号ＲＢ２がハイレベルになり、第二のカウンタ回路２１５に対するリセット信号が解除される。第二のカウンタ回路２１５は、クロック信号ＣＬＫの立ち下がりに同期してカウントアップを開始し、クロック信号ＣＬＫが立ち下がるたびにカウントアップする。第二のカウンタ回路２１５のカウンタ値が４ｈに達するとロウレベルセット信号ＬＬＳが立ち上がり、セレクタ回路２２１はロウレベルに固定された信号”Ｌ”を選択し、出力フリップフロップ回路２２５のデータ入力がハイレベルからロウレベルに変化する。出力フリップフロップ回路２２５は、クロックＣＬＫの次の立ち上がりに同期してデータ出力信号ＤＯＵＴをハイレベルからロウレベルに立ち下げる（タイミングｔ６）。

このようにして雑音除去回路２００は、データ入力信号ＤＩＮから周期の短い変化である雑音を除去して第一、第二のカウンタ回路の出力信号が変化するまで論理レベルの変化が持続する信号にのみ応答することにより雑音を除去することができる。

雑音除去回路２００が図１で説明したアナログディジタル混載の半導体装置に用いられる場合、クロックからの雑音が発生しやすい。アナログ回路では一定の特性を確保するためにある程度の電源電圧（例えば３Ｖ程度）が必要であるのに対して、ディジタル回路では、トランジスタの微細化や低消費電力化のため、アナログ回路より低い電源電圧を使用し、その電源電圧は益々低下する方向にある（例えば１．５Ｖ以下）。したがって、アナログ回路とディジタル回路で電源系が異なることと、ディジタル回路の電源電圧が低下して来ていることによって、アナログ回路の出力信号を受けるディジタル回路が雑音の影響を受けやすくなって来ている。

図７は、実施例１の雑音除去回路２００において、クロック信号ＣＬＫに同期して雑音が入力した場合の動作タイミング図である。図７では、本来のデータ入力信号ＤＩＮがロウレベルを維持しているにも係わらず、クロック信号ＣＬＫの立ち上がりに同期して雑音がデータ入力端子ＤＩＮから入力した場合の動作を示している。クロック信号ＣＬＫの立ち上がりに同期して雑音がデータ入力端子ＤＩＮから入力しているので、図２における第一のリセット信号生成回路２０１の初段のハイレベル同期用データフリップフロップ回路の出力信号ＨＳ０＿Ｑがこれに反応してハイレベルを出力している。しかし、クロック信号ＣＬＫの立ち上がりにおいて、たまたま連続してデータ入力信号ＤＩＮのハイレベルとクロック信号ＣＬＫの立ち上がりが重なったとしても、データ入力信号ＤＩＮのハイレベルが連続して維持されていない限り、瞬時でもデータ入力信号ＤＩＮがロウレベルになれば、第一のリセット信号生成回路２０１がリセットされる。第一のリセット信号生成回路２０１がリセットされると、それによって、第一のカウンタ回路２１１もリセットされる。従って、クロック信号ＣＬＫに同期して雑音がデータ入力信号ＤＩＮから入力しても、雑音によって変化したレベルが一定期間持続しない限り、誤動作することはない。

これに対して、例えば、先行技術文献１のような従来の雑音除去回路では、クロック信号に同期して雑音が入ると誤動作する恐れがある。図８は、先行技術文献１のような従来の雑音除去回路において、クロックに同期して雑音が入力したときの動作タイミング図である。クロックＣＫに同期して入力端子Ｄから雑音が入るとアップダウンカウンタ回路は雑音により誤ってカウントし、カウント値が一定の値になると出力信号ＯＵＴは雑音に反応して出力信号を反転させてしまう。

実施例１では、第一のカウンタ回路２１１、第二のカウンタ回路２１５についてバイナリフリップフロップ回路３０１を用いたカウンタ回路により構成する例を示した。しかし、カウンタ回路２１１、２１５は、バイナリフリップフロップ回路３０１を用いたカウンタ回路に、限られない。例えば、第一のカウンタ回路２１１、第二のカウンタ回路２１５をいずれもシフトレジスタ回路を用いて構成することもできる。図９は第一のカウンタ回路２１１、第二のカウンタ回路２１５に用いることのできるシフトレジスタを用いたカウンタ回路３００Ｂのブロック図である。

図９のカウンタ回路３００Ｂは、複数のデータフリップフロップ回路（４０１−１〜４０１−ｎ）が縦続接続されたシフトレジスタ回路により構成されている。縦続接続された複数のデータフリップフロップ回路のうち、初段のデータフリップフロップ回路４０１−１の入力はセット信号”Ｈ”に接続されている。各データフリップフロップ回路（４０１−１〜４０１−ｎ）は、クロック信号ＣＬＫが立ち下がるとＤ端子から入力したデータをＱ端子から出力する。また、各データフリップフロップ回路（４０１−１〜４０１−ｎ）には、第一のリセット信号ＲＢ１、または、第二のリセット信号ＲＢ２がリセット信号として接続されている。なお、セット信号”Ｈ”はハイレベルに固定された信号である。カウンタ回路３００Ｂは、リセット信号（ＲＢ１、ＲＢ２）が解除されると、クロック信号ＣＬＫの立ち下がりに同期して入力データを一段ずつシフトしていくことによりカウントし、最終段のＱ信号をハイレベルセット信号ＨＬＳまたは、ロウレベルセット信号ＬＬＳとしてセレクタ回路２２１へ出力する。なお、データフリップフロップ回路（４０１−１〜４０１−ｎ）は少なくとも１段あれば、雑音除去回路２００を構成するカウンタ回路２１１、２１５として使用できる。除去すべき雑音の長さに応じて、データフリップフロップ回路の段数ｎ（ｎは自然数）を変えることができる。

実施例２の雑音除去回路は、実施例１の雑音除去回路２００の第一、第二のカウンタ回路２１１、２１５を図９のカウンタ回路３００Ｂを用いて構成する。その他の構成、動作タイミングは実施例１と同様である。データフリップフロップ回路４０１の段数ｎを４とすれば、動作タイミング図も実施例１の図６と同一になる。

実施例３は、実施例１において、第一のカウンタ回路２１１、第二のカウンタ回路２１５が出力信号（ハイレベルセット信号ＨＬＳ、ロウレベルセット信号ＬＬＳ）をセットするまでのクロック周期をプログラマブルにする実施例である。図１０は、実施例３における第一のカウンタ回路２１１、第二のカウンタ回路２１５のブロック図である。実施例３では、実施例１によるカウンタ回路の各段のＱ出力（図４（ａ）参照）を設定値と比較する一致検出回路４５１を設けることにより、設定値を変えることにより、任意のパルス幅の雑音を除去する雑音除去回路２００が構成できる。例えば、ＣＰＵからアクセスできるレジスタに一致検出回路４５１の設定値を設定することにより、ハイレベル側の雑音を除去する幅とロウレベル側の雑音を除去する幅をそれぞれ自在に設定することができる。なお、第一のカウンタ回路２１１でハイレベル側の雑音を除去する幅をカウントし、第二のカウンタ回路２１５でロウレベル側の雑音を除去する幅をカウントするので、ハイレベル側の雑音を除去するパルス幅とロウレベル側の雑音を除去するパルス幅としてそれぞれ別の値を設定することもできる。その他の構成、動作は、実施例１と同一である。

実施例４は、実施例３のカウンタ回路３００Ｃについてシフトレジスタ（カウンタ回路３００Ｂ）を使用したカウンタ回路３００Ｄに置き換えた実施例である。カウンタ回路３００Ｄのブロック図を図１１に示す。図１１のカウンタ回路３００Ｄは、実施例３のバイナリフリップフロップを用いたカウンタ回路３００Ａがシフトレジスタを用いた実施例２のカウンタ回路３００Ｂに置き換わっている。また、実施例３の一致検出回路４５１が選択回路４５１Ａに置き換わっている。選択回路４５１Ａは、出力切替信号により直列に接続されたシフトレジスタ各段のうち、どの段の出力信号をセレクタ回路２２１へ出力するか切り替える回路である。その機能は、実施例３の一致検出回路４５１と同一であり、あらかじめ設定した出力切替信号により雑音を除去するパルス幅を選択することができる。その他の構成、動作は実施例３と同一である。

なお、実施例４では、選択回路４５１Ａがカウンタ回路３００Ｂ内の前段のデータフリップフロップ回路（例えば初段の４０１−１）のＱ出力を選択した場合、選択回路４５１Ａから出力される出力信号がセットされても内部の後段のデータフリップフロップ回路（例えば最終段４０１−ｎ）は動作し続けることになる。しかし、出力信号（ＨＬＳ又はＬＬＳ）がセットされた状態は変化しないので、外部から見ると、出力信号がセットされると動作を停止したと同じことになる。

また、セレクタ回路２２１への出力信号をシフトレジスタのクロック信号に帰還させ、セレクタ回路２２１への出力信号（ＨＬＳ又はＬＬＳ信号）がセットされるとシフトレジスタのクロック信号ＣＬＫＢを停止するようにすることもできる。そのようにすれば、シフトレジスタ回路を用いた場合にも、より低消費電力にすることができる。

実施例５は、実施例１においてバイナリフリップフロップ回路３０１（図４参照）が１段構成であるか、実施例２においてデータフリップフロップ回路４０１が１段構成である場合の実施例である。回路構成は、実施例１の雑音除去回路２００（図２参照）における第一のカウンタ回路２１１、第二のカウンタ回路２１５の構成を１段のバイナリフリップフロップ回路３０１、又は、１段のデータフリップフロップ回路４０１とすればよい。特に、外部から与えられるクロック周波数が低い場合に、データ入力信号ＤＩＮを遅滞なく雑音を除去してデータ出力信号ＤＯＵＴとして出力するためには、雑音除去回路２００の雑音除去のためのクロックカウント数を多く取ることができない。その場合に、クロック信号に同期した雑音により誤動作するか否かが問題となるが、実施例５に示すとおり、第一のカウンタ回路２１１、第二のカウンタ回路２１５の構成を１段のバイナリフリップフロップ回路３０１、又は、１段のデータフリップフロップ回路４０１で構成してもまったく問題ない。

図１２は、実施例１の雑音除去回路２００において、第一のカウンタ回路２１１、第二のカウンタ回路２１５の構成を１段のバイナリフリップフロップ回路３０１、又は、１段のデータフリップフロップ回路４０１で構成した場合にデータ入力信号ＤＩＮとしてクロックＣＬＫに非同期の信号が入力したときの動作タイミング図である。なお、第一のカウンタ回路２１１、第二のカウンタ回路２１５の構成をバイナリフリップフロップ回路３０１で構成する場合とデータフリップフロップ回路４０１で構成する場合では、動作タイミング図は何ら変わりない。

動作タイミング図１２において、初期状態では、初期化信号ＲＳＴＢがロウレベルであり、活性化しているので、第一のリセット信号生成回路２０１、第二のリセット信号生成回路２０５、第一のカウンタ回路２１１、第二のカウンタ回路２１５、出力フリップフロップ回路２２５がいずれもリセットされ、初期化される。次に、タイミングｔ２１で初期化信号ＲＳＴＢが立ち上がり、雑音除去回路２００のリセット状態が解除される。

タイミングｔ２２では、クロックＣＬＫとは非同期にデータ入力信号ＤＩＮが立ち上がっている。データ入力信号ＤＩＮの立ち上がりを受けて第二のリセット信号生成回路２０５がリセットされて、ＬＳ０＿Ｑが立ち下がる。また、同時に第一のリセット信号生成回路２０１に対するリセット信号（ＡＮＤ回路２３２の出力信号）が解除されるので、次のクロック信号ＣＬＫの立ち上がりでＨＳ０＿Ｑが立ち上がり、さらに１周期後のタイミングｔ２３では、第一のリセット信号ＲＢ１が立ち上がり第１のカウンタ回路２１１に対するリセットが解除になる。

タイミングｔ２４では、クロック信号ＣＬＫの立ち下がりに同期して第１のカウンタ回路２１１がカウントアップするが、第１のカウンタ回路は１段のフリップフロップ回路で構成されているので、第一のカウンタ回路２１１の出力信号であるハイレベルセット信号ＨＬＳがロウレベルからハイレベルに立ち上がる。ハイレベルセット信号ＨＬＳの立ち上がりによってセレクタ回路２２１は、選択入力をデータ出力信号ＤＯＵＴからハイレベルに固定された信号”Ｈ”に切替るので、セレクタ回路２２１の出力信号もロウレベルからハイレベルに切り替わろうとする。しかし、その直後にクロック信号ＣＬＫと非同期にデータ入力信号ＤＩＮが立ち下がっているので第一のリセット信号生成回路２０１、第１のカウンタ回路２１１はリセットされ、ハイレベルセット信号ＨＬＳもロウレベルに立ち下がる。従って、データ出力信号ＤＯＵＴはロウレベルを維持する。

次にタイミングｔ２５ではデータ入力信号ＤＯＵＴが再びロウレベルからハイレベルに立ち上がっている。すると次のクロック信号ＣＬＫの立ち上がりでＨＳ０＿Ｑが立ち上がり、さらに１周期後のタイミングｔ２６で第一のリセット信号ＲＢ１がハイレベルに立ち上がり第一のカウンタ回路２１１のリセット状態が解除される。さらに半周期後のｔ２７でクロック信号ＣＬＫが立ち下がるとハイレベルセット信号ＨＬＳが立ち上がり、セレクタ回路２２１により出力フリップフロップ回路２２５のデータ入力信号もハイレベルとなる。タイミングｔ２８の次のクロック信号ＣＬＫの立ち上がりまでにデータ入力信号ＤＩＮがハイレベルを維持しているので、ここで、データ入力信号ＤＩＮのハイレベルは雑音除去回路２００で受け付けられてデータ出力信号ＤＯＵＴとしてハイレベルが出力される。タイミングｔ２８でデータ入力信号ＤＩＮのロウレベルからハイレベルへの変化を受け付けた後は、タイミングｔ２９でデータ入力信号ＤＩＮが立ち下がっても、すぐには、データ出力信号ＤＯＵＴのレベルは変わらずに、ハイレベルを維持する。データ出力信号ＤＯＵＴが立ち下がるのは、タイミングｔ３７の半周期後であり、タイミングｔ３５でデータ入力信号ＤＩＮが立ち下がってから、クロック信号ＣＬＫの立ち上がりに同期して２周期経過した後のタイミングである。

すなわち、クロック信号ＣＬＫの立ち上がりに同期してクロック信号ＣＬＫの２周期以上連続してデータ入力信号ＤＩＮがハイレベル又は、ロウレベルを維持すると、実施例５の雑音除去回路２００では、データ入力信号ＤＩＮの変化が雑音ではないものとして受け付け、データ出力信号ＤＯＵＴとして出力する。データ入力信号ＤＩＮのレベルの変化がクロック信号ＣＬＫの立ち上がりに同期して２周期に満たない不安定な変化の場合には、実施例５の雑音除去回路では、雑音であると判断してデータ入力信号ＤＩＮの変化を受け付けず、データ出力信号ＤＯＵＴは以前の論理レベルを保持する。

実施例５において、データ入力信号ＤＩＮがクロック信号ＣＬＫと非同期である場合に、データ入力信号ＤＩＮのレベルの変化が雑音として除去されるか、正規な論理レベルの変化として受け付けられるかは、以下のとおりである。
（１）データ入力信号ＤＩＮのハイレベル又はロウレベルへのレベルの変化がクロック信号ＣＬＫの３周期以上連続したレベルを維持すれば、どのタイミングでデータ入力信号のレベルが変化してもレベルの変化は雑音除去回路で受け付けられ、確実にデータ入力信号ＤＩＮのレベルの変化に応答してデータ出力信号ＤＯＵＴのレベルが変化する。
（２）データ入力信号ＤＩＮのハイレベル又はロウレベルへのレベルの変化がクロック信号ＣＬＫの２周期未満しか連続しない場合は、どのタイミングでデータ入力信号ＤＩＮのレベルが変化してもレベルの変化は雑音として処理され、データ出力信号ＤＯＵＴは以前の論理レベルを維持する。
（３）データ入力信号ＤＩＮのハイレベル又はロウレベルへの連続したレベルの変化がクロック信号ＣＬＫの２周期以上、かつ、３周期未満である場合は、雑音として処理されるか、正規のレベルの変化として受けつけられるかはデータ入力信号ＤＩＮの変化するタイミングとクロック信号ＣＬＫの位相に依存する。

以上説明したように、実施例５によれば、クロック信号ＣＬＫの周波数を高くすることなく、かつ、データ入力信号ＤＩＮがクロック信号ＣＬＫに同期しているか否かに係わらず、データ入力信号ＤＩＮから入力される信号のパルス幅に基づいて精度よく雑音を除去し、クロック信号ＣＬＫに同期したデータ出力信号ＤＯＵＴとして出力することができる。さらに、ＰＬＬやその他の逓倍回路を用いて低周波数のクロック信号ＣＬＫから高周波のクロックを生成する必要がないので、低消費電力な雑音除去回路が得られる。

なお、各実施例における雑音除去回路において、データ入力信号ＤＩＮの変化として受け付ける信号幅と雑音として除去する信号幅をまとめると以下のとおりである。

［第一、第二のカウンタ回路としてバイナリフリップフロップ回路を用いた場合］
バイナリフリップフロップ回路の段数のｎとすると、
（１）データ入力信号ＤＩＮのハイレベル又はロウレベルへのレベルの変化がクロック信号ＣＬＫの２＋２^ｎ−１周期以上連続したレベルを維持すれば、どのタイミングでデータ入力信号のレベルが変化してもレベルの変化は雑音除去回路で受け付けられ、確実にデータ入力信号ＤＩＮのレベルの変化に応答してデータ出力信号ＤＯＵＴのレベルが変化する。
（２）データ入力信号ＤＩＮのハイレベル又はロウレベルへのレベルの変化がクロック信号ＣＬＫの１＋２^ｎ−１周期未満しか連続しない場合は、どのタイミングでデータ入力信号ＤＩＮのレベルが変化してもレベルの変化は雑音として処理され、データ出力信号ＤＯＵＴは以前の論理レベルを維持する。
（３）データ入力信号ＤＩＮのハイレベル又はロウレベルへの連続したレベルの変化がクロック信号ＣＬＫの１＋２^ｎ−１周期以上、かつ、２＋２^ｎ−１周期未満である場合は、雑音として処理されるか、正規のレベルの変化として受けつけられるかはデータ入力信号ＤＩＮの変化するタイミングとクロック信号ＣＬＫの位相に依存する。

［第一、第二のカウンタ回路としてシフトレジスタ回路を用いた場合］
シフトレジスタ回路の段数のｎとすると、
（１）データ入力信号ＤＩＮのハイレベル又はロウレベルへのレベルの変化がクロック信号ＣＬＫの２＋ｎ周期以上連続したレベルを維持すれば、どのタイミングでデータ入力信号のレベルが変化してもレベルの変化は雑音除去回路で受け付けられ、確実にデータ入力信号ＤＩＮのレベルの変化に応答してデータ出力信号ＤＯＵＴのレベルが変化する。
（２）データ入力信号ＤＩＮのハイレベル又はロウレベルへのレベルの変化がクロック信号ＣＬＫの１＋ｎ周期未満しか連続しない場合は、どのタイミングでデータ入力信号ＤＩＮのレベルが変化してもレベルの変化は雑音として処理され、データ出力信号ＤＯＵＴは以前の論理レベルを維持する。
（３）データ入力信号ＤＩＮのハイレベル又はロウレベルへの連続したレベルの変化がクロック信号ＣＬＫの１＋ｎ周期以上、かつ、２＋ｎ周期未満である場合は、雑音として処理されるか、正規のレベルの変化として受けつけられるかはデータ入力信号ＤＩＮの変化するタイミングとクロック信号ＣＬＫの位相に依存する。

上記のように、クロック周波数に対して、十分に長い期間連続する信号も雑音として除去する必要がある場合には、第一、第二のカウンタ回路はバイナリフリップフロップ回路を用いる実施例１又は実施例３のカウンタ回路を用いた方が回路規模を小さくできるので有利である。しかし、雑音として除去すべきデータ入力信号ＤＩＮの信号幅がクロック周期に対してそれほど大きくない場合には、カウンタ回路としてシフトレジスタ回路を用いる実施例２、実施例４のカウンタ回路も用いることができる。

以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

なお、上記の実施例では、アナログ検出信号の入力部に雑音除去回路を用いる例を説明したが、本発明による雑音除去回路は、データ入力信号がクロックに同期しているか否かに係わらず、クロック信号に同期してデータ入力信号を受け付ける回路の雑音除去に広く用いることが可能である。特に、クロック周波数が低い場合に、消費電力を増加させずにクロックに同期した雑音等クロック周波数より高い周波数の雑音を確実に除去する回路として有効である。

１００：半導体装置
１１０：アナログ部
１２０：制御ロジック部
１３０：ＣＰＵ
１４０：ＡＣアダプタ
１５０：電池
２００：雑音除去回路
２０１：第一のリセット信号生成回路
２０５：第二のリセット信号生成回路
２１１：第一のカウンタ回路
２１５：第二のカウンタ回路
２２０：データ出力回路
２２１：セレクタ回路
２２５：出力フリップフロップ回路
２３１、２４１、３０３、３５７、３５８：インバータ
２３２、２３３：ＡＮＤ回路
３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ：カウンタ回路
３０１、３０１−１〜３０１−ｎ：バイナリフリップフロップ回路
３０２：ＮＯＲ回路
３５１、３５２：ＮＡＮＤ回路
３５３、３５４、３５５、３５６：クロックドインバータ
４０１−１〜４０１−ｎ：データフリップフロップ回路
４５１：一致検出回路
４５１Ａ：選択回路
ＨＳ０、ＨＳ１：ハイレベル同期用データフリップフロップ回路
ＬＳ０、ＬＳ１：ロウレベル同期用データフリップフロップ回路
ＣＬＫ：クロック信号
ＤＩＮ：データ入力信号
ＤＯＵＴ：データ出力信号
ＨＬＳ：ハイレベルセット信号
ＬＬＳ：ロウレベルセット信号
ＲＢ１：第一のリセット信号
ＲＢ２：第二のリセット信号
ＲＳＴＢ：初期化信号

Claims

データ入力信号がロウレベルになると活性化し、前記データ入力信号がハイレベルを維持するとクロック信号に同期して非活性化する第一のリセット信号を生成する第一のリセット信号生成回路と、
前記データ入力信号がハイレベルになると活性化し、前記データ入力信号がロウレベルを維持すると前記クロック信号に同期して非活性化する第二のリセット信号を生成する第二のリセット信号生成回路と、
前記クロック信号の反転信号を計数し、前記第一のリセット信号によりリセットされる第一のカウンタ回路と、
前記クロック信号の反転信号を計数し、前記第二のリセット信号によりリセットされる第二のカウンタ回路と、
セレクタ回路と前記セレクタ回路の選択した信号を前記クロックに同期して出力する出力フリップフロップ回路とを備え、前記セレクタ回路がハイレべルに固定された信号、ロウレベルに固定された信号、前記出力フリップフロップ回路の出力信号のいずれかを前記第一のカウンタ回路の出力信号と前記第二のカウンタ回路の出力信号との論理レベルにより選択して出力するデータ出力回路と、
を備えることを特徴とする雑音除去回路。
前記セレクタ回路は、
前記第一及び第二のカウンタ回路の出力信号の論理レベルが異なるときは、その論理レベルによって前記ハイレベルに固定された信号又はロウレベルに固定された信号を選択して出力し、前記第一及び第二のカウンタ回路の出力信号が共にリセットレベルであるときは、前記出力フリップフロップ回路の出力信号を選択して出力することを特徴とする請求項１記載の雑音除去回路。
前記第一、第二のカウンタ回路が、出力信号をセットするとカウント動作を停止するカウンタ回路であることを特徴とする請求項１又は２に記載の雑音除去回路。
初期化信号が入力されたときに、前記第一及び第二のリセット信号を出力するように前記第一、第二のリセット信号生成回路をリセットし、かつ、前記出力フリップフロップ回路をリセットする初期化回路を、
さらに含むことを特徴とする請求項１乃至３いずれか１項記載の雑音除去回路。
前記第一、第二のカウンタ回路が、１段以上縦続接続されたバイナリフリップフロップ回路により構成されていることを特徴とする請求項１乃至４いずれか１項記載の雑音除去回路。
前記第一、第二のカウンタ回路が、初段の入力がセット信号に接続された１段以上縦続接続されたシフトレジスタ回路により構成されていることを特徴とする請求項１乃至４いずれか１項記載の雑音除去回路。
前記第一、第二のカウンタ回路がリセットされてから当該カウンタ回路の出力信号がセットされるまでの前記クロック数のカウント数がプログラマブルであることを特徴とする請求項１乃至６いずれか１項記載の雑音除去回路。
前記第一及び第二のカウンタ回路がいずれも前記クロック信号の反転信号を１つカウントすると出力信号がセットされる１段のカウンタ回路であることを特徴とする請求項１乃至６いずれか１項記載の雑音除去回路。
アナログ信号を検出するアナログ部と前記アナログ部を制御する制御ロジック部とを半導体基板の上に形成した半導体装置であって、
前記制御ロジック部は、前記アナログ部が出力するアナログ検出信号の入力部に請求項１乃至７いずれか１項記載の雑音除去回路を備えていることを特徴とする半導体装置。
前記第一のカウンタ回路が、
前記クロック信号の反転信号を入力するとともに、前記第一のカウンタ回路の出力信号をイネーブル信号として帰還入力し、前記第一のカウンタ回路の出力信号がセット状態に対応する第一の論理レベルのとき、前記クロック信号の反転信号をマスクして出力を停止し、前記第一のカウンタ回路の出力信号がリセット状態に対応する第二の論理レベルのとき、前記クロック信号の反転信号を出力する第一の論理回路と、
前記第一のリセット信号を入力し、前記第一のリセット信号が活性化されると各段の出力を前記第二の論理レベルにリセットし、前記第一のリセット信号の活性化が解除されると、前記第一の論理回路から出力される前記クロック信号の反転信号のカウントを開始し、前記クロック信号の反転信号を所定数カウントすると、前記第一のカウンタ回路の出力信号をなす最終段の出力を前記第一の論理レベルにセットする、所定段数縦続接続されたフリップフロップ回路からなる第一のバイナリカウンタと、
を備え、
前記第二のカウンタ回路が、
前記クロック信号の反転信号を入力するとともに、前記第二のカウンタ回路の出力信号をイネーブル信号として帰還入力し、前記第二のカウンタ回路の出力信号がセット状態に対応する前記第一の論理レベルのとき、前記クロック信号の反転信号をマスクして出力を停止し、前記第二のカウンタ回路の出力信号がリセット状態に対応する前記第二の論理レベルのとき、前記クロック信号の反転信号を出力する第二の論理回路と、
前記第二のリセット信号を入力し、前記第二のリセット信号が活性化されると各段の出力を前記第二の論理レベルにリセットし、前記第二のリセット信号の活性化が解除されると、前記第二の論理回路から出力される前記クロック信号の反転信号のカウントを開始し、前記クロック信号の反転信号を所定数カウントすると、前記第二のカウンタ回路の出力信号をなす最終段の出力を前記第一の論理レベルにセットする、所定段数縦続接続されたフリップフロップ回路からなる第二のバイナリカウンタと、
を備えたことを特徴とする請求項１乃至４のいずれか１項に記載の雑音除去回路。
前記第一のカウンタ回路が、
前記第一のカウンタ回路の出力信号のセット状態に対応する第一の論理レベルの固定値を初段に入力し、前記第一のリセット信号が活性化されると各段の出力を第二の論理レベルにリセットし、前記第一のリセット信号の活性化が解除されると、前記クロック信号の反転信号に同期して、前記初段に入力される前記第一論理レベルの固定値を順次後段にシフトし、最終段の出力を前記第一のカウンタ回路の出力信号とする、所定段数縦続接続されたフリップフロップからなる第一のシフトレジスタを備え、
前記第二のカウンタ回路が、
前記第二のカウンタ回路の出力信号のセット状態に対応する前記第一の論理レベルの固定値を初段に入力し、前記第二のリセット信号が活性化されると各段の出力を前記第二の論理レベルにリセットし、前記第二のリセット信号の活性化が解除されると、前記クロック信号の反転信号に同期して、前記初段に入力される前記第一論理レベルの固定値を順次後段にシフトし、最終段の出力を前記第二のカウンタ回路の出力信号とする、所定段数縦続接続されたフリップフロップからなる第二のシフトレジスタを備えたことを特徴とする請求項１乃至４のいずれか１項に記載の雑音除去回路。
前記第一のカウンタ回路が、
第一の論理回路と、
第一のバイナリカウンタと、
第一の一致検出回路と、
を備え、
前記第一の論理回路は、前記クロック信号の反転信号を入力するとともに、前記第一のカウンタ回路の出力信号をイネーブル信号として帰還入力し、前記第一のカウンタ回路の出力信号がセット状態に対応する第一の論理レベルのとき、前記クロック信号の反転信号をマスクして出力を停止し、前記一致検出回路の出力信号がリセット状態に対応する第二の論理レベルのとき、前記クロック信号の反転信号を出力し、
前記第一のバイナリカウンタは、前記第一のリセット信号を入力し、前記第一のリセット信号が活性化されると各段の出力を前記第二の論理レベルにリセットし、前記第一のリセット信号の活性化が解除されると、前記第一の論理回路から出力される前記クロック信号の反転信号のカウントを開始する、所定段数縦続接続されたフリップフロップ回路からなり、
前記第一の一致検出回路は、前記第一のバイナリカウンタのカウント値が予め定められた設定値と一致するとき、前記第一のカウンタ回路の出力信号としてセット状態に対応する前記第一の論理レベルを出力し、前記第一のバイナリカウンタのカウント値が前記予め定められた設定値と不一致のときは、前記第一のカウンタ回路の出力信号としてリセット状態に対応する前記第二の論理レベルを出力し、
前記第二のカウンタ回路が、
第二の論理回路と、
第二のバイナリカウンタと、
第二の一致検出回路と、
を備え、
前記第二の論理回路は、前記クロック信号の反転信号を入力するとともに、前記第二のカウンタ回路の出力信号をイネーブル信号として帰還入力し、前記第二のカウンタ回路の出力信号がセット状態に対応する前記第一の論理レベルのとき、前記クロック信号の反転信号をマスクして出力を停止し、前記一致検出回路の出力信号がリセット状態に対応する前記第二の論理レベルのとき、前記クロック信号の反転信号を出力し、
前記第二のバイナリカウンタは、前記第二のリセット信号を入力し、前記第二のリセット信号が活性化されるとリセットされると各段の出力を前記第二の論理レベルにリセットし、前記第二のリセット信号の活性化が解除されると、前記第二の論理回路から出力される前記クロック信号の反転信号のカウントを開始する、所定段数縦続接続されたフリップフロップ回路からなり、
前記第二の一致検出回路は、前記第二のバイナリカウンタのカウント値が予め定められた設定値と一致するとき、前記第二のカウンタ回路の出力信号としてセット状態に対応する前記第一の論理レベルを出力し、前記第二のバイナリカウンタのカウント値が前記予め定められた設定値と不一致のときは、前記第二のカウンタ回路の出力信号としてリセット状態に対応する前記第二の論理レベルを出力する、ことを特徴とする請求項１乃至４のいずれか１項に記載の雑音除去回路。
前記第一のカウンタ回路が、
前記第一のカウンタ回路の出力信号のセット状態に対応する第一の論理レベルの固定値を、初段に入力し、前記第一のリセット信号が活性化されると各段の出力を第二の論理レベルにリセットし、前記第一のリセット信号の活性化が解除されると、前記クロック信号の反転信号に同期して、前記初段に入力される前記第一の論理レベルの固定値を順次後段にシフトする、所定段数縦続接続されたフリップフロップからなる第一のシフトレジスタと、
前記第一のシフトレジスタを構成する縦続接続された前記フリップフロップの出力のいずれか一つを選択して前記第一のカウンタ回路の出力信号として出力する第一のセレクタと、
を備え、
前記第二のカウンタ回路が、
前記第二のカウンタ回路の出力信号のセット状態に対応する前記第一の論理レベルの固定値を、初段に入力し、前記第二のリセット信号が活性化されると各段の出力を前記第二の論理レベルにリセットし、前記第二のリセット信号の活性化が解除されると、前記クロック信号の反転信号に同期して、前記初段に入力される前記第一の論理レベルの固定値を順次後段にシフトする、所定段数縦続接続されたフリップフロップからなる第二のシフトレジスタと、
前記第二のシフトレジスタを構成する縦続接続された前記フリップフロップの出力のいずれか一つを選択して前記第二のカウンタ回路の出力信号として出力する第二のセレクタと、
を備えことを特徴とする請求項１乃至４のいずれか１項に記載の雑音除去回路。