CN103036545A - 电子电路 - Google Patents

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Abstract

本发明提供进行上电复位的电子电路。本发明的电子电路包括：除噪电路，去除复位信号的噪声；数字电路，被通过所述除噪电路去除噪声之后的信号复位；以及初始有效化电路，在直到基于所述复位信号的复位状态被解除为止的期间，将所述数字电路的输出信号固定为预定的值。根据本发明，能够减少在通过复位信号进行数字电路的复位时的误动作的产生。

Description

电子电路
技术领域
本发明涉及进行上电复位的电子电路。
背景技术
接通电源时的数字电路的初始化(复位)通常通过上电复位来进行。在上电复位中，例如，当接通了电子设备的电源时，电源接通后稍作延迟，将复位信号提供给数字电路来进行初始化。
图3是示出通过上电复位来将数字电路非同步复位的电子电路的一个例子的电路图。图4是示出图3所示的电子电路中的时钟信号、上电复位信号、以及输出端子的状态的一个例子的时序图。
在图3所示的电子电路中，时钟产生电路2和上电复位电路3连接在集成电路(IC：Integrated Circuit)芯片101上。从时钟产生电路2对IC芯片101的CLK端子输入时钟信号CLK，并从上电复位电路3对IC芯片101的POR端子输入上电复位信号POR。
IC芯片101具有数字电路111，数字电路111的输出信号经由输出缓冲器112被施加到输出端子TAR。
在噪声多的环境中，当该上电复位信号直接用作非同步复位的信号时，会因噪声而使数字电路111错误地被复位，因此，通过除噪电路113来去除上电复位信号的噪声。
经由输入缓冲器114对除噪电路113提供时钟信号CLK，并经由输入缓冲器115对除噪电路113提供上电复位信号POR，去除噪声后的信号(复位信号RST)被用于数字电路111的非同步复位。除噪电路113使上电复位信号延迟预定时钟，进行延迟后的上电复位信号和该时间点的上电复位信号之间的逻辑运算来去除上电复位信号的噪声，并输出通过该逻辑运算获得的去除噪声后的复位信号RST。由此，如图4所示，即便对上电复位信号产生噪声，数字电路111也不被复位。
然而，在如上所述地进行数字电路111的初始化的情况下，将直到基于上电复位信号的复位状态被解除、复位信号RST被提供到数字电路111为止的延迟期间(图4中的从接通电源的定时To起、到时刻T1为止的期间)设定为大于等于除噪电路113中的延迟的长度，因此，该延迟期间的数字电路111的输出信号的值无效(不定)。因此，在该期间中，存在连接在输出端子TAR上的电路或设备误动作的可能性。
例如，在从输出端子TAR输出电机的控制信号的情况下，在接通电源后，在数字电路111的输出信号的值为无效(不定)的期间，控制信号的值成为不期望的值，电机可能进行不期望的动作。
发明内容
本发明是鉴于上述的问题而完成的，其目的在于，获得减少因复位而引起的数字电路的初始化时的误动作的电子电路。
为了解决上述的课题，本发明所涉及的电子电路包括：除噪电路，所述除噪电路去除复位信号的噪声；数字电路，所述数字电路被通过所述除噪电路去除噪声之后的信号复位；以及初始有效化电路，所述初始有效化电路在直到基于所述复位信号的复位状态被解除为止的期间，将所述数字电路的输出信号固定为预定的值。
根据上述本发明的电子电路，在直到基于上电复位信号等的复位状态被解除为止的期间，只要数字电路的输出信号的值不是不定的即可，从而能够减少因复位而引起的数字电路的初始化时的误动作。
附图说明
图1是示出本发明的实施方式所涉及的电子电路的构成的电路图；
图2是示出图1所示的电子电路中的时钟信号、上电复位信号、以及输出端子的状态的一个例子的时序图；
图3是示出通过上电复位来将数字电路非同步复位的电子电路的一个例子的电路图；
图4是示出图3所示的电子电路中的时钟信号、上电复位信号、以及输出端子的状态的一个例子的时序图。
具体实施方式
以下，基于附图说明本发明的实施方式。
图1是示出本发明的实施方式所涉及的电子电路的构成的电路图。
在图1所示的电子电路中，在IC芯片1上连接有时钟产生电路2和上电复位电路3。从时钟产生电路2对IC芯片1的CLK端子输入时钟信号CLK，从上电复位电路3对IC芯片1的POR端子输入上电复位信号POR。另外，在IC芯片1的输出端子TAR连接有未图示的电路或设备。
IC芯片1具有数字电路11、输出缓冲器12、除噪电路13、输入缓冲器14，15、以及初始有效化电路16。
数字电路11是具有触发器21、22的时序电路。另外，在图1中，省略了数字电路11内的除了触发器21、22以外的元件的图示。
经由输入缓冲器14对除噪电路13提供时钟信号CLK，并经由输入缓冲器15对除噪电路13提供上电复位信号POR，去除噪声后的信号(复位信号RST)被用于数字电路11的非同步复位。除噪电路13使上电复位信号延迟预定时钟，进行延迟后的上电复位信号和未作延迟的上电复位信号之间的逻辑运算来去除上电复位信号的噪声，并将通过该逻辑运算获得的去除噪声后的复位信号RST输出给数字电路11。因此，在通过上电复位信号继续复位的期间，被设定为大于等于除噪电路13中的延迟的长度。
初始有效化电路16被设置在数字电路11和连接在输出端子TAR上的输出缓冲器12之间，在直到基于上电复位信号的复位状态被解除为止的期间，将数字电路11的输出信号固定为预定的值，一旦基于上电复位信号的复位状态被解除，则将数字电路11的输出信号直接提供给输出缓冲器12。
在该实施方式中，数字电路11从触发器21、22输出两个输出信号。初始有效化电路16具有两个OR运算电路31、32，分别进行数字电路11的两个输出信号和上电复位信号之间的逻辑运算，并输出该逻辑运算的结果。
在该实施方式中，一旦复位状态被解除，上电复位信号的值变为H(高)电平，因而上电复位信号被作为这些OR运算电路31、32的一个输入而被反转输入。与在直到基于上电复位信号的复位状态被解除为止的期间应当输出的固定值对应地，OR运算电路31的另一个输入以及输出两者被反转或不反转，OR运算电路32的另一个输入以及输出两者被反转或不反转。
另外，也可以代替OR运算电路31、32而使用AND运算电路。在该情况下也是一样，针对AND运算电路的两个输入和一个输出恰当地设定反转还是不反转。
输出缓冲器12是三态缓冲器，从OR运算电路31提供输入信号，从OR运算电路32提供控制信号。
接下来，说明上述电子电路的动作。
图2是示出图1所示的电子电路中的时钟信号、上电复位信号、以及输出端子的状态的一个例子的时序图。
当接通内置于该电子电路中的电气设备的电源时(时刻To)，该电子电路的各部开始起动。
如图2所示，时钟产生电路2在电源接通(时刻To)后稍作延迟，开始时钟信号CLK的输出。
同样地，上电复位电路3在电源接通(时刻To)后稍作延迟，解除基于上电复位信号POR的复位状态(在该实施方式中，通过将上电复位信号POR从L(低)电平改变成H电平来解除复位状态)。
IC芯片1的除噪电路13被供应时钟信号CLK和上电复位信号POR，使上电复位信号延迟预定时钟，如果当前时间点的上电复位信号为L电平且延迟后的上电复位信号为L电平，则将复位信号RST(L电平的脉冲信号)提供给数字电路11。
在提供复位信号RST之前(即，从时刻To至时刻T1的期间)，数字电路11的输出信号的值为无效(不定)，当提供复位信号RST后(时刻T1)，数字电路11被初始化，之后的输出信号的值成为有效。
另一方面，在从时刻To至时刻T1的期间(即，数字电路11的输出为不定的期间)，由于上电复位信号为L电平，因此，基于初始有效化电路16的固定值被提供给输出缓冲器12，将由初始有效化电路16指定的电平的信号从输出缓冲器12施加到输出端子TAR，从而输出端子TAR的电平成为有效。但是，在刚刚接通电源之后，由于电源电压低、无法保证输入缓冲器15、初始有效化电路16、输出缓冲器12的正常动作，因此输出端子TAR的电平也不是有效的。
在时刻T1之后的期间，上电复位信号成为H电平，因此，通过初始有效化电路16将数字电路11的输出信号保持原样提供给输出缓冲器12，并将由数字电路11指定的电平的信号从输出缓冲器12施加到输出端子TAR。因此，在该期间，输出端子TAR的电平也成为有效的。
如图2所示，在时刻T1之后的期间对上电复位信号产生了噪声的情况下，由于噪声，基于初始有效化电路16的固定值被提供给输出缓冲器12。此时，无法保证该固定值与本来应当输出的数字电路11的输出信号的值相同，因此，在对上电复位信号产生有噪声的期间的输出端子TAR的电平变成不是有效的。然而，该噪声被除噪电路13除去，因此，不会由于该噪声而对数字电路11提供复位信号RST，数字电路11继续正常动作。由于数字电路11继续正常动作，因此，当噪声从上电复位信号中消失时，输出端子TAR的电平马上变回有效。
如上所述，根据上述实施方式，除噪电路13去除上电复位信号的噪声，数字电路11被通过除噪电路13去除噪声之后的信号复位。初始有效化电路16在直到基于上电复位信号的复位状态被解除为止的期间，将数字电路11的输出信号固定为预定的值。
由此，在基于上电复位信号的复位状态被解除为止的期间，只要数字电路11的输出信号的值不是不定的即可，因此，减少了在通过上电复位对数字电路11进行初始化时的误动作的产生。
另外，上述的实施方式是本发明的优选的例子，但是，本发明并不限于此，在不脱离本发明的主要技术思想的范围内可以进行各种变形和改变。
例如，在上述实施方式中，也可以代替上电复位信号而使用通过用户的复位操作等而产生的强制复位信号。在该情况下，代替上电复位电路3而使用产生强制复位信号的强制复位电路。
另外，在上述实施方式中，初始就将输入到与输出端子TAR连接的输出缓冲器12的信号有效化，然而也可以初始就将输入到与输入端子连接的输入缓冲器(三态缓冲器等)的控制信号同样地有效化。同样地，也可以初始就将输入到与输出端子TAR连接的输入输出缓冲器的信号有效化。

Claims (6)

1.一种电子电路，其特征在于，包括：
除噪电路，所述除噪电路去除复位信号的噪声；
数字电路，所述数字电路被通过所述除噪电路去除噪声之后的信号复位；以及
初始有效化电路，所述初始有效化电路在直到基于所述复位信号的复位状态被解除为止的期间，将所述数字电路的输出信号固定为预定的值。
2.如权利要求1所述的电子电路，其特征在于，
所述复位信号为上电复位信号。
3.如权利要求1所述的电子电路，其特征在于，
所述初始有效化电路进行所述数字电路的输出信号和所述复位信号之间的逻辑运算，并输出该逻辑运算的结果。
4.如权利要求1所述的电子电路，其特征在于，
所述数字电路为时序电路，
通过由所述除噪电路去除噪声之后的信号对所述时序电路进行非同步复位。
5.如权利要求1所述的电子电路，其特征在于，
所述除噪电路使所述复位信号延迟预定时钟，进行延迟后的所述复位信号和未作延迟的所述复位信号之间的逻辑运算来去除所述复位信号的噪声，并输出通过所述逻辑运算所获得的去除噪声后的信号。
6.如权利要求1所述的电子电路，其特征在于，
所述电子电路包括IC芯片，所述IC芯片具有所述除噪电路、所述数字电路、所述初始有效化电路，
所述IC芯片具有所述复位信号的输入端子和输出端子、以及与所述输出端子连接的输出缓冲器，
所述初始有效化电路与所述输出缓冲器连接。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106301300A (zh) * 2016-08-02 2017-01-04 芯启源(上海)半导体科技有限公司 具有安全复位功能的脉冲同步电路及处理器

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5706455B2 (ja) * 2013-02-19 2015-04-22 Ｎｅｃエンジニアリング株式会社 制御回路、回路システム、および、制御方法
JP6661585B2 (ja) 2017-09-26 2020-03-11 キヤノン株式会社 情報処理装置
JP7074699B2 (ja) * 2019-02-28 2022-05-24 ファナック株式会社 グリッチ除去回路及び電子装置
CN113792509B (zh) * 2021-11-16 2022-02-18 苏州浪潮智能科技有限公司 一种复位信号平衡方法和装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161157A (ja) * 1993-12-07 1995-06-23 Matsushita Electric Ind Co Ltd 磁気記録再生装置
US5629642A (en) * 1995-08-18 1997-05-13 Mitsubishi Denki Kabushiki Kaisha Power supply monitor
JP2004320400A (ja) * 2003-04-16 2004-11-11 Daikin Ind Ltd 半導体集積回路
US20060103436A1 (en) * 2004-11-17 2006-05-18 Fujitsu Limited Reset control circuit and reset control method
CN1781066A (zh) * 2003-04-25 2006-05-31 日本电气株式会社 复位电路及数字通信装置
JP2008226138A (ja) * 2007-03-15 2008-09-25 Seiko Epson Corp 情報処理装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4438357A (en) * 1982-06-17 1984-03-20 Baxter Travenol Laboratories, Inc. Level sensitive reset circuit for digital logic
US4940904A (en) * 1988-05-23 1990-07-10 Industrial Technology Research Institute Output circuit for producing positive and negative pulses at a single output terminal
DE19534785C1 (de) * 1995-09-19 1997-01-16 Siemens Ag Schaltungsanordnung zur Erzeugung eines Freigabesignals für eine taktsteuerbare Schaltung
JP3647302B2 (ja) 1999-03-18 2005-05-11 富士通株式会社 パワーオンリセット回路及び、これを備えた集積回路装置
US6690220B2 (en) * 2000-06-30 2004-02-10 Matsushita Electric Industrial Co., Ltd. Reset circuit of semiconductor circuit
JP2003223241A (ja) * 2002-01-31 2003-08-08 Mitsubishi Electric Corp リセットコントロール装置
CN1839547B (zh) * 2003-08-22 2010-05-12 罗姆股份有限公司 半导体集成电路器件及采用其的电源电压监视系统
JP2007088712A (ja) * 2005-09-21 2007-04-05 Seiko Instruments Inc ノイズフィルタ回路
US8258844B2 (en) * 2006-08-03 2012-09-04 Seagate Technology Llc System-wide reset of multiple electronic devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161157A (ja) * 1993-12-07 1995-06-23 Matsushita Electric Ind Co Ltd 磁気記録再生装置
US5629642A (en) * 1995-08-18 1997-05-13 Mitsubishi Denki Kabushiki Kaisha Power supply monitor
JP2004320400A (ja) * 2003-04-16 2004-11-11 Daikin Ind Ltd 半導体集積回路
CN1781066A (zh) * 2003-04-25 2006-05-31 日本电气株式会社 复位电路及数字通信装置
US20060103436A1 (en) * 2004-11-17 2006-05-18 Fujitsu Limited Reset control circuit and reset control method
JP2008226138A (ja) * 2007-03-15 2008-09-25 Seiko Epson Corp 情報処理装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106301300A (zh) * 2016-08-02 2017-01-04 芯启源(上海)半导体科技有限公司 具有安全复位功能的脉冲同步电路及处理器
CN106301300B (zh) * 2016-08-02 2019-04-05 芯启源(上海)半导体科技有限公司 具有安全复位功能的脉冲同步电路及处理器

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Publication number Publication date
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US8729934B2 (en) 2014-05-20
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