JP6661585B2

JP6661585B2 - 情報処理装置

Info

Publication number: JP6661585B2
Application number: JP2017185318A
Authority: JP
Inventors: 央章新妻
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2017-09-26
Filing date: 2017-09-26
Publication date: 2020-03-11
Anticipated expiration: 2037-09-26
Also published as: US10802561B2; US20190094934A1; JP2019062389A

Description

本発明は、複数の駆動電圧により動作可能なバッファ回路を備える情報処理装置に関する。

ＰＣ（ＰｅｒｓｏｎａｌＣｏｍｐｕｔｅｒ）、組み込み機器などの情報処理装置、ＭＦＰ（ＭｕｌｔｉＦｕｎｃｔｉｏｎＰｒｉｎｔｅｒ）などの画像形成装置には半導体集積回路が使われている。これらの機器に使用される半導体集積回路は、半導体集積回路の外部からのリセット信号によってリセットされるデジタル論理回路を備えている。そのような構成により、機器の電源投入時に内部のデジタル論理回路がリセットされ、正常に動作を開始することができる。仮に、機器の動作中に半導体集積回路の外部からのリセット信号に何らかのノイズが印可された場合、半導体集積回路に意図しないタイミングでリセットがかかる恐れがある。そこで、リセット信号の入力部にノイズを除去するための回路を構成してノイズに対する耐性を高め、ノイズの印可により容易にリセットがかからないようにすることが行われる。

一方、ノイズ除去回路を構成した場合、機器の電源投入直後に半導体集積回路内部のデジタル論理回路がリセットされず、デジタル論理回路の出力の論理値がＨｉｇｈ（１）かＬｏｗ（０）かが定まらない不定の期間が発生する。入出力バッファに接続されるデジタル論理回路の出力が不定であれば、機器内でその半導体集積回路に接続される他のデバイスに不正な出力が行われることになり、機器の誤動作の要因となる恐れがある。その対策として、特許文献１には、機器の電源投入直後のリセット期間中の入出力バッファの出力値を所定の値に固定することによって、電源投入直後の半導体集積回路の不正な出力を防止する構成が記載されている。

特許第５５０１３２０号明細書

特許文献１では、機器の電源投入直後のリセット期間中に、半導体集積回路に接続される他のデバイスに対する不正な出力を防止する構成が記載されている。例えば、半導体集積回路の入出力バッファには、供給するＩ／Ｏ電源の電圧設定を複数種類から選択し、その選択に対応したＩ／Ｏ電源を供給することによって、供給される電圧レベルに応じた動作をする入出力バッファがある。Ｉ／Ｏ電源の電圧設定が不定であると、半導体集積回路に供給されているＩ／Ｏ電源の電圧レベルよりも低い耐圧の設定となる場合があり、その場合、入出力バッファに耐圧を超えた負荷を与えてしまう。

本発明の目的は、このような従来の問題点を解決することにある。上記の点に鑑み、本発明は、バッファ回路への電圧設定が不定となる状況を防ぐ情報処理装置を提供することを目的とする。

上記課題を解決するため、本発明に係る情報処理装置は、第１の電圧または、前記第１の電圧よりも高い第２の電圧のいずれかを供給されて動作する第１の回路と、前記第１の回路に供給される電圧が前記第１の電圧であるか前記第２の電圧であるかを示す信号を出力する第２の回路と、前記第２の回路から出力される信号が入力され、前記第１の回路に供給される電圧を示す信号を前記第１の回路に出力する制御手段と、を有し、前記制御手段は、前記第２の回路により出力される信号が安定するまでの間、前記第２の電圧を示す信号を出力し、前記第２の回路により出力される信号が安定した後、前記第２の回路から入力された信号により示された電圧を示す信号を出力することを特徴とする。

本発明によれば、バッファ回路への電圧設定が不定となる状況を防ぐことができる。

画像形成装置のシステム構成を示すブロック図である。画像形成装置のメインコントローラの構成を示す図である。半導体集積回路内部の回路構成を示す図である。各種電気信号のレベルの変化を示すタイミングチャートである。半導体集積回路の電源投入時の動作シーケンスを示すフローチャートである。半導体集積回路内部の回路構成を示す図である。

以下、添付図面を参照して本発明の実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る本発明を限定するものでなく、また本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。

［第１の実施形態］
［画像形成装置］
図１は、本実施形態における半導体集積回路を備える画像形成装置のシステム構成を示すブロック図である。画像形成装置１００は、画像の入出力と送受信およびスキャンやプリント等、各種の画像処理を行うＭＦＰ（ＭｕｌｔｉＦｕｎｃｔｉｏｎＰｒｉｎｔｅｒ）である。画像形成装置１００は、メインコントローラ１０１、ユーザインタフェースである操作部１０２、画像入力デバイスであるスキャナ１０３、および画像出力デバイスであるプリンタ１０４を備える。操作部１０２、スキャナ１０３、およびプリンタ１０４は、それぞれメインコントローラ１０１に接続され、メインコントローラ１０１からの指示によって制御される。

さらに、メインコントローラ１０１は、有線や無線の媒体のＬＡＮ（ＬｏｃａｌＡｒｅａＮｅｔｗｏｒｋ）１０６に接続される。ＰＣ１０５は、一般的なＰＣ（ＰｅｒｓｏｎａｌＣｏｍｐｕｔｅｒ）であり、ＬＡＮ１０６を介して接続された画像形成装置１００と通信する。例えば、ユーザがＰＣ１０５上で動作するアプリケーションから印刷の指示を行うことにより、画像形成装置１００の印刷ジョブがＰＣ１０５から画像形成装置１００に対して送信される。

図２は、画像形成装置１００のメインコントローラ１０１の構成を示す図である。画像形成装置１００全体を統括的に制御するメインコントローラ１０１は、半導体集積回路３００を備え、スキャナ１０３やプリンタ１０４を制御する一方で、ＬＡＮ１０６と接続される。そして、メインコントローラ１０１は、ＬＡＮ１０６を介して外部機器との間で画像情報やデバイス情報、およびファイルなどの入出力を行う。

メインコントローラ１０１の半導体集積回路３００内部のデジタル論理回路によって構成される各種機能モジュール、および半導体集積回路３００に接続されるデバイスについて詳細に説明する。半導体集積回路３００は、主制御部であるＣＰＵ３０１を備える。ＣＰＵ３０１は、システムバス３０６を介して、ＬＡＮＩ／Ｆ３０５、操作部Ｉ／Ｆ３０２、ＲＯＭＩ／Ｆ３０３、ＤＲＡＭＩ／Ｆ３０４およびイメージバスＩ／Ｆ３０７と接続される。ＬＡＮＩ／Ｆ３０５は、ＬＡＮ１０６と接続するためのインタフェースであり、ＬＡＮ１０６に対して情報の入出力を行う。操作部Ｉ／Ｆ３０２は、操作部１０２との間で入出力を行うためのインタフェースである。操作部Ｉ／Ｆ３０２は、操作部１０２に対して表示すべき画像データを出力し、また、ユーザが操作部１０２を介して入力した情報を、ＣＰＵ３０１に伝送するために使用される。

ＲＯＭ４１０は、システム起動のためのブートプログラムや所定の実行プログラムなどが格納される読み出し専用のメモリである。ＲＯＭ４１０は、ＲＯＭＩ／Ｆ３０３を介して、半導体集積回路３００と接続される。ＤＲＡＭ４１１は、ＣＰＵ３０１のワークメモリとしての作業領域を提供するための随時読み出し／書き込みが可能な記憶領域である。また、ＤＲＡＭ４１１は、画像形成装置１００の一時的な設定値や実行するジョブの情報などを記憶するためなどに使用される。ＤＲＡＭＩ／Ｆ３０４は、ＤＲＡＭ４１１と接続するためのインタフェースであり、ＤＲＡＭ４１１を制御するためのメモリコントローラを備え、ＤＲＡＭ４１１に対するデータの読み出し／書き込みを行う。

イメージバスＩ／Ｆ３０７は、システムバス３０６と画像データを高速に転送するための画像バス３０８とを接続するためのインタフェースであり、データ構造を変換するバスブリッジとして動作する。画像バス３０８には、プリンタ画像処理部３０９、プリンタＩ／Ｆ３１３、ＲＩＰ（ＲａｓｔｅｒＩｍａｇｅＰｒｏｃｅｓｓｏｒ）３１０、スキャナ画像処理部３１１、スキャナＩ／Ｆ３１４、および画像編集部３１２が接続される。

プリンタ画像処理部３０９は、プリンタ１０４に出力するプリント出力画像データに対して、色変換、フィルタ処理、解像度変換などの処理を行う。プリンタＩ／Ｆ３１３は、プリンタ１０４とメインコントローラ１０１とを接続するためのインタフェースであり、画像データの同期系／非同期系の変換を行う。ＲＩＰ３１０は、例えばＰＣ１０５が印刷ジョブとして送信したＰＤＬ（ＰａｇｅＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ）データをＬＡＮＩ／Ｆ３０５を介して受信し、ビットマップイメージに展開する。スキャナＩ／Ｆ３１４は、スキャナ１０３とメインコントローラ１０１とを接続するためのインタフェースであり、スキャンした画像データ形式の変換などを行う。スキャナ画像処理部３１１は、スキャナ１０３から読み出した入力画像データに対して、補正、加工、編集などの処理を行う。画像編集部３１２は、画像データの回転など画像データに対する編集処理を行う。

電源部４１２は、不図示の商用の交流電源から生成された直流電源に基づいて、ＲＯＭ４１０、ＤＲＡＭ４１１、半導体集積回路３００、リセット生成部４０２、クロック生成部４０１、スタンバイ制御部４０７に電源を供給する。半導体集積回路３００に対して供給する電源には、コア電源４０３、Ｉ／Ｏ電源Ａ４０４、Ｉ／Ｏ電源Ｂ４０５、Ｉ／Ｏ電源Ｃ４０６があり、後述するシーケンスに基づいて電源の供給を行う。

リセット生成部４０２は、半導体集積回路３００に対して、半導体集積回路３００が備える前述の各種機能モジュールを構成するデジタル論理回路をリセットするためのリセット信号を、後述するシーケンスに基づいて制御する。クロック生成部４０１は、半導体集積回路３００に対して、半導体集積回路３００のデジタル論理回路の同期回路を動作させるためのクロック信号を、後述するシーケンスに基づいて供給する。クロック生成部４０１には、例えば発振器や水晶振動子が使用される。スタンバイ制御部４０７は、半導体集積回路３００に対して、半導体集積回路３００の出力端子からの不正な出力を抑制するためのスタンバイ制御信号を、後述するシーケンスに基づいて制御する。入出力バッファ層４００は、半導体集積回路３００が備える不図示の外部端子を介して、メインコントローラ１０１上の各種デバイスと半導体集積回路３００内部のデジタル論理回路との間の電気信号のやり取りを行う複数の入出力バッファを含む。

［入出力バッファのＩ／Ｏ電圧設定］
図３は、半導体集積回路３００内部の回路構成を示す模式図である。半導体集積回路３００内部には前述の各種機能モジュールなどを構成する様々なデジタル論理回路を備えるが、図３では単に論理回路群５１３として示す。半導体集積回路３００には、内部のデジタル論理回路が動作するためのコア電源４０３と、入出力バッファを駆動するためのＩ／Ｏ電源Ａ４０４、Ｉ／Ｏ電源Ｂ４０５、Ｉ／Ｏ電源Ｃ４０６が、電源として構成される。入出力バッファ層４００は、複数の入出力バッファを備えるが、図３では、一例として入力バッファ５１４、出力バッファＡ５１０、出力バッファＢ５１１を図示する。

入力バッファ５１４は、メインコントローラ１０１上で半導体集積回路３００と接続されるデバイスからの電気信号を入力するために使用され、電源としてＩ／Ｏ電源Ｃ４０６が供給される。入力バッファ５１４は、Ｉ／Ｏ電源Ｃ４０６の電気信号レベルをコア電源４０３の電気信号レベルに変換して半導体集積回路３００内部のデジタル論理回路に受け渡す。

ノイズ除去回路５１５は、２個のフリップフロップとＯＲゲートによって構成される論理回路である。ノイズ除去回路５１５は、リセット生成部４０２からリセット入力端子５１（リセット入力部）を介して供給されるリセット信号Ａ５０１に何らかの要因で短時間のノイズが印可されたときに、そのノイズが内部のデジタル論理回路に伝搬しないように除去する。ここで、論理回路群５１３は、クロック生成部４０１からクロック入力端子５１７（クロック入力部）を介して供給されるクロック信号５０２によって動作する同期回路である。リセット生成部４０２が制御するリセット信号Ａ５０１に基づきノイズ除去回路５１５を介した後のノイズ除去後のリセット信号Ｄ５０５によって、論理回路群５１３のリセットが行われる。

出力バッファＡ５１０は、メインコントローラ１０１上で半導体集積回路３００と接続されるデバイスに電気信号を出力するために使用され、電源としてＩ／Ｏ電源Ａ４０４が供給される。出力バッファＡ５１０は、論理回路群５１３が出力するコア電源４０３の電気信号レベルをＩ／Ｏ電源Ａ４０４の電気信号レベルに変換して外部のデバイスに受け渡す。また、出力バッファＡ５１０は、供給されるＩ／Ｏ電源Ａ４０４の電圧レベルが設定されることによって、複数のＩ／Ｏ電源の電圧レベルに選択的に対応することができる。出力バッファＡ５１０に限られず、入出力バッファ層４００で用いられるバッファ回路は、駆動電源から供給される駆動電圧レベルが設定されることで、駆動電源の複数の供給電圧レベルに対応することができる。出力バッファＡ５１０に対してＩ／Ｏ電源の電圧レベルが設定されると、その設定値に応じて、論理値のＨｉｇｈまたはＬｏｗレベルを識別するための電圧の閾値や供給されるＩ／Ｏ電源Ａ４０４に対する耐圧が変更される。

出力バッファＡ５１０に供給されるＩ／Ｏ電源Ａ４０４の電圧レベルの設定方法を説明する。例えば、出力バッファＡ５１０用のＩ／Ｏ電源電圧設定端子５１２は、メインコントローラ１０１上でＨｉｇｈまたはＬｏｗレベルの論理値で固定的に設定される。そして、出力バッファＡ５１０用のＩ／Ｏ電源電圧設定信号５０８として、出力バッファＡ５１０に入力される。このとき、電源部４１２が供給するＩ／Ｏ電源Ａ４０４は、出力バッファＡ５１０用のＩ／Ｏ電源電圧設定５０８に対応した電圧レベルである構成とする。本実施形態では一例として、出力バッファＡ５１０に対してＩ／Ｏ電源Ａ４０４の電源電圧として３．３Ｖが供給されるときには、高い電源電圧設定として３．３Ｖの電圧レベルで外部のデバイスと接続する。一方、出力バッファＡ５１０に対してＩ／Ｏ電源Ａ４０４の電源電圧として１．８Ｖが供給されるときには、低い電源電圧設定として１．８Ｖの電圧レベルで外部のデバイスと接続する。さらに、出力バッファＡ５１０用のＩ／Ｏ電源電圧設定信号５０８がＨｉｇｈであれば、高い電源電圧の３．３Ｖ設定となり、出力バッファＡ５１０用のＩ／Ｏ電源電圧設定信号５０８がＬｏｗであれば、低い電源電圧の１．８Ｖ設定となる。

ここで、出力バッファＡ５１０用のＩ／Ｏ電源電圧設定信号５０８がＬｏｗのときには、出力バッファＡ５１０のＩ／Ｏ電源Ａ４０４に対する耐圧が低下する。そのため、Ｉ／Ｏ電源Ａ４０４として、高い電源電圧である３．３Ｖが供給されると、出力バッファＡ５１０に耐圧を超える負荷を与えることになる。そのため、出力バッファＡ５１０用のＩ／Ｏ電源電圧設定端子５１２による出力バッファＡ５１０のＩ／Ｏ電源の電圧レベルの設定は、Ｉ／Ｏ電源Ａ４０４の電圧レベルと予め合わせてメインコントローラ上でＨｉｇｈまたはＬｏｗに設定しておく必要がある。出力バッファＡ５１０用のＩ／Ｏ電源電圧設定端子５１２は、半導体集積回路３００の外部端子を用いて、供給するＩ／Ｏ電源の電圧レベルを設定する構成である。そのような構成においては、異なる電圧レベルで使用する入出力バッファが増えると、電圧レベルの設定に使用するための外部端子の数も増やす必要がある。

次に、出力バッファＢ５１１は、出力バッファＡ５１０と同様のバッファであるが、出力バッファＢ５１１には、電源としてＩ／Ｏ電源Ｂ４０５が供給される。また、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定値を有する設定回路、本図ではフリップフロップ５１９の出力に基づき電圧設定マスク回路５１５を介した後の出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ｂ５０７によって、Ｉ／Ｏ電源Ｂ４０５の電圧レベルの設定が行われる。このように、Ｉ／Ｏ電源電圧設定の設定値を有するフリップフロップを用いる構成であれば、供給されるＩ／Ｏ電源の電圧レベルの設定をするための外部端子を増やさなくてすむ。

半導体集積回路３００への各種電源の投入直後は、クロック信号５０２がすぐには発振せず、リセット信号Ａ５０１はノイズ除去回路５１５を介した構成になっているためにリセット信号が伝搬しない。従って、論理回路群５１３や出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定を有するフリップフロップは、しばらくの間リセットされない期間があり、それらの出力の論理値がＨｉｇｈかＬｏｗか定まらない不定の期間が発生する。出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定を有するフリップフロップの出力が不定であると、出力バッファＢ５１１は供給されているＩ／Ｏ電源Ｂ４０５の電圧レベルよりも低い耐圧となる場合があり得る。その場合、出力バッファＢ５１１に耐圧を超える負荷を与えてしまう可能性がある。

そこで、本実施形態では、電圧設定マスク回路５１５は、出力バッファＢ５１１のＩ／Ｏ電源電圧設定信号Ａ５０６に対して、出力バッファＢ５１１が高い耐圧設定となるようにマスクする信号制御回路を構成する。電圧設定マスク回路５１５は、そのようにマスクした設定である出力バッファＢ５１１のＩ／Ｏ電源電圧設定信号Ｂ５０７の設定値を、出力バッファＢ５１１に出力する。電圧設定マスク回路５１５は、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６のＮＯＴ（否定）論理演算の結果とリセット信号Ａ５０１とのＡＮＤ（論理積）論理演算の結果を、さらにＮＯＴ論理演算を通して出力する論理回路である。つまり、リセット信号Ａ５０６がＬｏｗの間、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の論理レベルに関わらず、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ｂ５０７は、常にＨｉｇｈとなる。その結果、出力バッファＢ５１１に対して高い耐圧のＩ／Ｏ電源電圧の設定が可能となる。一方、リセット信号Ａ５０６がＨｉｇｈの間は、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６と出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ｂ５０７の論理は等しくなる。その結果、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定に従って、出力バッファＢ５１１に対するＩ／Ｏ電源電圧の設定が可能となる。

また、論理回路群５１３の出力が不定であると、論理回路群５１３の出力が接続される出力バッファＡ５１０や出力バッファＢ５１１は、半導体集積回路３００に接続される外部のデバイスに対して不正な出力値を出力する可能性がある。そこで、スタンバイ制御部４０７からバッファスタンバイ入力端子５１８を介して供給される制御信号であるバッファスタンバイ信号５０９は、出力バッファＡ５１０や出力バッファＢ５１１に入力される。そして、出力端子の出力が出力バッファ毎に予め定められた出力レベルになるように制御される。出力バッファ毎に予め定められた出力レベルとしては、ＨｉｇｈやＬｏｗレベル、ハイインピーダンスの状態がある。スタンバイ制御部４０７は、制御信号であるバッファスタンバイ信号５０９を制御することによって、任意のタイミングで出力バッファ毎に予め定められた出力レベルになるように出力端子の出力レベルを制御することが可能である。

なお、図３においては、入力バッファ５１４、出力バッファＡ５１０、出力バッファＢ５１１のみ図示しているが、これらの入出力バッファに限られない。例えば、半導体集積回路３００が外部のデバイスとのやり取りを行うための不図示の他の入出力バッファについても同様に本実施形態の構成を適用可能である。また、１個の出力バッファに対して、１種類のＩ／Ｏ電源、１本のＩ／Ｏ電源電圧設定端子または１個のＩ／Ｏ電源電圧設定用のフリップフロップによる構成について説明したが、この構成に限られない。例えば、複数の出力バッファに対して共通に１種類のＩ／Ｏ電源、１個のＩ／Ｏ電源電圧設定用のフリップフロップなどを使用する構成であっても良い。

［電源投入時のタイミングチャート］
図４は、メインコントローラ１０１上の半導体集積回路３００に各種電源を投入して、半導体集積回路３００が動作を開始するシーケンスにおける、各種電気信号のレベルの変化を示すタイミングチャートである。図４を用いて、前述の半導体集積回路３００内部の回路の動作を説明する。

まず、時刻Ｔ１においては、電源部４１２からコア電源４０３、Ｉ／Ｏ電源Ｃ４０６が供給され、少し遅れてＩ／Ｏ電源Ａ４０４、Ｉ／Ｏ電源Ｂ４０５が供給される。コア電源４０３、Ｉ／Ｏ電源Ｃ４０６が先に供給されることによって、出力バッファＡ５１０、出力バッファＢ５１１に対するＩ／Ｏ電源の電圧レベルの設定を確定させ、その後でＩ／Ｏ電源Ａ４０４、Ｉ／Ｏ電源Ｂ４０５を供給することができる。クロック信号５０２は半導体集積回路３００への電源投入直後（起動後）からしばらくの間は、発振が不安定な動作状況となる期間が存在する。そのため、半導体集積回路３００内部のデジタル論理回路が動作することが保障されない。

リセット信号Ａ５０１は、Ｌｏｗレベルのときに半導体集積回路３００内部のデジタル論理回路をリセットするリセット信号である。クロック信号５０２の発振不安定期間においては、ノイズ除去回路５１５が動作する保障がなく、リセット信号Ｂ５０３、リセット信号Ｃ５０４、リセット信号Ｄ５０５はしばらくの間は不定となる。そして、クロック信号５０２の発振が安定すると、ノイズ除去回路５１５を介したリセット信号Ｄ５０５による回路のリセットが有効となる。そして、論理回路群５１３や出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定を有するフリップフロップがリセットされることで不定が解消し、それらの出力レベルが確定する。

出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定を有するフリップフロップがリセットされたときの出力の初期値はＨｉｇｈレベルである。つまり、出力バッファＢ５１１に対して高い電源である３．３Ｖの電圧設定となり、高い耐圧のＩ／Ｏ電源電圧設定となる。これによって、出力バッファＢ５１１に供給されるＩ／Ｏ電源Ｂ４０５が高い電圧の３．３Ｖであろうと、低い電圧の１．８Ｖであろうと、出力バッファＢ５１１に耐圧を超えた負荷を与えないように保護することができる。

バッファスタンバイ信号５０９は、Ｌｏｗレベルのときに出力バッファＡ５１０、出力バッファＢ５１１の出力を抑制する制御を行う信号である。バッファスタンバイ信号５０９は、クロック信号の発振不安定期間が終わり十分に安定している時刻Ｔ２までは出力バッファの不正な出力を抑制するためにＬｏｗレベルを維持する。

時刻Ｔ１においては、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定を有するフリップフロップはリセットされておらず、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の値は不定となる。出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ｂ５０７は、リセット信号Ａ５０１の電圧設定マスク回路５１５を介した出力によってＨｉｇｈレベル一定となる。つまり、出力バッファＢ５１１に対して高い電源である３．３Ｖの電圧設定となり、高い耐圧のＩ／Ｏ電源電圧設定となる。

出力バッファＡ５１０に供給されるＩ／Ｏ電源Ａ４０４として高い電圧である３．３Ｖの場合、出力バッファＡ５１０用のＩ／Ｏ電源電圧設定端子５１２には、供給されるＩ／Ｏ電源Ａ４０４の電圧レベルに対応したＨｉｇｈレベルの信号が入力される。従って、出力バッファＡ５１０用のＩ／Ｏ電源電圧設定信号５０８は、高い耐圧のＩ／Ｏ電源電圧設定を出力バッファＡ５１０に対して設定する。一方、出力バッファＡ５１０に供給されるＩ／Ｏ電源Ａ４０４として低い電圧である１．８Ｖの場合、出力バッファＡ５１０用のＩ／Ｏ電源電圧設定端子５１２には、供給されるＩ／Ｏ電源Ａ４０４の電圧レベルに対応したＬｏｗレベルの信号が入力される。従って、出力バッファＡ５１０用のＩ／Ｏ電源電圧設定信号５０８は、低い耐圧のＩ／Ｏ電源電圧設定を出力バッファＡ５１０に対して設定する。

次に、時刻Ｔ２において、バッファスタンバイ信号５０９がＨｉｇｈレベルになって解除された後、時刻Ｔ３において、リセット信号Ａ５０１がＨｉｇｈレベルになって解除される。リセット信号Ａ５０１がＨｉｇｈレベルになって解除されると、リセット信号Ｄ５０５もＨｉｇｈレベルとなって解除される。そして、論理回路群５１３や出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定を有するフリップフロップの動作が可能となり、半導体集積回路３００内部の各種機能モジュールが動作を開始する。

そして、時刻Ｔ４に示すように、出力バッファＢ５１１に供給されるＩ／Ｏ電源Ｂ４０５の電圧レベルが１．８Ｖである場合には、論理値のＨｉｇｈまたはＬｏｗレベルを識別するための電圧の閾値を適切に設定する必要がある。そのため、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定を有するフリップフロップの出力値をＬｏｗレベルに設定する。

一方、出力バッファＢ５１１に供給されるＩ／Ｏ電源Ｂ４０５の電圧レベルが３．３Ｖである場合には、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定を有するフリップフロップの出力値を初期値のＨｉｇｈレベルのままにする。ここで、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定値と出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ｂ５０７の設定値が等しくなり、出力バッファＢ５１１のＩ／Ｏ電源電圧の設定が行われる。

また、時刻Ｔ５に示すように、何らかの要因によってリセット信号Ａ５０１にノイズが印加されても、クロック信号５０２の一周期未満の短いノイズであれば、ノイズ除去回路５１５の回路によってノイズが除去され、リセット信号Ｄ５０５には伝播しない。従って、論理回路群５１３などが意図せずリセットされることを防ぐことができる。

［電源投入時のフロー］
図５は、半導体集積回路３００の電源投入時の動作シーケンスを示すフローチャートである。半導体集積回路３００の電源投入時の動作シーケンスは、各種電源の供給制御、リセット制御、クロック供給制御、バッファスタンバイ制御によって開始される。各種電源の供給制御は、メインコントローラ１０１上の電源部４１２により行われる。リセット制御は、リセット生成部４０２により行われる。クロック供給制御は、クロック生成部４０１により行われる。また、バッファスタンバイ制御は、スタンバイ制御部４０７によって行われる。

まず、Ｓ５０１では、図４の時刻Ｔ１に示すように、電源部４１２が半導体集積回路３００にコア電源４０３、Ｉ／Ｏ電源Ｃ４０６の供給を行う。続いて、Ｓ５０２では、図４の時刻Ｔ１の直後に示すように、電源部４１２が半導体集積回路３００に、Ｉ／Ｏ電源Ａ４０４、Ｉ／Ｏ電源Ｂ４０５の供給を行う。このとき、図４に示すように、リセット生成部４０２はリセット信号Ａ５０１を、スタンバイ制御部４０７はバッファスタンバイ信号５０９を、半導体集積回路３００に対してＬｏｗレベルで入力する。そして、クロック生成部４０１は、クロック信号５０２の発振を開始する。

Ｓ５０３では、図４の時刻Ｔ２に示すように、クロック信号５０２は発振が安定している状態であり、出力バッファＡ５１０、出力バッファＢ５１１の出力値も確定しているため、スタンバイ制御部４０７は、バッファスタンバイ信号５０９を解除する。Ｓ５０４では、図４の時刻Ｔ３に示すように、リセット生成部４０２がリセット信号Ａ５０１を解除することによってリセット信号Ｄ５０５も解除され、半導体集積回路３００内部のデジタル論理回路が動作を開始する。

ここで、ＣＰＵ３０１は、ＲＯＭ４１０からブートプログラムを読み出してＤＲＡＭ４１１に展開し、システムの起動を開始する。このブートプログラムでは、Ｉ／Ｏ電源Ｂ４０５が供給されるＩ／Ｏ電源電圧に合わせて、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定値を設定する。つまり、Ｉ／Ｏ電源電圧が３．３ＶであればＨｉｇｈレベルの設定値を、１．８ＶであればＬｏｗレベルの設定値を設定する。

Ｓ５０５では、図４の時刻Ｔ４に示すように、ＣＰＵ３０１がＲＯＭ４１０に格納されていたブートプログラムに予め設定されている設定値を、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定値を有するフリップフロップに設定する。その後、図５の処理を終了する。

以上により、リセット信号に印加されるノイズを除去するためのノイズ除去回路を使用することによって発生する電源投入時のＩ／Ｏ電源の電圧レベルの設定値の不定に対し、高い耐圧の電圧設定を入出力バッファに設定することができる。これによって、入出力バッファに耐圧を超えた負荷を与えないように保護することができる。

なお、本実施形態においては、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ｂ５０７をＨｉｇｈの一定レベルとするために、電圧設定マスク回路５１５のマスク信号側にはローアクティブの信号を用いている。つまり、半導体集積回路３００の起動後のクロック信号が安定するまでの期間においてローアクティブとなるような信号がマスク信号として用いられる。そのようなマスク信号を用いて出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ｂ５０７をＨｉｇｈ一定レベルとするのであれば、図３の電圧設定マスク回路５０７に示す論理回路に限られず、他の論理回路で構成されても良い。また、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ｂ５０７を半導体集積回路３００の起動後のクロック信号が安定するまでの期間においてＨｉｇｈ一定レベルとするのであれば、マスク信号としてローアクティブの信号でなくても良い。

また、半導体集積回路３００をＦＰＧＡで構成し、複数種類のマスク信号それぞれに応じた電圧設定マスク回路５１５の複数種類の論理回路を記述した複数のプログラムをコンフィグレーションメモリに格納しておくようにしても良い。そして、どのマスク信号を用いるかに応じて、対応する論理回路を記述したプログラムの実行により電圧設定マスク回路５１５の論理回路を構成するようにしても良い。例えば、ＲＯＭ４１０がコンフィグレーションメモリとして用いられても良い。

なお、本実施形態においては、一例として出力バッファＢ５１１のＩ／Ｏ電圧設定をマスクする構成について示したが、出力バッファＢ５１１に限られず、Ｉ／Ｏ電圧設定が可変な入力バッファなどのＩ／Ｏ電圧設定をマスクする構成であっても良い。

［第２の実施形態］
以下、第２の実施形態を、第１の実施形態と異なる点について説明する。本実施形態では、電圧設定マスク回路の入力に使用する信号として、リセット信号ではなく、バッファスタンバイ信号を使用する。バッファスタンバイ信号を使用することで、リセット制御部が制御するリセット信号とは独立したタイミングで、出力バッファの不正な出力の抑制制御と、高い耐圧のＩ／Ｏ電源電圧設定による入出力バッファの保護を行うことができる。

図６は、本実施形態における画像形成装置１００が備える半導体集積回路７００内部の回路構成を示す図である。本実施形態では、電圧設定マスク回路５１５の入力が、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６とバッファスタンバイ信号５０９となっている。従って、電圧設定マスク回路５１５は、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６のＮＯＴ論理演算の結果とバッファスタンバイ信号５０９とのＡＮＤ論理演算の結果を、さらにＮＯＴ論理演算を通して出力する論理回路である。

バッファスタンバイ信号５０９がＬｏｗの間は、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の論理レベルに関わらず、出力バッファＢ用のＩ／Ｏ電源電圧設定信号Ｂ５０７は常にＨｉｇｈとなる。その結果、出力バッファＢ５１１に対して高い耐圧のＩ／Ｏ電源電圧の設定が可能となる。一方、バッファスタンバイ信号５０９がＨｉｇｈの間は、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６と出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ｂ５０７の論理は等しくなる。つまり、出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ａ５０６の設定に従って、出力バッファ信号Ｂ５１１に対するＩ／Ｏ電源の電圧レベルの設定が可能となる。バッファスタンバイ信号５０９がＬｏｗレベルであって、出力バッファＢ５１１の不正な出力を抑制している間は、電圧設定マスク回路５１５は、出力バッファＢ５１１のＩ／Ｏ電源電圧設定信号Ａ５０６に対して高い耐圧設定となるようにマスク設定する。その結果、マスク設定された出力バッファＢ５１１用のＩ／Ｏ電源電圧設定信号Ｂ５０７が出力バッファＢ５１１に出力される。

半導体集積回路７００に各種電源を投入して、半導体集積回路７００が動作を開始するシーケンスにおける、各種電気信号のレベルの変化を示すタイミングチャートは図４における説明と同様である。さらに、半導体集積回路７００の電源投入時の動作シーケンスを示すフローチャートは図５における説明と同様である。

以上により、リセット信号に印加されるノイズを除去するためのノイズ除去回路を使用することによって発生する電源投入時のＩ／Ｏ電源電圧の設定の不定に対し、高い耐圧の電圧設定を入出力バッファに設定することができる。これによって、入出力バッファに耐圧を超えた負荷を与えないように保護することができる。

本実施形態においても、出力バッファ信号Ｂ５１１用のＩ／Ｏ電源電圧設定信号Ｂ５０７がＨｉｇｈとなるために、電圧設定マスク回路５１５のマスク信号側にはローアクティブの信号が用いられる。第１の実施形態では、そのマスク信号としてリセット信号Ａ５０１が用いられたが、本実施形態では、バッファスタンバイ信号５０９が用いられる。

また、第１の実施形態と同様に、半導体集積回路３００をＦＰＧＡで構成し、複数種類のマスク信号それぞれに応じた電圧設定マスク回路５１５の複数種類の論理回路を記述した複数のプログラムをコンフィグレーションメモリに格納しておくようにしても良い。そして、どのマスク信号を用いるかに応じて、対応する論理回路を記述したプログラムの実行により電圧設定マスク回路５１５の論理回路を構成するようにしても良い。

（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１００画像形成装置：１０１メインコントローラ：３００半導体集積回路：３０１ＣＰＵ：４１０ＲＯＭ：４１１ＤＲＡＭ

Claims

第１の電圧または、前記第１の電圧よりも高い第２の電圧のいずれかを供給されて動作する第１の回路と、
前記第１の回路に供給される電圧が前記第１の電圧であるか前記第２の電圧であるかを示す信号を出力する第２の回路と、
前記第２の回路から出力される信号が入力され、前記第１の回路に供給される電圧を示す信号を前記第１の回路に出力する制御手段と、を有し、
前記制御手段は、前記第２の回路により出力される信号が安定するまでの間、前記第２の電圧を示す信号を出力し、前記第２の回路により出力される信号が安定した後、前記第２の回路から入力された信号により示された電圧を示す信号を出力することを特徴とする情報処理装置。
クロック信号を出力するクロック出力手段、をさらに有し、
前記第２の回路は、前記クロック出力手段から出力されたクロック信号が入力される回路であることを特徴とする請求項１に記載の情報処理装置。
前記第２の回路により出力される信号が安定するまでの間は、前記クロック出力手段により出力されるクロックが安定するまでの期間を含むことを特徴とする請求項２に記載の情報処理装置。
リセット信号を出力するリセット出力手段と、
前記リセット出力手段により出力されたリセット信号のノイズを除去するノイズ除去手段と、をさらに有し、
前記ノイズ除去手段によりノイズが除去された後のリセット信号は、前記第２の回路に入力されることを特徴とする請求項１乃至３のいずれか１項に記載の情報処理装置。
前記制御手段は、前記リセット出力手段により出力されたリセット信号が入力されることを特徴とする請求項４に記載の情報処理装置。
前記リセット出力手段は、前記第２の回路により出力される信号が安定した後にリセット信号によるリセットを解除することを特徴とする請求項５に記載の情報処理装置。
前記制御手段に入力されるリセット信号は、前記ノイズ除去手段によりノイズが除去されていないリセット信号であることを特徴とする請求項５または６に記載の情報処理装置。
前記第１の回路に前記第１の電圧または前記第２の電圧を供給する電源部、をさらに有することを特徴とする請求項１乃至７のいずれか１項に記載の情報処理装置。
前記制御手段は、前記第２の回路により出力される信号が安定するまでの間、前記第２の回路から入力される信号が前記第１の電圧を示す信号であっても、前記第２の電圧を示す信号であっても、前記第２の電圧を示す信号を出力することを特徴とする請求項１乃至８のいずれか１項に記載の情報処理装置。
前記制御手段から出力された信号は、前記第１の回路に入力され、
前記第１の回路は、前記制御手段により出力された信号に基づいて、前記第１の回路に入力される電圧レベルを設定することを特徴とする請求項１乃至９のいずれか１項に記載の情報処理装置。
前記第１の回路は、前記制御手段から出力された信号により設定された電圧レベルの信号を出力することを特徴とする請求項１０に記載の情報処理装置。
前記第１の回路からの出力を制御する出力制御手段、をさらに有し、
前記出力制御手段は、前記第２の回路により出力される信号が安定するまでの間、前記第１の回路が信号を出力しないよう制御し、前記第２の回路により出力される信号が安定した後、前記第１の回路が信号を出力可能に制御することを特徴とする請求項１０または１１に記載の情報処理装置。
前記制御手段には、前記出力制御手段から出力される信号が入力されることを特徴とする請求項１２に記載の情報処理装置。
原稿を読み取る読取手段と、用紙に画像を印刷する印刷手段との少なくとも一方を有することを特徴とする請求項１乃至１３のいずれか１項に記載の情報処理装置。
前記制御手段は、論理回路であることを特徴とする請求項１乃至１４のいずれか１項に記載の情報処理装置。