JP6590718B2 - 情報処理装置及びその制御方法 - Google Patents

Description

本発明は、制御信号に従って第１の電力状態から第１の電力状態よりも消費電力が小さい第２の電力状態に移行可能なメモリの省電力制御技術に関するものである。

制御信号により低消費電力モードの設定と低消費電力モードからの復帰が可能なメモリモジュールがある（特許文献１）。このメモリモジュールは、レジュームスタンバイ信号（以下、ＲＳ信号）と呼ばれる制御信号を入力する入力ノードを有し、ＲＳ信号に従ってレジューム状態（低消費電力状態）に移行したり、スタンバイ状態に移行したりする。

また、特許文献１では、複数のメモリモジュールをデイジーチェーンで接続して、２つのメモリモジュール間に設けられる遅延回路によって後段のメモリモジュールに入力される制御信号を遅延させる。これにより、複数のメモリモジュールが低消費電力モードから復帰する際に、突入電流が発生することを緩和している。

特開２００７−１６４８２２号公報

特許文献１のように複数のメモリモジュールをデイジーチェーンで接続すると、複数のメモリモジュールの全てが、低消費電力モードに移行する、又は、低消費電力モードから復帰することになる。しかしながら、メモリを有する機能モジュールを複数備える装置において、その機能モジュールの全てを使用しない場合がある。例えば、ＭＦＰ（Multifunction Peripheral）を想定した場合、カラースキャンする場合と、モノクロスキャンする場合とでは、使用される画像処理モジュールが異なる場合がある。例えば、カラースキャンする場合に特定の機能モジュールは使用するが、モノクロスキャンする場合に特定の機能モジュールを使用しない場合がある。動作モードによって使われないと判定できる機能モジュールのメモリには、当然ながらアクセスが発生しない。より省電力に画像処理を実行する為には、アクセスが発生しない機能モジュールのメモリを低消費電力モードの状態を維持させておくことが望ましい。

特許文献１の技術では、全てのメモリモジュールの電力状態が一意に決まってしまう。その為、ジョブを実行する際にアクセスが発生しない画像処理モジュールのメモリであっても、通常モードに復帰してしまう。従って、処理に用いないモジュールのメモリを低消費電力モードに維持することが出来ない。

本発明に係る情報処理装置は、メモリアレイと前記メモリアレイへの書き込み読み出しを制御するドライバ部とを有し、前記ドライバ部に電力が供給されている第１の電力状態と、前記ドライバ部に電力が供給されていない第２の電力状態で動作するデバイスと、入力されたデータを処理するデータ処理手段と、前記デバイスの電力状態を制御する電力制御手段と、前記データ処理手段が入力されたデータを処理するか否かを示す情報を記憶するレジスタと、を有し、前記電力制御手段は、前記デバイスを前記第１の電力状態に移行させる指示の受信に応じて、前記前記レジスタに記憶された情報に基づき、前記デバイスを前記第１の電力状態に移行させることを特徴とする。

本発明によれば、処理に用いないモジュールのメモリを低消費電力モードの状態に維持させておくことができるので、より低消費電力で処理を行う事が可能となる。

実施形態におけるＭＦＰ全体のブロック図である。 第１実施形態を説明する画像処理部のブロック図である。 第１実施形態を説明する画像処理部におけるＲＳ信号のタイミングチャートである。 第１実施形態を説明する画像処理の内部構成を示すブロック図である。 第１実施形態を説明するＳＲＡＭのＲＳモードの制御を示すタイミングチャートである。 第２実施形態を説明する画像処理部のブロック図である。 第２実施形態を説明する画像処理部におけるＲＳ信号のタイミングチャートである。 第２実施形態を説明する画像処理の内部構成を示すブロック図である。 第２実施形態を説明するＳＲＡＭのＲＳモードの制御を示すタイミングチャートである。 第３実施形態を説明する画像処理部のブロック図である。 第３実施形態を説明する画像処理部におけるＲＳ信号のタイミングチャートである。

＜第１実施形態＞
以下、本発明を実施するための形態について図面を用いて説明する。以下では、スキャン、プリント、コピーなどの複数の機能を有するＭＦＰ（デジタル複合機）を例にしてメモリの省電力制御を説明する。また、以下では、省電力制御されるメモリとしてＳＲＡＭを例に挙げて説明する。また、メモリの電力状態を表す際に、第１の電力状態のことを通常モードと呼び、第１の電力状態よりも省電力な第２の電力状態のことを低電力モードと呼ぶ。また、低電力モードのことをＲＳモード（レジュームスタンバイモード）とも呼ぶ。ＲＳモードは、メモリモジュールにおけるメモリセルアレイを除く周辺回路への電力を遮断することで省電力を実現するモードである。これらの詳細については後述する。

図１は、本実施形態を説明するためのＭＦＰ１のブロック図を示す。ＭＦＰ１は、コントローラ１００、プリンタ部１０７、スキャナ部１０８、ブートＲＯＭ１０９、ＤＲＡＭ１１０、操作部１１３を有する。コントローラ１００は、ＣＰＵ１０１、画像処理部１０２、ＲＯＭ ＩＦ部１０３、ＤＲＡＭ ＩＦ部１０４、スキャナＩＦ部１０５、プリンタＩＦ部１０６、ネットワークＩＦ部１１１、操作部ＩＦ部１１２を有する。

画像入力デバイスであるスキャナ部１０８と画像出力デバイスであるプリンタ部１０７とは、スキャナＩＦ部１０５とプリンタＩＦ部１０６とを介してそれぞれコントローラ１００に接続されている。これらデバイスを制御することで、画像データの読み取りやプリント出力を実現する。コントローラ１００内では、ＢＵＳ１１４によって各構成要素が接続されている。

ＣＰＵ１０１は、画像処理部１０２の設定や、スキャナ部１０８から入力される画像データ及びプリンタ部１０７へ出力する画像データの制御などを行う。ＣＰＵ１０１は、ＤＲＡＭ１１０に展開されたＯＳやアプリケーションプログラムを実行する。

画像処理部１０２は、各種画像処理を行う回路であり、ＣＰＵ１０１によって設定、制御され各種画像処理を行う。また、画像処理部１０２は複数の画像処理モジュールを有する構成である。構成の詳細は後述する。画像処理の例としては、画像データの回転や、変倍、色処理、トリミング・マスキング、２値変換、多値変換、白紙判定等の各種画像処理を行う。また、プリント画像処理としては、プリント出力する画像データに対して、プリンタ部１０７に応じた画像処理補正等を行う。スキャン画像処理としては、スキャナ部１０８で読み込まれた画像データに対して、補正、加工、編集等の各種処理を行う。

ＲＯＭ ＩＦ部１０３は、ブートＲＯＭ１０９にアクセスするためのＩ／Ｆモジュールである。コントローラ１００の電源が投入された時に、ＣＰＵ１０１がＲＯＭ ＩＦ部１０３を介してブートＲＯＭ１０９にアクセスし、ＣＰＵ１０１がブートする。

ＤＲＡＭ ＩＦ部１０４は、ＤＲＡＭ１１０にアクセスするためのＩ／Ｆモジュールである。ＤＲＡＭ ＩＦ部１０４は、ＤＲＡＭ１１０の設定や制御を行うためのレジスタを備えており、このレジスタは、ＣＰＵ１０１からアクセス可能である。

操作部ＩＦ部１１２は、ユーザが操作部１１３を操作した操作指示の受付及び操作結果の表示の制御を行う。ネットワークＩＦ部１１１は、例えばＬＡＮカード等で実現され、図示していないがＬＡＮ等のネットワークに接続して外部装置との間でデバイス情報や画像データの入出力を行う。

図２は、画像処理部１０２の詳細ブロック図を示す図である。図２を用いて第１実施形態におけるＳＲＡＭの低電力モード（ＲＳモード）への移行や通常モードへの復帰制御を行う構成について説明する。なお本実施形態では特に断りが無い限りこれ以降、ＳＲＡＭの低電力モードと通常モードをまとめて「ＳＲＡＭの状態モード」と呼ぶことにする。つまり、ＳＲＡＭの状態モードとしては、低電力モードと通常モードとがあり、本実施形態では、ＳＲＡＭはこれらのいずれかのモードの状態で動作する。つまり、低電力モードと通常モードとの間を移行可能である。

画像処理部１０２は、画像処理パイプラインを構成する画像処理モジュールＡ２０１、画像処理モジュールＢ２０２、画像処理モジュールＣ２０３とを有する。また画像処理部１０２は、ＤＲＡＭ ＩＦ部１０４を介してＤＲＡＭ１１０に保持される画像の読み込みを行うＲｅａｄＤＭＡＣ２２１を有する。また、画像処理部１０２で処理した結果をＤＲＡＭ ＩＦ部１０４を介してＤＲＡＭ１１０へ書き出すＷｒｉｔｅＤＭＡＣ２２２を有する。また、各画像処理モジュールが備えるＳＲＡＭの電力状態を制御するＲＳ制御部２０７を有する。なお、本実施形態では、画像処理部は３つの画像処理モジュールを有する構成を例に挙げて説明しているが、この例に限られるものではなく、これより少なくても、多くてもよい。

図２に示す画像処理モジュールＡ２０１は、その内部に画像処理に用いられる画像処理係数のテーブルを保持したり、一時画像バッファとして用いたりするＳＲＡＭ２０４と、画像処理の動作モードや各種設定値を保持するＲＥＧ２０８とを有する。また、画像処理モジュールＢ２０２も同様に、ＳＲＡＭ２０５およびＲＥＧ２０９を有し、画像処理モジュールＣ２０３もＳＲＡＭ２０６およびＲＥＧ２１０を有する構成を示している。図２に示す例では、画像処理部１０２を構成する全ての画像処理モジュールがＳＲＡＭを保有しているが、１つ以上の画像処理モジュールがＳＲＡＭを保持していれば本実施形態は実施できることは言うまでも無い。また、画像処理モジュールが１つのＳＲＡＭを保持している構成を示しているが、１つの画像処理モジュールに含まれるＳＲＡＭの数は１つである必要はなく、複数のＳＲＡＭが含まれる構成であってもよい。

ＲＳ制御部２０７は、Ｐ＿ＲＳ＿ｉｎ信号を制御し、Ｐ＿ＲＳ＿ｉｎ信号が出力されるＳＲＡＭ２０４の電力状態を制御する。また、ＳＲＡＭ２０４は，Ｐ＿ＲＳ＿ｉｎ信号として入力された信号を、ある遅延量を持って、ＲＳ＿Ａ信号として出力し、ＳＲＡＭ２０５への入力ＲＳ信号とする。ＳＲＡＭ２０５もＳＲＡＭ２０４と同様に、ＲＳ＿Ａ信号として入力された信号を、ある遅延量を持って、ＲＳ＿Ｂ信号として出力し、ＳＲＡＭ２０６への入力ＲＳ信号とする。ＳＲＡＭ２０６もＳＲＡＭ２０４、ＳＲＡＭ２０５と同様に、ＲＳ＿Ｂ信号として入力された信号を、ある遅延量を持って、Ｐ＿ＲＳ＿ｏｕｔとして出力し、ＲＳ制御部２０７へ入力する。

このようにＲＳ制御部と各ＳＲＡＭは１つのＲＳ信号をリング状に接続することで、ＳＲＡＭ間で遅延を作り出し、複数ＳＲＡＭが同時に立ち上がることによるラッシュカレントのピークを押さえる構成となっている。すなわち、デイジーチェーンを形成して、突入電流が発生することを緩和する構成となっている。

次に、図２におけるＲＳ信号の制御方法を図３に示すタイミングチャートを用いて説明する。図３は、ＣＰＵ１０１の操作によって、あらかじめ低電力モード（ＲＳモード）に設定された、画像処理部１０２に備えられる各画像処理モジュールのＳＲＡＭの状態モードの移行を示すタイミングチャートである。具体的には、ＲＳモードの状態のＳＲＡＭを、ＲＳモードから通常モードへ復帰させ、その後、再びＣＰＵ１０１の操作によってＲＳモードへと設定するタイミングチャートである。

なお、本実施形態ではＲＳ信号がＨＩＧＨである期間をＲＳモードとしており、ＲＳ信号がＬＯＷである期間を通常モードとして説明する。しかし、ＲＳ信号がＬＯＷである期間がＲＳモードで、ＲＳ信号がＨＩＧＨである期間が通常モードであるＳＲＡＭでも成り立つ事は言うまでも無い。

まず最初に、ＲＳモードの状態のＳＲＡＭを通常モードへ復帰させるシーケンスを説明する。ＣＰＵ１０１はタイミングチャート上に示すＣＰＵアクセスＡ３０１のタイミングでＢＵＳ１１４を介してＲＳ制御部２０７にアクセスする。そして、ＣＰＵ１０１は、ＲＳ制御部２０７に含まれる不図示のＲＳモード設定レジスタであるＲＳ＿ｍｏｄｅ＿ＲｅｇにＲＳモードＤＩＳＡＢＬＥ（通常モード）を設定する。すると、ＲＳ制御部２０７は、Ｐ＿ＲＳ＿ｉｎ信号を、通常モード示すＬＯＷにして出力する。ＣＰＵアクセスＡ３０１が発生するタイミングは、ソフトウェアがジョブを受け付け、ジョブの内容に基づき、当該画像処理部１０２を使用するとＣＰＵが判定したタイミングである。

ＲＳ制御部２０７から出力されたＰ＿ＲＳ＿ｉｎ信号は、ＳＲＡＭ２０４に入力された後、ある遅延量３０３を持ってＲＳ＿Ａ信号として出力され、ＳＲＡＭ２０５へ入力される。遅延量が必要である理由は、既に述べた通り、同時に通常モードへ遷移するＳＲＡＭのサイズをなるべく小さなブロック単位に分割してラッシュカレントのピーク電流を小さくする為である。各ＳＲＡＭのサイズに応じて、通常モードへの遷移に要する時間が変化する為、各ＳＲＡＭの状態遷移にかかる所要時間に応じて、遅延量を設計する。遅延量はユーザが任意に設定出来るようにしても良いし、ＳＲＡＭのサイズから設計時に適切な遅延量となるようなハード構成にしても良い。

ＳＲＡＭ２０５へ入力されたＲＳ＿Ａ信号は、ある遅延量を持ってＲＳ＿Ｂ信号として出力され、ＳＲＡＭ２０６に入力される。ＳＲＡＭ２０６に入力されるＲＳ＿Ｂ信号は、ある遅延量を持ってＰ＿ＲＳ＿ｏｕｔとして出力され、ＲＳ制御部２０７へ入力される。ＲＳ信号が入力された際の各ＳＲＡＭの状態遷移については、個々の画像処理モジュールに設定される動作モードによって変化する。これについては後ほど詳しく説明する。

なお、図３の一番下の行に示すモードは、ＳＲＡＭ全体の状態モードを示している。図３においてはＲＳモードから通常モードへ復帰する際に、Ｐ＿ＲＳ＿ｏｕｔ信号としてＲＳ信号が出力されてからも一定期間は遷移中の状態であり、一定期間経過後に通常モードに遷移する例を示している。これは、クロック信号がメモリモジュール内部の電源電圧に与える影響を軽減するためにメモリ内部のクロック信号の発振を調整する期間を設けているからである。また、Ｐ＿ＲＳ＿ｉｎがＨＩＧＨになるよりも一定期間前に、通常モードから遷移中の状態に遷移している。これも同様の理由であり、クロック信号がメモリモジュール内部の電源電圧に与える影響を軽減するためにメモリ内部のクロック信号の発振を調整する期間を示しているからである。

続いて、通常モードであったＳＲＡＭをＲＳモードへと遷移させるシーケンスを説明する。ＣＰＵ１０１はタイミングチャート上に示すＣＰＵアクセスＢ３０２のタイミングでＢＵＳ１１４を介してＲＳ制御部２０７にアクセスし、図示しないＲＳモード設定レジスタであるＲＳ＿ｍｏｄｅ＿ＲｅｇにＲＳモードＥＮＡＢＬＥ（ＲＳモード）を設定する。ＣＰＵ１０１がＲＳ＿ｍｏｄｅ＿ＲｅｇにＲＳモードＥＮＡＢＬＥを設定するタイミングは、ソフトウェアがジョブ終了を検知し、ソフトウェアが当該ブロックの使用が終了したと判定した時である。なお、ＣＰＵアクセスＢ３０２のタイミングでは、前述のメモリ内部のクロック信号の停止を行なう処理が既に行なわれている状態である。

ＣＰＵ１０１がＲＳ＿ｍｏｄｅ＿ＲｅｇにＲＳモードＥＮＡＢＬＥを設定すると、ＲＳ制御部２０７は、ＲＳモードを示すＰ＿ＲＳ＿ｉｎ信号を出力する。ＲＳ制御部２０７から出力されたＰ＿ＲＳ＿ｉｎ信号は、ＳＲＡＭ２０４に入力された後、ある遅延量を持ってＲＳ＿Ａ信号として出力され、ＳＲＡＭ２０５へ入力される。ＳＲＡＭ２０５へ入力されたＲＳ＿Ａ信号は、ある遅延量を持ってＲＳ＿Ｂとして出力され、ＳＲＡＭ２０６に入力される。ＳＲＡＭ２０６に入力されるＲＳ＿Ｂ信号は、ある遅延量を持ってＰ＿ＲＳ＿ｏｕｔ信号として出力され、ＲＳ制御部２０７へ入力される。この場合でも、個々の画像処理に設定される動作モードによって各画像処理のＳＲＡＭの動作モードの状態遷移が発生する。個々の画像処理の内部動作については、後に図５を用いて詳しく説明する。

次に、画像処理部１０２を構成する画像処理モジュールＡ２０１を例にとり、画像処理モジュールの内部ブロック図の詳細を図４を用いて説明する。画像処理モジュールＡ２０１は、画像処理コア４０１と、ＳＲＡＭ２０４と、ＲＥＧ２０８とを有する構成である。ＳＲＡＭ２０４とＲＥＧ２０８は既に説明したとおりである。

画像処理コア４０１は、入力される画像データに対してある画像処理を実行し、画像処理が行なわれた画像データを出力するモジュールである。画像処理コア４０１は、ＲＥＧ２０８が有する動作モードＲＥＧ４０２に設定される画像処理の動作モード設定に基づいて、画像処理を行わずに入力画像をそのまま出力画像として出力する動作モードを選択することが可能である。本実施形態では、入力画像をそのまま出力画像として出力するモードのことを「スルーモード」と呼ぶ事にする。動作モードＲＥＧ４０２に設定された設定値は、動作モード信号によって、画像処理コア４０１や、ＳＲＡＭ２０４に伝達される。つまり、動作モード信号は、スルーモードであることを示すか否かの信号ということもできる。

ＳＲＡＭ２０４は、ＳＲＡＭ＿ＲＳ制御部４０４と、ＳＲＡＭコア４０８と、ＣＧ（クロックゲーティング）部４１０とを有する。

ＳＲＡＭ＿ＲＳ制御部４０４は、ＳＲＡＭコア４０８の動作モードを制御するＲＳ信号であるＲＳ＿ＳＲＡＭ信号を制御する。ＳＲＡＭ＿ＲＳ制御部４０４は、図２で説明したＲＳ制御部２０７が制御するＲＳモードへの移行や通常モードへの復帰を制御するＲＳ信号であるＰ＿ＲＳ＿ｉｎ信号の入力を受ける。また、ＳＲＡＭ＿ＲＳ制御部４０４は、動作モード信号の入力を受ける。つまり、ＳＲＡＭ＿ＲＳ制御部４０４は、Ｐ＿ＲＳ＿ｉｎ信号と動作モード信号とを入力する入力部として機能する。ＳＲＡＭ＿ＲＳ制御部４０４は、入力を受けたＰ＿ＲＳ＿ｉｎ信号と動作モード信号とに基づいて、ＳＲＡＭコア４０８へのクロック信号の制御、ＳＲＡＭコア４０８へ供給するＲＳ信号であるＲＳ＿ＳＲＡＭ信号の制御、そしてＲＳ＿Ａ信号の出力制御を行う。すなわち、ＳＲＡＭ＿ＲＳ制御部４０４は、これらの信号の出力を制御する出力部として機能する。ＳＲＡＭ＿ＲＳ制御部４０４は、カウンタ４０５と状態モード判定部４０６とを備える。

カウンタ４０５はカウンタ回路であり、入力されるＰ＿ＲＳ＿ｉｎ信号と動作モード信号とを受けて、ＳＲＡＭのＲＳモードを制御する場合に、クロック信号の発振・停止を制御するＣＬＫ＿ＥＮ信号の出力タイミングを内部カウンタ回路で計時して制御する。また、カウンタ４０５は、ＳＲＡＭ＿ＲＳ制御部４０４で受けたＰ＿ＲＳ＿ｉｎ信号を、後段のモジュールに対して出力するＲＳ＿Ａ信号を出力するタイミングをカウンタ回路で計時して制御する。また、カウンタ４０５は、ここでは図示しないカウント設定レジスタを備え、入力されるＰ＿ＲＳ＿ｉｎ信号と動作モード信号とを受けて、ＣＬＫ＿ＥＮ信号が出力されるまでのタイミングを可変調整できるようにしても良い。また、カウンタ４０５は、Ｐ＿ＲＳ＿ｉｎ信号が入力されてから、ＲＳ＿Ａ信号を出力するまでのタイミングを可変調整出来るようにしても良い。

状態モード判定部４０６は、ＳＲＡＭ＿ＲＳ制御部４０４に入力されるＰ＿ＲＳ＿ｉｎ信号と動作モード信号とを受けて、ＳＲＡＭの状態モードを変更するか否かを判定する。状態モード判定部４０６は、既に説明した図３におけるＰ＿ＲＳ＿ｉｎ信号がＨＩＧＨからＬＯＷに変化するタイミング、すなわち、ＳＲＡＭがＲＳモードから通常モードに遷移する場面で動作モード信号に応じて判定を切り替える。具体的には、ＳＲＡＭがＲＳモードから通常モードに遷移する場面で動作モード信号がスルーモードを示す場合にＳＲＡＭコア４０８をＲＳモードから通常モードに復帰させないと判定する。スルーモードの場合、入力画像データはそのまま出力画像データとなるので、ＳＲＡＭコア４０８へのアクセスが発生しない。そのため、画像処理部１０２が通常モードに移行する場合であってもＳＲＡＭコア４０８の動作モードをＲＳモードにしておいても何ら動作に問題は無く、通常モードに移行する場合よりも少ない消費電力とすることが出来る。なお、ここではスルーモードであるか否かを判定の基準としているが、ＳＲＡＭアクセスが発生しない動作モードを示す設定であれば、スルーモードに限らず本実施形態は適用可能である。

ＳＲＡＭコア４０８は、ここに図示しない、以下のブロックから構成される。すなわち、データを保持するメモリセルアレイや、入力されるメモリ制御信号を受けてメモリの動作タイミング信号を制御するタイミング制御回路を備える。また、入力されるアドレスから実際にデータを格納するメモリセルを指定するワードドライバ部とカラムドライバ部を備える。また、ＳＲＡＭコア４０８は、図示しない電力制御部を備え、ＲＳ信号を受けてＲＳモードに移行する場合に、ＳＲＡＭコア４０８が保持するメモリセルアレイを除く周辺回路への電力を遮断する電源制御回路を備えている。本実施形態では、ＲＳ信号がＨＩＧＨとして入力された場合に電源制御回路がＳＲＡＭコア４０８内部の周辺回路への電力を遮断する。これにより、ＳＲＡＭを、低電力状態であるＲＳ状態（レジュームスタンバイ状態）に遷移させる。また、ＲＳ信号がＬＯＷとして入力された場合に、電源制御回路がＳＲＡＭコア４０８の周辺回路への電力を供給する。

ＣＧ部４１０は、ＣＬＫ＿ＥＮ信号に基づき、入力されるＣＬＫ＿ＩＮ信号をＣＬＫ＿ＳＲＡＭ信号に載せてＳＲＡＭコア４０８に供給するか否かを制御する。ＣＬＫ＿ＥＮ信号がＤＩＳＡＢＬＥを示す信号であれば、ＣＧ部４１０は入力されるＣＬＫ＿ＩＮ信号をＣＬＫ＿ＳＲＡＭ信号に載せないことで、ＳＲＡＭコア４０８へのＣＬＫ信号を止める制御を行う。一方、ＣＬＫ＿ＥＮ信号がＥＮＡＢＬＥを示す信号であれば、ＣＧ部４１０は入力されるＣＬＫ＿ＩＮ信号をＣＬＫ＿ＳＲＡＭ信号に載せ、ＳＲＡＭコア４０８へのＣＬＫ信号を供給する制御を行う。

次に、動作モードＲＥＧ４０２の設定値に基づき、ＳＲＡＭ＿ＲＳ制御部４０４がＲＳ＿ＳＲＡＭ信号を制御し、Ｐ＿ＲＳ＿ｉｎ信号の入力に応じてＳＲＡＭコア４０８の状態モードを変更するか否かの制御を図５のタイミングチャートを用いて詳細に説明する。

図５（ａ）は、画像処理モジュールの動作モードがＳＲＡＭアクセスを含む処理を行う動作モードに設定されていた場合におけるタイミングチャートである。図５（ａ）では、入力されるＲＳ信号によってＳＲＡＭの状態モードが通常モードに遷移し、その後ＲＳ信号によって再びＲＳモードに遷移する事を示すタイミングチャートである。各信号の詳細については、図２と図４で既に説明している為、説明を省略する。

まずは、ＳＲＡＭのＲＳモード移行シーケンスについて説明する。時間ｔ０においては、図３におけるＣＰＵアクセスＡ３０１で説明した操作が行われる。すなわち、ＣＰＵ１０１はＢＵＳ１１４を介してＲＳ制御部２０７のＲＳ＿ｍｏｄｅ＿ＲｅｇをＤＩＳＡＢＬＥに設定する。これにより、ＲＳ制御部２０７は、ＲＳモード終了を示す信号をＰ＿ＲＳ＿ｉｎ信号としてに出力する。なお、ここではＲＳモードでない場合のＲＳ信号をＬＯＷ（０）とし、ＲＳモードである場合のＲＳ信号をＨＩＧＨ（１）としているが、これに限らずとも本実施形態は実施可能であることは言うまでも無い。

時間ｔ０において状態モード判定部４０６は、Ｐ＿ＲＳ＿ｉｎ信号が入力されると、同時刻に入力されている動作モード信号の値を参照し、ＳＲＡＭコア４０８をＲＳモードから復帰させるか否かを判定する。図５（ａ）では、画像処理モジュールＡの動作モードＲＥＧ４０２には、画像処理モジュールＡはＳＲＡＭアクセスを含む動作モードで動作する事が設定されている。従って、動作モード信号として、ＳＲＡＭアクセスを含む動作モードであることを示すＬＯＷ信号が出力されている。状態モード判定部４０６は、動作モード信号としてＬＯＷ信号が入力されているので、ＳＲＡＭコア４０８をＲＳモードから通常モードへ遷移させる事を決定する。すなわち、ＲＳ＿ＳＲＡＭ信号として、入力されたＰ＿ＲＳ＿ｉｎ信号（ここではＬＯＷを示す）を出力し、ＳＲＡＭコア４０８をＲＳモードから通常モードへの遷移状態とする。また、図５（Ａ）の下部に示しているＳＲＡＭの状態が遷移中状態への移行している。

時間ｔ１において、ＳＲＡＭ＿ＲＳ制御部４０４は、時間ｔ０で入力されたＰ＿ＲＳ＿ｉｎ信号を、ＲＳ＿Ａ信号として出力する。時間ｔ０から時間ｔ１までの遅延は設計時に予め定めても良いし、カウンタ４０５で計数しても良い。時間ｔ０から時間ｔ１までの遅延が存在する理由は、前述のようにラッシュカレントによるピーク電流削減の為、次段に接続されるＳＲＡＭへのＲＳ信号の到達を必要な時間遅らせる必要があるためである。

時間ｔ２において、ＳＲＡＭ＿ＲＳ制御部４０４は、ＨＩＧＨを示すＣＬＫ＿ＥＮ信号を出力し、ＣＧ部４１０で実施していたクロックゲートをＤＩＳＡＢＬＥとする。すなわち、クロックゲートを解除し、入力されるＣＬＫ＿ＩＮ信号（クロック信号）のＳＲＡＭコア４０８への供給を開始する。時間ｔ０から時間ｔ２までの遅延時間が必要な理由は、ＲＳ信号を操作し、ＳＲＡＭへの電源供給を再開してから電源が十分に安定するのを待って制御回路の動作を開始する必要があるためである。時間ｔ０から時間ｔ２までの遅延時間は、ハードウェアとしてカウンタ４０５を用いて制御しても良いし、予め定めた固定タイミングでも良いし、ソフトウェアにより、上記制約を満たした上で任意のタイミングにより出力するよう制御しても良い。クロックの供給が再開されると、ＳＲＡＭは通常モードで動作する。

時間ｔ３において、ＳＲＡＭ＿ＲＳ制御部４０４は、ＬＯＷを示すＣＬＫ＿ＥＮ信号を出力し、ＣＧ部４１０にクロックゲートをＥＮＡＢＬＥとして、ＳＲＡＭコア４０８へ供給していた、入力されるＣＬＫ＿ＩＮ（クロック信号）の供給を止める制御を行う。時間ｔ３におけるＣＬＫ＿ＥＮ信号をＬＯＷに変更するタイミングの制御は、ジョブ実行に必要な時間ｔ２から時間ｔ３までの時間をハードウェアにより割り出して制御しても良いし、ソフトウェアにより制御しても良い。クロックの供給が停止すると、ＳＲＡＭは再び遷移中状態へと移行する。

時間ｔ３からｔｉｎ時間を空けた時間ｔ４において、ＳＲＡＭ＿ＲＳ制御部４０４は、Ｐ＿ＲＳ＿ｉｎ信号として入力されるＲＳ信号が、ＲＳモード開始を示すＨＩＧＨ信号であることに応じて、ＲＳ＿ＳＲＡＭ信号としてＨＩＧＨを出力する。このＲＳ＿ＳＲＡＭ信号により、ＳＲＡＭコア４０８をＲＳモードへと遷移させる。これにより、ＲＳモードに投入する際に、ＳＲＡＭに入力されるクロックが停止されているので、ＲＳモード投入時の電源揺れを抑えることによってデータ保持を担保することが可能となる。ここで、ｔｉｎ時間は、ＳＲＡＭの記憶保持容量によって変わり、容量が大きいほど時間が長くなる。また、図５には示していないが、図３で説明したように、時間ｔ４においては、Ｐ＿ＲＳ＿ｉｎ信号を制御するために、ＣＰＵ１０１がＢＵＳ１１４を介してＲＳ制御部２０７のＲＳ＿ｍｏｄｅ＿ＲｅｇをＲＳモードＥＮＡＢＬＥに設定している。

時間ｔ５では、ＲＡＭ＿ＲＳ制御部４０４は、時間ｔ４で入力されたＰ＿ＲＳ＿ｉｎ信号を、ＲＳ＿Ａ信号として出力する。時間ｔ５から時間ｔ４までの遅延は設計時に予め定めても良いし、カウンタ４０５で計数しても良い。

以上説明した操作を行う事で、画像処理モジュールの動作モードがＳＲＡＭアクセスを含む処理を行う動作モードに設定されていた場合に、入力されるＲＳ信号によってＳＲＡＭの状態モードが通常モードに遷移する。そして、その後ＲＳ信号によって再びＲＳモードに設定することが可能となる。

続いて、画像処理モジュールの動作モードがＳＲＡＭアクセスを行わない動作モードに設定されていた場合に、入力されるＲＳ信号によらずＳＲＡＭの動作モードがＲＳモードを保つ場合について、図５（ｂ）に示すタイミングチャートを用いて詳細に説明する。

図５（ｂ）では、図５（ａ）で説明した時間ｔ０から時間ｔ５のタイミングは図５（ａ）と同じである。図５（ａ）および図５（ｂ）では、ＳＲＡＭがＲＳモードから通常モードへ復帰する場合と、復帰せずＲＳモードを保つ動作の違いがわかるように構成している。

時間ｔ０では、図３におけるＣＰＵアクセスＡ３０１で説明した操作が行われる。すなわち、ＣＰＵ１０１はＢＵＳ１１４を介してＲＳ制御部２０７のＲＳ＿ｍｏｄｅ＿ＲｅｇをＤＩＳＡＢＬＥに設定する。これにより、ＲＳ制御部２０７は、Ｐ＿ＲＳ＿ｉｎ信号としてＲＳモード終了を示す信号を出力する。

時間ｔ０において状態モード判定部４０６は、Ｐ＿ＲＳ＿ｉｎ信号が入力されると、同時刻に入力されている動作モード信号の値を参照し、ＳＲＡＭコア４０８をＲＳモードから復帰させるか否かを判定する。図５（ｂ）では、画像処理モジュールＡの動作モードＲＥＧ４０２においては、画像処理モジュールＡはＳＲＡＭアクセスを含まない動作モードで動作する事が設定されており、動作モード信号には、そのことを示すＨＩＧＨ信号が出力されている。状態モード判定部４０６は、動作モード信号としてＨＩＧＨ信号が入力されているので、ＳＲＡＭコア４０８をＲＳモードから通常モードへ遷移させない事を決定する。すなわち、ＲＳ＿ＳＲＡＭ信号として出力しているＬＯＷ信号を変化させずに保つ。そのため、図５（ｂ）の下部に示しているＳＲＡＭの状態はＲＳモードから変化していない。

時間ｔ１において、ＳＲＡＭ＿ＲＳ制御部４０４は、時間ｔ０で入力されたＰ＿ＲＳ＿ｉｎ信号を、ＲＳ＿Ａ信号として出力する。このように、ＲＳモードから通常モードへ遷移させない場合であっても、入力されたＰ＿ＲＳ＿ｉｎ信号を、ＲＳ＿Ａ信号として出力することで、後段のＳＲＡＭでは、必要に応じて適切に通常モードへ復帰する制御が行なわれることになる。

時間ｔ２において、ＳＲＡＭ＿ＲＳ制御部４０４は、時間ｔ０で状態モード判定部４０６により、ＳＲＡＭコア４０８を通常モードへ遷移させない事を決定したので、ＣＬＫ＿ＥＮ４０９にＬＯＷ信号を引き続き出力する。これにより、ＣＧ部４１０で実施していたクロックゲートを継続する。すなわち、入力されるＣＬＫ＿ＩＮ信号（クロック信号）のＳＲＡＭコア４０８への供給を開始しない。当然、図５（ｂ）の下部に示しているＳＲＡＭの状態はＲＳモードから変化していない。

時間ｔ３において、ＳＲＡＭ＿ＲＳ制御部４０４はＣＬＫ＿ＥＮ信号としてＬＯＷ信号を引き続き出力し、ＣＧ部４１０で実施していたクロックゲートを継続する。当然、図５（ｂ）の下部に示しているＳＲＡＭの状態はＲＳモードから変化していない。

時間ｔ４において、ＳＲＡＭ＿ＲＳ制御部４０４は、Ｐ＿ＲＳ＿ｉｎ信号としてＲＳモード開始を示すＨＩＧＨ信号を受ける。ＳＲＡＭコア４０８は既にＲＳモードになっている為、ＲＳ＿ＳＲＡＭ信号はＨＩＧＨのまま変化しない。時間ｔ４におけるＰ＿ＲＳ＿ｉｎ信号の遷移は、ＣＰＵ１０１がＢＵＳ１１４を介してＲＳ制御部２０７のＲＳ＿ｍｏｄｅ＿ＲｅｇをＲＳモードＥＮＡＢＬＥに設定することで行われている。

時間ｔ５では、ＲＡＭ＿ＲＳ制御部４０４は、時間ｔ４で入力されたＰ＿ＲＳ＿ｉｎ信号を、ＲＳ＿Ａ信号として出力する。時間ｔ５から時間ｔ４までの遅延は設計時に予め定めても良いし、カウンタ４０５で計数しても良い。

以上説明した操作を行う事で、画像処理モジュールの動作モードがＳＲＡＭアクセスを含まない動作モードに設定されていた場合に、入力されるＲＳ信号に関わらずＳＲＡＭの動作モードをＲＳモードに保つことが可能となる。従って、不要な動作電力を削減する事が可能となる。一方で、入力されるＲＳ信号は、ＲＳモードを維持する場合でも、通常モードに復帰する場合でも、後段のＳＲＡＭに送られるので、通常モードに復帰する必要のないＳＲＡＭだけをＲＳモードに保つことが可能となる。

以上説明した通り、ＳＲＡＭ＿ＲＳ制御部４０４を備えることにより、画像処理の動作モードに応じて、ＳＲＡＭのＲＳモードへの遷移を操作する事が可能となる。そのため、ＳＲＡＭアクセスを伴わない場合において、ＳＲＡＭをＲＳモードに保つ事が可能となり、不要な電力を使わずに処理を実行する事が可能となる。

＜実施形態２＞
実施形態１は、画像処理モジュールの内部に備えられるＳＲＡＭ＿ＲＳ制御部４０４を用いてＲＳ信号の遅延制御を行う形態を示した。実施形態２では、ＲＳ信号の遅延を画像処理モジュールの内部に備えられるＳＲＡＭ＿ＲＳ制御部４０４以外で行う場合について説明する。

図６は、本実施形態における画像処理部１０２の詳細ブロック図を示した図である。図６を用いて第２実施形態でのＳＲＡＭの低電力モード（ＲＳモード）への移行や通常モードへの復帰制御を行う構成について説明する。

図６では、ＲＳ制御部２０７から出力されるＲＳ信号の伝達経路が図２と異なっている。図６では、ＲＳ制御部２０７からＲＳ信号が出力されることに従って、各画像処理モジュールにＲＳ信号を伝達する事は図２と同様である。ただし、本実施形態では、ＲＳ制御部２０７からはＲＳ信号がＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号として出力される。そして、信号の遅延をＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号の伝達経路上に設置された遅延生成用のｂｕｆｆｅｒ６０５、ｂｕｆｆｅｒ６０６、ｂｕｆｆｅｒ６０７によって実現している。画像処理モジュールＡ２０１には、Ｐ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号を分配したＲＳ＿Ａｉｎ信号が入力される。画像処理モジュールＢ２０２には、ｂｕｆｆｅｒ６０５によってＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号がある量遅延させられたＲＳ＿Ｂｉｎ信号が入力される。画像処理モジュールＣ２０３には、ｂｕｆｆｅｒ６０６によってＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号がさらにある量遅延させられたＲＳ＿Ｃｉｎ信号が入力される。そして、ｂｕｆｆｅｒ６０７によってＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号がさらにある量遅延させられたＰ＿ＲＳ＿ｒｉｎｇ＿ｏｕｔ信号がＲＳ制御部２０７に入力される事になる。その他は図２で説明した構成と同等の為、説明は省略する。

図７は、図６の構成において、図３と同様のタイミングの動作の例を示すタイミングチャートを示した図である。すなわち、画像処理部１０２に備えられる各画像処理モジュールのＳＲＡＭがあらかじめＲＳモードに設定されている。そして、ＣＰＵ１０１の操作によって、ＳＲＡＭをＲＳモードから通常モードへ復帰させ、その後、再びＣＰＵ１０１の操作によってＲＳモードへと設定するタイミングチャートである。

まず最初に、ＲＳモードの状態のＳＲＡＭを通常モードへ復帰させるシーケンスを説明する。ＣＰＵ１０１はタイミングチャート上に示すＣＰＵアクセスＡ３０１のタイミングでＢＵＳ１１４を介してＲＳ制御部２０７にアクセスし、不図示のＲＳモード設定レジスタであるＲＳ＿ｍｏｄｅ＿ＲｅｇをＲＳモードＤＩＳＡＢＬＥ（通常モード）に設定する。すると、ＲＳ制御部２０７は、Ｐ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号として、通常モード示すＬＯＷ信号を出力する。ＣＰＵアクセスＡ３０１が発生するタイミングは、ソフトウェアがジョブを受け付け、ジョブの内容に基づき、当該部位を使用すると判断したタイミングである。

ＲＳ制御部２０７から出力されたＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号は、まず、ＲＳ＿Ａｉｎ信号として、画像処理モジュールＡ２０１に入力される。また、ＲＳ制御部２０７から出力されたＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号は、ｂｕｆｆｅｒ６０５により作り出された遅延量７０１分遅れてＲＳ＿Ｂｉｎ信号として画像処理モジュールＢ２０２へ入力される。

ＲＳ制御部２０７から出力されたＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号は、ｂｕｆｆｅｒ６０６により作り出された遅延量分さらに遅れてＲＳ＿Ｃｉｎ信号として画像処理モジュールＣ２０３へ入力される。

ＲＳ制御部２０７から出力されたＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号は、ｂｕｆｆｅｒ６０７により作り出された遅延量分さらに遅れてＰ＿ＲＳ＿ｒｉｎｇ＿ｏｕｔ信号として出力され、ＲＳ制御部２０７へ入力される。ＲＳ信号が入力された際の各ＳＲＡＭの状態遷移については、個々の画像処理に設定される動作モードによって変化する。これについては後ほど詳しく説明する。

続いて、通常モードであったＳＲＡＭをＲＳモードへと遷移させるシーケンスを説明する。ＣＰＵ１０１はタイミングチャート上に示すＣＰＵアクセスＢ３０２のタイミングでＢＵＳ１１４を介してＲＳ制御部２０７にアクセスし、ＲＳ＿ｍｏｄｅ＿ＲｅｇをＲＳモードＥＮＡＢＬＥ（ＲＳモード）に設定する。ＣＰＵ１０１がＲＳ＿ｍｏｄｅ＿ＲｅｇにＲＳモードＥＮＡＢＬＥを設定するタイミングは、ソフトウェアがジョブ終了を検知し、ソフトウェアが当該ブロックの使用が終了したと判定した時である。ＣＰＵ１０１がＲＳ＿ｍｏｄｅ＿ＲｅｇにＲＳモードＥＮＡＢＬＥを設定すると、ＲＳ制御部２０７は、Ｐ＿ＲＳ＿ｉｎ信号としてＲＳモードを示す信号を出力する。

ＲＳ制御部２０７から出力されたＰ＿ＲＳ＿ｉｎ信号は、ＲＳ＿Ａｉｎ信号として画像処理モジュールＡ２０１に入力される。ＲＳ制御部２０７から出力されたＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号は、ｂｕｆｆｅｒ６０５により作り出された遅延量分遅れてＲＳ＿Ｂｉｎ信号として画像処理モジュールＢ２０２へ入力される。ＲＳ制御部２０７から出力されたＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号は、ｂｕｆｆｅｒ６０６により作り出された遅延量分さらに遅れてＲＳ＿Ｃｉｎ信号として画像処理モジュールＣ２０３へ入力される。ＲＳ制御部２０７から出力されたＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号は、ｂｕｆｆｅｒ６０７により作り出された遅延量分さらに遅れてＰ＿ＲＳ＿ｒｉｎｇ＿ｏｕｔ信号として出力され、ＲＳ制御部２０７へ入力される。ＲＳ信号が入力された際の各ＳＲＡＭの状態遷移については、個々の画像処理に設定される動作モードによって変化する。これについては後ほど詳しく説明する。

続いて、第２実施形態における画像処理部１０２を構成する画像処理モジュールＡ２０１を例にとり、その内部ブロック図の詳細を図８を用いて説明する。図８では、ＳＲＡＭ＿ＲＳ制御部４０４へ、ＲＳ＿Ａｉｎ信号が入力されている。さらに、図４と異なりＳＲＡＭ＿ＲＳ制御部４０４からＲＳ＿Ａ信号が出力されない。これは、本実施形態では、ＲＳ信号の遅延量は、既に説明したＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号の伝達経路上に配置されるｂｕｆｆｅｒ６０５、ｂｕｆｆｅｒ６０６、ｂｕｆｆｅｒ６０７により生成される為である。その他の構成は、図４と同様の為、説明は省略する。

次に、図９を用いて第２実施形態におけるタイミングチャートを説明する。すなわち、動作モードＲＥＧ４０２の設定値に基づき、ＳＲＡＭ＿ＲＳ制御部４０４がＲＳ＿ＳＲＡＭ信号を制御し、ＲＳ＿Ａｉｎ信号の入力に応じてＳＲＡＭコア４０８の状態モードを変更するか否かの制御を説明する。

図９に示すタイミングチャートは、第１実施形態における図５で示したタイミングチャートよりも、より簡易となる為、差分のみ述べる。まず図９（ａ）と図５（ａ）との差分を述べる。これら２つのタイミングチャートの差分は、ＲＳ＿Ａ信号の有無である。第２実施形態では、ＲＳ信号の遅延は、既に説明したＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ信号の伝達経路上に配置されるｂｕｆｆｅｒ６０５、ｂｕｆｆｅｒ６０６、ｂｕｆｆｅｒ６０７により実現される。その為、画像処理モジュールＡ２０１が備えるＳＲＡＭコア４０８の次のタイミングで復帰するＳＲＡＭに必要なＲＳ信号の到達時間の遅延量を、画像処理モジュールＡ２０１の内部で意識しなくて良いからである。なお図５（ａ）のＰ＿ＲＳ＿ｉｎ信号と図９（ｂ）のＰＳ＿Ａｉｎ信号は基本的に同じ信号である。

次に図９（ｂ）と図５（ｂ）との差分を述べる。これら２つのタイミングチャートの差分もＲＳ＿Ａ２０９の有無である。なお図５（ａ）のＰ＿ＲＳ＿ｉｎ信号と図９（ｂ）のＰＳ＿Ａｉｎ信号は基本的に同じ信号である。その他の部分は、図５と比べて同じタイミングとなっている。つまり、ＲＳ信号の遅延量がＰ＿ＲＳ＿ｒｉｎｇ＿ｉｎ６０１信号の伝達経路上に配置されるｂｕｆｆｅｒ６０５、ｂｕｆｆｅｒ６０６、ｂｕｆｆｅｒ６０７により実現される。このような場合でも、画像処理モジュールの動作モードがＳＲＡＭアクセスを含まない動作モードに設定されていた場合には、入力されるＲＳ信号によらずＳＲＡＭの動作モードをＲＳモードに保つことが可能となる。従って、不要な動作電力を削減する事が可能となる。

＜第３実施形態＞
これまでの実施形態では、各画像処理モジュールに各々備えられたＳＲＡＭ＿ＲＳ制御部４０４が、画像処理モジュールに設定される動作モードに応じて、ＳＲＡＭコアをＲＳモードから通常モードへ遷移させるか否かを決定した。そして、ＳＲＡＭ＿ＲＳ制御部４０４が、ＳＲＡＭコアへのＲＳ信号の供給とクロックの供給タイミングとを制御できることを説明した。本実施形態では、複数の画像処理パイプラインが画像処理部１０２に存在し、動作モードによりそれらを選択して使い分ける構成を説明する。例えば、カラー画像処理と、モノクロ画像処理とで、それぞれ用いる画像処理モジュール群が分岐するような構成において、ラッシュカレントを緩和するためにデイジーチェーンでＲＳ信号を伝達するような構成を説明する。本実施形態では、画像処理部１０２内に、動作パス判定部１０１３を備えることにより、各画像処理モジュールが状態モード判定部４０６を備えていない場合であっても、前述の実施形態と同様の効果が得られる例を説明する。

図１０は、本実施形態における画像処理部１０２の内部ブロック図である。なお、第１実施形態で説明した図２、第２実施形態で説明した図６と共通の部分の説明は省略する。本実施形態における画像処理部１０２は、画像処理モジュールＡ１００１の後段に備えられている画像処理モジュールＢ以降の画像処理モジュールが、画像処理モジュールＢ−ａ１００２と画像処理モジュールＢ−ｂ１００３といった具合に並列に分岐している。なお、以降、画像処理モジュールＢ−ａ１００２、画像処理モジュールＣ−ａ１００４へと進むパスを画像パスａと呼ぶ。一方、画像処理モジュールＢ−ｂ１００３、画像処理モジュールＣ−ｂ１００５へと進むパスを画像パスｂと呼ぶ。本実施形態では、画像処理部１０２が備えるＲＥＧ１０１１の動作モードＲＥＧ１０１２に設定される、画像処理部の動作モードにより、画像パスａ、画像パスｂのいずれか一方が選択される例を説明する。ＲＥＧ１０１２に設定される動作モードは、例えばカラー画像処理とモノクロ画像処理の違いによって選択される。

画像処理部１０２に含まれる画像処理モジュールＡ１００１、画像処理モジュールＢ−ａ１００２，画像処理モジュールＣ−ａ１００４、画像処理モジュールＢ−ｂ１００３，画像処理モジュールＣ−ｂ１００５は、各々内部にＳＲＡＭを保持している。そして、ＲＳ制御部２０７から入力されてくるＰ＿ＲＳ＿ｉｎ信号に従って、ＳＲＡＭの動作モードを遷移させる構成となっている。

次いで、動作パス判定部１０１３を説明する。動作パス判定部１０１３は、動作モードＲＥＧ１０１２に設定された画像処理部１０２の動作モードにより、使用される画像パスに含まれるＳＲＡＭに対してＲＳ信号を供給するように制御を行う。つまり、動作モードＲＥＧ１０１２に画像パスａと設定された場合、動作モード信号を通じて画像パスａを示す設定値が動作パス判定部１０１３に入力される。動作パス判定部１０１３は動作モード信号を元に、入力されたＰ＿ＲＳ＿ｉｎ信号をＲＳ１＿Ａ信号として画像パスａのＳＲＡＭの系に供給する。そして、画像パスｂのＳＲＡＭの系においてはＲＳ信号が遷移しないようＲＳ１＿Ｂ信号の制御を行う。一方、動作モードＲＥＧ１０１２に画像パスｂが設定された場合、動作パス判定部１０１３は、入力されたＰ＿ＲＳ＿ｉｎ信号をＲＳ１＿Ｂ信号として画像パスｂのＳＲＡＭの系に供給する。そして、画像パスａのＳＲＡＭの系においてはＲＳ信号が遷移しないようにＲＳ１＿Ａ信号の制御を行う。ここで、本実施形態におけるＳＲＡＭは、実施形態１や実施形態２で説明してきた、状態モード判定部４０６を保持していないことが好ましいが、保持していても実施に際してなんら問題はない。また、状態モード判定部４０６を保持する画像処理と保持しない画像処理が混在していても問題は無い。

ＲＳ１＿Ａ信号及びＲＳ１＿Ｂ信号としては、既に説明した動作パス判定部１０１３の判定に基づいて、入力されるＰ＿ＲＳ＿ｉｎ信号か、または、動作パス判定部が動作しないと判定したパスに対するＲＳモードを保持させる信号か、が出力される。本実施形形態では２つのパスにＲＳ信号を供給するように構成されているが、２つに限らずとも、パスの分だけＲＳ信号を供給するパスを増やしても何ら問題は無い。また、本実施形態では、説明の簡単化の為それぞれのパスは排他に動作させるように示してあるが、同時に複数のパスが動作するような構成でもよい。その場合、ＲＳ信号の接続方法を予め想定して構成する必要がある。また、実施形態１や実施形態２で説明した各ＳＲＡＭ内の状態モード判定部４０６による制御を併せて行なってもよい。

ＲＳ＿ＭＵＸ１０２１は、動作パス判定部１０１３と連携し、動作モードＲＥＧ１０１２に設定された画像パスを経由するＲＳ信号を、Ｐ＿ＲＳ＿ｏｕｔ信号として出力する。つまり、画像パスａが選択された場合、ＳＲＡＭ１００７、ＳＲＡＭ１００８を経由しＲＳ＿Ａ＿ｏｕｔ信号として出力されたＲＳ信号をＰ＿ＲＳ＿ｏｕｔ信号として出力する。一方、画像パスｂが選択された場合、ＳＲＡＭ１００９、ＳＲＡＭ１０１０を経由しＲＳ＿Ｂ＿ｏｕｔ信号として出力されたＲＳ信号をＰ＿ＲＳ＿ｏｕｔ信号として出力する。

Ｉｍｇ＿ＭＵＸ１０２２は、動作モードＲＥＧ１０１２に設定された画像パスから出力された画像データを最終出力画像としてＷｒｉｔｅ ＤＭＡＣに出力するブロックである。

このような構成を取ることにより、実施形態１および２で説明したような、画像処理モジュールが保持する個々のＳＲＡＭ内部に状態モード判定部を備えなくとも、利用する画像パスのＳＲＡＭのみに対してＲＳモードを変更する事が可能となる。

図１１は、本実施形態におけるタイミングチャートとなっている。図１１では、動作モードＲＥＧ１０１２に画像パスａが利用されることが設定されている事を前提に説明する。まず、ＲＳモードから通常モードに復帰するシーケンスについて説明する。

時間ｔ０では、ＣＰＵアクセスＡ１１０１が発生する。すなわち、ＣＰＵ１０１が、ＣＰＵアクセスＡ１１０１のタイミングでＲＳ制御部２０７にアクセスし、不図示のＲＳモード設定レジスタであるＲＳ＿ｍｏｄｅ＿ＲｅｇをＲＳモードＤＩＳＡＢＬＥ（通常モード）に設定する。すると、ＲＳ制御部２０７は、Ｐ＿ＲＳ＿ｉｎ信号を、通常モードを示すＬＯＷにして出力する。ＣＰＵアクセスＡ３０１が発生するタイミングは、ソフトウェアがジョブを受け付け、ジョブの内容に基づき、当該部位を使用すると判定したタイミングである。

時間ｔ１では、ＲＳ制御部２０７から出力された信号は、ＳＲＡＭ１００６に入力された後、ある遅延量を持って動作パス判定部１０１３へと出力される。

入力されたＳＲＡＭ１００６からのＲＳ信号は、動作パス判定部１０１３が、動作モード信号をモニタすることにより、画像パスａが利用されると判定することになる。従って、動作パス判定部１０１３は、入力されたＳＲＡＭ１００６からのＲＳ信号をＲＳ１＿Ａ信号として出力する。一方、動作パス判定部１０１３は、画像パスｂに含まれるＳＲＡＭがＲＳモードから通常モードに遷移しないように、ＲＳ１＿Ｂ信号としてＲＳモードを示すＨＩＧＨ信号をアサートしている。

画像パスａに出力されたＲＳ信号は、時間ｔ１でＳＲＡＭ１００７に入力された後、ある遅延量を持って時間ｔ２でＲＳ２＿Ａ信号として出力されてＳＲＡＭ１００８に入力され、ある遅延量を持って時間ｔ３でＲＳ＿Ａ＿ｏｕｔとして出力される。

一方、画像パスｂに出力されたＲＳ信号は、時間ｔ１でＳＲＡＭ１００９に入力された後、ある遅延量を持って時間ｔ２でＲＳ２＿Ｂ信号として出力されてＳＲＡＭ１０１０に入力され、ある遅延量を持って時間ｔ３でＲＳ＿Ｂ＿ｏｕｔ信号として出力される。ここでは、画像パスｂはＲＳモードから遷移しないため、ＲＳ１＿Ｂ信号、ＲＳ２＿Ｂ信号、ＲＳ＿Ｂ＿ｏｕｔ信号は全てＨＩＧＨのまま変化していない。

時間ｔ３でＲＳ＿ＭＵＸ１０２１は、動作モードＲＥＧ１０１２に画像パスａが設定されていることに応じて、入力されるＲＳ＿Ａ＿ｏｕｔ信号と、ＲＳ＿Ｂ＿ｏｕｔ信号とのうちの、ＲＳ＿Ａ＿ｏｕｔ信号をＰ＿ＲＳ＿ｏｕｔ信号として出力している。

続いて、通常モードであったＳＲＡＭをＲＳモードへと遷移させるシーケンスを説明する。時間ｔ４では、ＣＰＵ１０１はタイミングチャート上に示すＣＰＵアクセスＢ１１０２のタイミングでＢＵＳ１１４を介してＲＳ制御部２０７にアクセスし、ＲＳ＿ｍｏｄｅ＿ＲｅｇにＲＳモードＥＮＡＢＬＥ（ＲＳモード）を設定する。ＣＰＵ１０１がＲＳ＿ｍｏｄｅ＿ＲｅｇにＲＳモードＥＮＡＢＬＥを設定するタイミングは、ソフトウェアがジョブ終了を検知し、ソフトウェアが当該ブロックの使用が終了したと判定した時である。ＣＰＵ１０１がＲＳ＿ｍｏｄｅ＿ＲｅｇをＲＳモードＥＮＡＢＬＥに設定すると、ＲＳ制御部２０７は、Ｐ＿ＲＳ＿ｉｎ信号としてＲＳモードを示す信号を出力する。

時間ｔ５では、ＲＳ制御部２０７から出力された信号が、ＳＲＡＭ１００６に入力された後、ある遅延量を持って動作パス判定部１０１３へと出力される。

入力されたＳＲＡＭ１００６からのＲＳ信号は、動作パス判定部１０１３が、動作モード信号をモニタすることにより、画像パスａが利用されていると判定することになる。従って動作パス判定部１０１３は、入力されたＳＲＡＭ１００６からのＲＳ信号をＲＳ１＿Ａ信号として出力する。一方、動作パス判定部１０１３は、画像パスｂに含まれるＳＲＡＭがＲＳモードから通常モードに遷移しないように、ＲＳ１＿Ｂ信号としてＲＳモードを示すＨＩＧＨ信号をアサートしている。

画像パスａに出力されたＲＳ信号は、時間ｔ５でＳＲＡＭ１００７に入力された後、ある遅延量を持って時間ｔ６でＲＳ２＿Ａ信号として出力されてＳＲＡＭ１００８に入力され、ある遅延量を持って時間ｔ７でＲＳ＿Ａ＿ｏｕｔ信号として出力される。

画像パスｂに出力されたＲＳ信号は、時間ｔ５でＳＲＡＭ１００９に入力された後、ある遅延量を持って時間ｔ６でＲＳ２＿Ｂ信号として出力されてＳＲＡＭ１０１０に入力され、ある遅延量を持って時間ｔ７でＲＳ＿Ｂ＿ｏｕｔ信号として出力される。ここでは、画像パスｂはＲＳモードから遷移しないため、ＲＳ１＿Ｂ信号、ＲＳ２＿Ｂ信号、ＲＳ＿Ｂ＿ｏｕｔ信号は全てＨＩＧＨのまま変化していない。

時間ｔ７でＲＳ＿ＭＵＸ１０２１は、動作モードＲＥＧ１０１２に画像パスａが設定されていることに応じて、入力されるＲＳ＿Ａ＿ｏｕｔ信号と、ＲＳ＿Ｂ＿ｏｕｔ信号とのうちの、ＲＳ＿Ａ＿ｏｕｔ信号をＰ＿ＲＳ＿ｏｕｔ信号として出力している。

ここで、個々の画像処理の内部動作については、これまでの実施形態１の図４、実施形態２の図８のブロック図を用いて説明した状態モード判定部４０６を除く構成と同様である。すなわち状態モード判定部４０６の判定を行なうことなく、ＳＲＡＭ＿ＲＳ制御部４０４に入力されるＲＳ信号をＲＳ＿ＳＲＡＭ信号としてＳＲＡＭコアに入力する差分であるので、本実施形態での説明は省略する。

また、本実施形態は遅延を各画像処理が各々保持するＳＲＡＭが制御するように説明したが、実施形態２で説明したような、遅延用ｂｕｆｆｅｒによって遅延量を制御して、各画像処理モジュールが各々保持するＳＲＡＭへ入力するように構成しても良い。

また、本実施形態は動作モードＲＥＧ１０１２に画像パスａと設定された場合について、説明したが、画像パスｂと設定されてももちろん実施可能である。この時は、動作パス判定部がＳＲＡＭ１００６から出力されたＲＳ信号を、ＲＳ＿Ｂ信号としてに出力し、一方、ＲＳ＿Ａ信号としてはＲＳモードを保つようにＨＩＧＨ信号を出力するように制御すれば良い。また、ＲＳ＿ＭＵＸ１０２１において、ＲＳ＿Ｂ＿ｏｕｔ信号をＰ＿ＲＳ＿ｏｕｔ信号として出力するように制御すれば良い。

このように、本実施形態では、複数の画像処理パイプラインが画像処理部１０２に存在し、動作モードによりそれらを選択して使い分ける構成において、動作パス判定部１０１３を備える。これにより、実施形態１や２で説明したように、各画像処理モジュールが状態モード判定部４０６を保持していなくても、実施形態１や２で説明した場合と同等の効果が得られる。

（その他の実施形態）
上記した実施形態では、本発明の情報処理装置としてＭＦＰについて説明したが、パーソナルコンピュータやサーバなどの情報処理装置であっても良い。また、上記した実施形態では、機能モジュールとして画像処理モジュールを用いる場合の例を挙げて説明したが、これに限られるものではない。所定の機能モジュール内にメモリが含まれているような構成であれば、いずれの形態においても適用することができる。

また、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記録媒体を、システムあるいは装置に供給するよう構成することによっても達成される。この場合、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記録媒体に格納されたプログラムコードを読出し実行することにより、上記機能が実現されることとなる。なお、この場合、そのプログラムコードを記憶した記録媒体は本発明を構成することになる。

プログラムコードを供給するための記録媒体としては、例えば、フレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることができる。

また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現される場合に限られない。例えば、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。

さらに、記録媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、前述した実施形態の機能が実現される場合も含まれる。つまり、プログラムコードがメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって実現される場合も含まれる。

Claims (16)

1. メモリアレイと前記メモリアレイへの書き込み読み出しを制御するドライバ部とを有し、前記ドライバ部に電力が供給されている第１の電力状態と、前記ドライバ部に電力が供給されていない第２の電力状態で動作するデバイスと、
   入力されたデータを処理するデータ処理手段と、
   前記デバイスの電力状態を制御する電力制御手段と、
   前記データ処理手段が入力されたデータを処理するか否かを示す情報を記憶するレジスタと、を有し、
   前記電力制御手段は、前記デバイスを前記第１の電力状態に移行させる指示の受信に応じて、前記前記レジスタに記憶された情報に基づき、前記デバイスを前記第１の電力状態に移行させることを特徴とする情報処理装置。
2. 前記電力制御手段は、前記レジスタに記憶された前記データ処理手段が入力されたデータを処理することを示す情報に基づき、前記デバイスを前記第１の電力状態に移行させることを特徴とする請求項１に記載の情報処理装置。
3. 前記電力制御手段は、前記レジスタに記憶された前記データ処理手段が入力されたデータを処理しないことを示す情報に基づき、前記デバイスを前記第１の電力状態に移行させないことを特徴とする請求項２に記載の情報処理装置。
4. 前記データ処理手段と異なる処理を実行する他のデータ処理手段をさらに有し、
   前記データ処理手段は、前記レジスタに記憶された前記データ処理手段が入力されたデータを処理しないことを示す情報に基づき、前記デバイスにアクセスすることなく、入力されたデータをそのまま前記他のデータ処理手段に対して出力することを特徴とする請求項１乃至３のいずれか一項に記載の情報処理装置。
5. 前記他のデータ処理手段によりアクセスされ、前記第１の電力状態および前記第２の電力状態で動作することのできる他のデバイスと、
   前記他のデバイスの電力状態を制御する他の電力制御手段と、をさらに有し、
   前記電力制御手段は、受信した前記第１の電力状態への移行指示に基づいて、前記他の電力制御手段に前記第１の電力状態への移行指示を出力することを特徴とする請求項４に記載の情報処理装置。
6. 前記電力制御手段は、前記第１の電力状態への移行指示を受信してから所定の時間が経過した後に、前記他の電力制御手段に対して前記第１の電力状態への移行指示を出力することを特徴とする請求項５に記載の情報処理装置。
7. 前記デバイスのメモリアレイに記憶されるデータは、前記データ処理手段の実行する処理のパラメータであることを特徴とする請求項１乃至６のいずれか一項に記載の情報処理装置。
8. 前記デバイスのメモリアレイに記憶されるデータは、入力されたデータであることを特徴とする請求項１乃至６のいずれか一項に記載の情報処理装置。
9. 前記データ処理手段は、前記レジスタに記憶された前記データ処理手段が入力されたデータを処理することを示す情報に基づき、前記デバイスにアクセスして前記データに対する処理を実行する手段であることを特徴とする請求項１乃至８のいずれか一項に記載の情報処理装置。
10. 前記情報処理装置は複数種類のジョブを実行することができ、
    前記レジスタは、前記情報処理装置の実行するジョブの種類に基づく情報が記憶されることを特徴とする請求項１乃至９のいずれか一項に記載の情報処理装置。
11. 前記複数種類のジョブは、コピージョブとスキャンジョブを含むことを特徴とする請求項１０に記載の情報処理装置。
12. 前記第１の電力状態は前記メモリアレイに電力が供給されている状態であることを特徴とする請求項１乃至１１のいずれか一項に記載の情報処理装置。
13. 前記第２の電力状態は前記メモリアレイに電力が供給されている状態であることを特徴とする請求項１乃至１２のいずれか一項に記載の情報処理装置。
14. 前記デバイスは、揮発性メモリであることを特徴とする請求項１乃至１３のいずれか一項に記載の情報処理装置。
15. 前記電力制御手段は、前記第２の電力状態への移行指示を受信し、前記第２の電力状態への移行指示に基づき、前記デバイスを前記第２の電力状態に移行させることを特徴とする請求項１乃至１４のいずれか一項に記載の情報処理装置。
16. メモリアレイと前記メモリアレイへの書き込み読み出しを制御するドライバ部とを有し、前記ドライバ部に電力が供給されている第１の電力状態と、前記ドライバ部に電力が供給されていない第２の電力状態で動作するデバイスと、
    入力されたデータを処理するデータ処理手段と、
    前記デバイスの電力状態を制御する電力制御手段と、
    前記データ処理手段が入力されたデータを処理するか否かを示す情報を記憶するレジスタと、を有する情報処理装置の制御方法であって、
    前記第１の電力状態への移行指示を受信する受信工程と、
    前記受信工程において受信された前記移行指示に応じて、前記レジスタに記憶された情報に基づき、前記デバイスの前記第１の電力状態への移行を制御する制御工程と、を有することを特徴とする情報処理装置の制御方法。

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