JP2017126239A - 情報処理装置、及び、情報処理装置の制御方法 - Google Patents

Abstract

【課題】複数のメモリモジュールを低電力状態から復帰させて処理を開始するまでの復帰時間を短縮すること。
【解決手段】画像処理部１０２の複数のＳＲＡＭのＲＳ信号を、デイジーチェーンで接続し、上流側に係数メモリ（２１１，２３１）を配置し、下流側にバッファメモリ（２２１，２４１）を配置して、係数メモリ、バッファメモリの順に復帰するようにし、ＣＰＵ１０１は、係数メモリ（２１１，２３１）が復帰したタイミングで、係数メモリ（２１１，２３１）に係数の設定を行うように制御する。
【選択図】図２

Description

本発明は、低電力モードを持つ複数のメモリモジュールを有する情報処理装置、情報処理装置の制御方法に関するものである。

特許文献１には、制御信号により低電力モードへの移行と低電力モードからの復帰とが可能なメモリが開示されている。このメモリは、レジュームスタンバイ信号（以下、ＲＳ信号）と呼ばれる制御信号を入力する入力ノードを有し、ＲＳ信号に従ってレジューム状態に移行したりスタンバイ状態に移行したりする。

また、特許文献１では、複数のメモリをデイジーチェーンで接続して、２つのメモリ間に設けられる遅延回路によって、後段のメモリモジュールに入力される制御信号を遅延させることが開示されている。これにより、複数のメモリモジュールが低電力モードから復帰する際に、突入電流が発生するのを緩和することができる。

ところで、デジタル複合機等の画像処理装置に搭載されるチップは、スキャンやプリント等の各種画像処理回路を備えている。これらの画像処理回路では、ルックアップテーブル（ＬＵＴ）等に代表される各種画像処理係数用のテーブルを格納しておく係数メモリや、フィルタ処理等を行うための中間画像保持用のバッファとして画像データを格納しておくバッファメモリとして、一般的にＳＲＡＭが使用されている。

中間画像保持用のバッファメモリは、係数メモリとは異なり、処理自体が終了した後はメモリ内のデータを保持しておく必要はない。そのため、バッファメモリの電源をオフにすれば、ＳＲＡＭ自体の電力は削減できる。しかし、電源をオフにした場合、低電力モードに移行した場合と比較して、メモリが使用可能な状態に復帰するまで時間が掛かってしまう。つまり、省電力と復帰時間の高速化を両立するという観点では、ＳＲＡＭの用途に限らず、ＳＲＡＭを低電力モード状態に移行することが有効であるといえる。

特開２００７−１６４８２２号公報

しかし、係数メモリだけでなくバッファメモリを含めたＳＲＡＭを低電力モードの対象とすると、全てのＳＲＡＭが低電力モードから復帰するには、多くの時間が必要となる。その結果、処理の開始までに多くの時間が必要となる。

また、一般的にＬＵＴ等の処理に関しては、処理の内容に応じて係数メモリの係数値を変更する必要がある。例えば、スキャナの読み取りモードがカラーの場合とモノクロの場合で異なる読み取りセンサを用いる場合があり、このような場合、センサの特性を加味した係数を設定する必要がある。つまり、カラー読み取りモードの後で低電力モードに入り、低電力モードからの復帰後の処理がモノクロ読み取りモードであるような、低電力モード復帰後の処理が低電力モード移行前と異なる場合には、係数値の再設定が必要となる。

しかし、複数のＳＲＡＭがデイジーチェーンで接続されているため、全てのＳＲＡＭがＲＳモードから復帰しないと係数メモリへの設定が行えないという課題があった。

本発明は、上記の問題点を解決するためになされたものである。本発明の目的は、複数のメモリモジュールを低電力状態から復帰させて処理を開始するまでの復帰時間を短縮することができる仕組みを提供することである。

本発明は、低電力制御信号により第１電力状態と前記第１電力状態よりも消費電力の低い第２電力状態とを制御可能な複数のメモリモジュールを有する情報処理装置であって、前記複数のメモリモジュールは、前記第２電力状態から前記第１電力状態に復帰する場合には、設定が必要なメモリモジュール、設定が不要なメモリモジュールの順に復帰し、前記設定が必要なメモリモジュールが復帰したタイミングで、該復帰したメモリモジュールに設定を行うように制御する制御手段を、有することを特徴とする。

複数のメモリモジュールを低電力状態から復帰させて処理を開始するまでの復帰時間を短縮することができる。この結果、メモリモジュールの復帰時間の短縮と省電力を両立することができる。

本実施例を示す画像処理装置の構成を例示するブロック図 本実施例の画像処理部の構成を例示するブロック図 本実施例の画像処理部内の画像処理モジュールの構成を例示する図 本実施例のＳＲＡＭの電力モードの制御を説明するタイミングチャート 本実施例の画像処理部におけるＲＳモード復帰から係数設定までの制御を例示するタイミングチャート 本実施例の画像処理装置におけるＣＰＵ１０１の動作を例示するフローチャート

以下、本発明を実施するための形態について図面を用いて説明する。ここでは、本発明の一実施形態として、スキャン、プリント、コピーなどの複数の機能を有する画像処理装置（ＭＦＰ等のデジタル複合機）を例に説明する。しかし、本発明は、後述する低電力制御信号（ＲＳ信号）により通常モードと低電力モードとを制御可能な複数のメモリモジュールを有する情報処理装置であれば、どのような装置であってもよい。

図１は、本発明の一実施例を示す画像処理装置の構成を例示するブロック図である。
図１において、１は、本実施例の画像処理装置（ＭＦＰ；Ｍｕｌｔｉｆｕｎｃｔｉｏｎ Ｐｅｒｉｐｈｅｒａｌ）である。１００は、ＭＦＰ１の制御部である。

制御部１００には、画像入力デバイスであるスキャナ部１０８、画像出力デバイスであるプリンタ部１０７が、スキャナＩＦ部１０５、プリンタＩＦ部１０６を介してそれぞれ接続されている。制御部１００は、これらデバイスを制御することで、画像データの読み取りやプリント出力を実現する。制御部１００内では、ＢＵＳ１１４によって各構成要素が接続されている。

ＣＰＵ１０１は、画像処理部１０２の設定、スキャナ部１０８から入力される画像データやプリンタ部１０７へ出力する画像データの制御を行うメインＣＰＵである。ＣＰＵ１０１は、ＲＯＭ１０９等からＤＲＡＭ１１０に展開されたＯＳ（オペレーティングシステム）やアプリケーションプログラム等を実行する。また、ＣＰＵ１０１は、画像処理部１０２などからの割り込み要求（ＩＲＱ）を不図示の割り込みポートにより受けることができる。ＣＰＵ１０１は、ＩＲＱを受けた場合には、割り込み要求に応じた指定された処理を実行する。

画像処理部１０２は、各種画像処理を行う回路であり、ＣＰＵ１０１によって設定、制御され各種画像処理を行う。画像処理部１０２の構成の詳細は後述する。画像処理部１０２が行う画像処理の例としては、画像データの回転や、変倍、色処理、トリミング・マスキング、２値変換、多値変換、白紙判定等の各種画像処理がある。画像処理部１０２は、プリント画像処理としては、プリント出力する画像データに対して、プリンタ部１０７に応じた画像処理補正等を行う。また、画像処理部１０２は、スキャン画像処理としては、スキャナ部１０８で読み込まれた画像データに対して、補正、加工、編集等の各種処理を行う。

ＲＯＭ ＩＦ部１０３は、ブートＲＯＭ１０９にアクセスするためのＩ／Ｆモジュールである。制御部１００の電源が投入された時に、ＣＰＵ１０１がＲＯＭ ＩＦ部１０３にアクセスすることで、ブートＲＯＭ１０９にアクセスし、ＣＰＵ１０１がブートする。

ＤＲＡＭ ＩＦ部１０４は、ＤＲＡＭ１１０にアクセスするためのＩ／Ｆモジュールである。ＤＲＡＭ ＩＦ部１０４は、ＤＲＡＭ１１０の設定や制御を行うためのレジスタを備えており、このレジスタは、ＣＰＵ１０１からアクセス可能である。

操作部ＩＦ部１１２は、ユーザが操作部１１３を操作した操作指示の受付および操作結果の表示の制御を行う。
ネットワークＩＦ部１１１は、例えばＬＡＮカード等で実現され、図示しないＬＡＮ等のネットワークに接続して、外部装置との間でデバイス情報や画像データの入出力を行う。

図２は、画像処理部１０２の構成を例示するブロック図である。
以下、図２を用いて本実施例でのＳＲＡＭの低電力モード（ＲＳモード）への移行や通常モードへの復帰制御を行う構成について説明する。

図２（ａ）は、画像処理部１０２の詳細構成を説明するための図である。
図２（ｂ）は、画像処理部１０２内のＳＲＡＭ（２１１，２２１，２３１，２４１）、ＲＳ制御部２０７およびＲＳ信号（２６１〜２６５）の接続関係を説明するための図である。

なお、画像処理部１０２内のＳＲＡＭは、動作モード（電力状態）として、通常モードと、通常モードよりも消費電力が低い低電力モードを有する。なお、本実施例では、特に断りが無い限り、以降、ＳＲＡＭの低電力モードと通常モードをまとめて「ＳＲＡＭの動作モード」と呼ぶこととする。

図２（ａ）に示すように、画像処理部１０２は、画像処理パイプラインを構成するＬＵＴ処理部Ａ２１０、フィルタ処理部Ａ２２０、ＬＵＴ処理部Ｂ２３０、フィルタ処理部Ｂ２４０と、ＲｅａｄＤＭＡＣ２０１、ＷｒｉｔｅＤＭＡＣ２０２、ＲＳ制御部２０７を有する。

ＲｅａｄＤＭＡＣ２０１は、ＤＲＡＭ ＩＦ部１０４を介してＤＲＡＭ１１０に保持される画像の読み込みを行う。ＷｒｉｔｅＤＭＡＣ２０２は、画像処理部１０２で処理した結果をＤＲＡＭ ＩＦ部１０４を介してＤＲＡＭ１１０へ書き出す。ＲＳ制御部２０７は、各画像処理部が持つＳＲＡＭの電力状態を制御する。
なお、ここでは、画像処理部は４つの画像処理で構成されているが、これは一例であり、これより少なくても、多くてもよく、本発明を実施する上でなんら問題も無い。

ＬＵＴ処理部Ａ２１０およびＬＵＴ処理部Ｂ２３０は、その内部に、画像処理に用いられる画像処理係数のテーブルを保持するためのＳＲＡＭである係数メモリ２１１および係数メモリ２３１を持つ。また、フィルタ処理部Ａ２２０およびフィルタ処理部Ｂ２４０は、その内部に、中間画像保持に用いられるＳＲＡＭであるバッファメモリ２２１およびバッファメモリ２４１を持つ。ここでは、画像処理部１０２を構成する全ての画像処理がＳＲＡＭを保有しているが、本発明はこの構成に限定されるものではない。なお、係数メモリ２１１および係数メモリ２３１は、設定が必要なメモリモジュールである。バッファメモリ２２１およびバッファメモリ２４１は、設定が不要なメモリモジュールである。

ＲＳ制御部２０７は、Ｐ＿ＲＳ＿ｉｎ２６１に出力する信号を制御し、Ｐ＿ＲＳ＿ｉｎ２６１が接続される係数メモリ２１１の電力状態を制御する。
係数メモリ２１１は、Ｐ＿ＲＳ＿ｉｎ２６１から入力された信号を、所定の遅延量を持って、ＲＳ＿Ａ２６２へ出力し、係数メモリ２３１への入力ＲＳ信号とする。
係数メモリ２３１も、係数メモリ２１１と同様にして、ＲＳ＿Ａ２６２から入力された信号を、所定の遅延量を持って、ＲＳ＿Ｂ２６３へ出力し、バッファメモリ２２１への入力ＲＳ信号とする。

バッファメモリ２２１も、係数メモリ２１１、係数メモリ２３１と同様にして、ＲＳ＿Ｂ２６３から入力された信号を、所定の遅延量を持って、ＲＳ＿Ｃ２６４へ出力し、バッファメモリ２４１への入力ＲＳ信号とする。
バッファメモリ２４１も、係数メモリ２１１、係数メモリ２３１，バッファメモリ２２１と同様にして、ＲＳ＿Ｃ２６４から入力された信号を、所定の遅延量をもって、Ｐ＿ＲＳ＿ｏｕｔ２６５へ出力し、ＲＳ制御部２０７へ入力する。
すなわち、複数のメモリモジュールの低電力制御信号は、デイジーチェーンで接続されている。

このように、ＲＳ制御部２０７と各ＳＲＡＭ（２１１，２２１，２３１，２４１）は１つのＲＳ信号をリング状に接続することで、ＳＲＡＭ間で遅延を作り出し、複数ＳＲＡＭが同時に立ち上がることによるラッシュカレントのピークを押さえる構成となっている。

また、図２（ｂ）に示すように、リング状に接続されるＳＲＡＭは、設定が必要なメモリモジュールである係数メモリ（２１１，２３１）がリングの上流側に配置され、設定が不要なメモリモジュールであるバッファメモリ（２２１，２４１）はリングの下流側に配置される構成となっている。

また、ＲＳ信号がリング状に接続されたＳＲＡＭの中で、係数メモリの最後段である係数メモリ２３１から出力されるＲＳ信号（ＲＳ＿Ｂ２６３）が、ＩＲＱ＿Ａ２５０として、画像処理部１０２から出力され、ＣＰＵ１０１の割り込みポート（不図示）に接続される。これにより、ＣＰＵ１０１は、ＲＳモード解除時に、画像処理部１０２内の係数メモリ用のＳＲＡＭがＲＳモードから復帰したことを検知することができる。

また、ＲＳ信号がリング状に接続されたＳＲＡＭの中で、最後段のＳＲＡＭであるバッファメモリ２４１から出力されるＲＳ信号（Ｐ＿ＲＳ＿ｏｕｔ２６５）が、ＩＲＱ＿Ｂ２５１として、画像処理部１０２から出力され、ＣＰＵ１０１の割り込みポート（不図示）に接続される。これにより、ＣＰＵ１０１は、ＲＳモード解除時およびＲＳモード移行時に、画像処理部１０２内の全てのＳＲＡＭがＲＳモードから復帰したこと、及びＲＳモードに移行したことを検知することができる。

図３は、画像処理部１０２内の画像処理モジュールの構成を例示する図である。なお、ここでは、画像処理モジュールの一例としてＬＵＴ処理部Ａ２１０に関して説明する。

図３に示すように、ＬＵＴ処理部Ａ２１０の動作クロックであるＣＬＫ＿ＩＮが、ＬＵＴ処理部Ａ２１０内の画像処理コア３０１および係数メモリ２１１に入力される。
画像処理コア３０１は、画像処理（ＬＵＴ変換）の設定に必要な複数レジスタ（不図示）を備えており、該複数レジスタはＣＰＵ１０１から設定される。また、画像処理コア３０１は、ＳＲＡＭコア３０８と接続され、ＬＵＴ変換に必要な係数をＳＲＡＭコア３０８から取得する。

係数メモリ２１１は、ＳＲＡＭ＿ＲＳ制御部３０４、ＣＧ部３１０、ＳＲＡＭコア３０８を備える。
ＳＲＡＭ＿ＲＳ制御部３０４は、ＳＲＡＭコア３０８の動作モードを制御するＲＳ信号であるＲＳ＿ＳＲＡＭ３０７を制御する。ＳＲＡＭ＿ＲＳ制御部３０４は、図２で説明したＲＳ制御部２０７が制御するＲＳモードへの移行や通常モードへの復帰を制御するＲＳ信号であるＰ＿ＲＳ＿ｉｎ２６１の入力を受け、ＳＲＡＭコア３０８へのクロック制御と、ＳＲＡＭコア３０８へ供給するＲＳ信号（ＲＳ＿ＳＲＡＭ３０７）の制御、そしてＲＳ＿Ａ２６２の出力制御を行うブロックである。

また、ＳＲＡＭ＿ＲＳ制御部３０４は、カウンタ３０５を備える。
カウンタ３０５は、カウンタ回路であり、Ｐ＿ＲＳ＿ｉｎ２６１の入力信号を受けて、ＳＲＡＭのＲＳモードを制御する場合に、クロック信号の発振・停止を制御するＣＬＫ＿ＥＮ３０９の出力タイミングを内部カウンタ回路で計時して制御する。また、カウンタ３０５は、ＳＲＡＭ＿ＲＳ制御部３０４で受けたＰ＿ＲＳ＿ｉｎ２６１を後段のモジュールに対して出力するＲＳ＿Ａ２６２信号の出力するタイミングをカウンタ回路で計時して制御する。また、カウンタ３０６は、カウント設定レジスタ（不図示）を備え、Ｐ＿ＲＳ＿ｉｎ２６１の入力信号を受けてＣＬＫ＿ＥＮ３０９が出力されるまでのタイミングを可変調整できるようにしてもよいし、Ｐ＿ＲＳ＿ｉｎ２６１が入力されてからＲＳ＿Ａ２６２を出力するまでのタイミングを可変調整できるようにしてもよい。

ＳＲＡＭコア３０８は、以下のブロック（不図示）を有する。すなわち、ＳＲＡＭコア３０８は、データを保持するメモリセルアレイや、入力されるメモリ制御信号を受けてメモリの動作タイミング信号を制御するタイミング制御回路、入力されるアドレスから実際にデータを格納するメモリセルを指定するワードドライバ部とカラムドライバ部を備える。

また、ＳＲＡＭコア３０８は、図示しない電力制御部を備え、ＲＳ信号を受けてＲＳモードに移行する場合に、ＳＲＡＭコア３０８が保持するメモリセルアレイを除く周辺回路への電力を遮断するする電源制御回路を備えている。本実施例では、ＲＳ信号がＨＩＧＨとして入力された場合に、この電源制御回路が、ＳＲＡＭコア３０８内部の周辺回路への電力を遮断する。また、ＲＳ信号がＬＯＷとして入力された場合に、この電源制御回路が、ＳＲＡＭコア３０８の周辺回路への電力を供給する。

ＣＧ部３１０は、ＣＬＫ＿ＥＮ３０９に基づき、ＣＬＫ＿ＩＮ信号をＣＬＫ＿ＳＲＡＭ３１１に載せてＳＲＡＭコア３０８に供給するか否かを制御する。ＣＬＫ＿ＥＮ３０９がＤＩＳＡＢＬＥを示す信号であれば、ＣＧ部３１０は、ＣＬＫ＿ＩＮ信号をＣＬＫ＿ＳＲＡＭ３１１に載せず、ＳＲＡＭコア３０８へのＣＬＫ信号を止める制御を行う。一方、ＣＬＫ＿ＥＮ３０９がＥＮＡＢＬＥを示す信号であれば、ＣＧ部３１０は、ＣＬＫ＿ＩＮ信号をＣＬＫ＿ＳＲＡＭ３１１に載せ、ＳＲＡＭコア３０８へのＣＬＫ信号を供給する制御を行う。

また、ＬＵＴ変換のように、画像処理前に予めＳＲＡＭに変換係数を書き込んでおく必要がある場合がある。この場合には、ＣＰＵ１０１を介してＳＲＡＭコア３０８を強制的に通常モード（ＲＳ＿ＳＲＡＭ信号３０７をＬＯＷ）にし、所望のデータをＣＰＵ１０１からＳＲＡＭコア３０８へ書き込み可能な構成とする。なお、書き込み完了後に、ＣＰＵ１０１からＳＲＡＭコア３０８をＲＳモードに戻す。

なお、図３に示す画像処理モジュール（ＬＵＴ処理部Ａ２１０）においては、ＳＲＡＭコアのメモリアレイ部には、ＬＵＴ変換係数が格納・記憶されている。その他の画像処理モジュールにおいても基本的には、その画像処理を達成するための係数や複数ライン参照するためのラインバッファとして画像データが格納され、本ブロック図と同様の構成となる。

図４は、本実施例におけるＳＲＡＭの電力モードの制御を説明するタイミングチャートである。
まず、ＲＳモードから通常モードへの復帰シーケンスを説明する。
時間ｔ４０において、ＳＲＡＭ＿ＲＳ制御部３０４は、Ｐ＿ＲＳ＿ｉｎ２６１がＬＯＷへ変化することを検知すると、ＳＲＡＭコア３０８をＲＳモードから通常モードへ遷移させるために、ＲＳ＿ＳＲＡＭ３０７をＬＯＷに制御し、ＳＲＡＭコア３０８をＲＳモードから通常モードへの遷移状態とする。また、図４の下部に示しているＳＲＡＭの状態が遷移状態への移行している。

時間ｔ４１において、ＳＲＡＭ＿ＲＳ制御部３０４は、時間ｔ４０で入力されたＰ＿ＲＳ＿ｉｎ２６１信号を、ＲＳ＿Ａ２６２へ出力する。時間ｔ４０から時間ｔ４１までの遅延時間は、設計時に予め定めてもよいし、カウンタ３０５で係数してもよい。時間ｔ４０から時間ｔ４１までの遅延が存在する理由は、ラッシュカレントによるピーク電流削減のため、次段に接続されるＳＲＡＭへのＲＳ信号の到達を必要な時間遅らせる必要があるためである。

時間ｔ４２において、ＳＲＡＭ＿ＲＳ制御部３０４は、ＣＬＫ＿ＥＮ３０９にＨＩＧＨ信号を出力し、ＣＧ部３１０で実施していたクロックゲートをＤＩＳＡＢＬＥとする。すなわち、クロックゲートを解除し、ＣＬＫ＿ＩＮから入力されるクロック信号のＳＲＡＭコア３０８への供給を開始する。時間ｔ４０から時間ｔ４２までの遅延時間が必要な理由は、ＲＳ信号を操作し、ＳＲＡＭへの電源供給を再開してから電源が十分に安定するのを待って制御回路の動作を開始する必要があるためである。時間ｔ４０から時間ｔ４２までの遅延時間は、ハードウェアとしてカウンタ３０５を用いて制御してもよいし、予め定めた固定タイミングでもよいし、ソフトウェアにより、上記制約を満たした上で任意のタイミングにより出力するよう制御してもよい。クロックの供給が再開されると、ＳＲＡＭは通常モードで動作する。

次に、通常モードからＲＳモードへの移行シーケンスを説明する。
時間ｔ４３において、ＳＲＡＭ＿ＲＳ制御部３０４は、ＣＬＫ＿ＥＮ３０９にＬＯＷ信号を出力し、ＣＧ部３１０にクロックゲートをＥＮＡＢＬＥとして、ＳＲＡＭコア３０８へ供給していたＣＬＫ＿ＩＮから入力されるクロック信号の供給を止める制御を行う。時間ｔ４３におけるＣＬＫ＿ＥＮ３０９の操作は、ジョブ実行に必要な時間ｔ４２から時間ｔ４３までの時間をハードウェアにより割り出して制御してもよいし、ソフトウェアにより制御してもよい。クロックの供給が停止すると、ＳＲＡＭは再び遷移状態へと移行する。

時間ｔ４３からｔｉｎ時間を空けた時間ｔ４４において、ＳＲＡＭ＿ＲＳ制御部３０４は、Ｐ＿ＲＳ＿ｉｎ２６１から入力されるＲＳモード開始を示すＨＩＧＨ信号を受けて、ＲＳ＿ＳＲＡＭ３０７へＨＩＧＨを出力し、ＳＲＡＭコア３０８をＲＳモードへと遷移させる。これにより、ＲＳモードに投入する際に、ＳＲＡＭに入力されるクロックが停止されているので、ＲＳモード投入時の電源揺れを抑えることによってデータ保持を担保することが可能となる。ここで、ｔｉｎ時間は、ＳＲＡＭの記憶保持容量によって変わり、容量が大きいほど時間が長くなる。また、時間ｔ４４においては、Ｐ＿ＲＳ＿ｉｎ２６１を制御するために、ＣＰＵ１０１がシステムバス１１４を介してＲＳ制御部２０７のＲＳモード設定レジスタであるＲＳ＿ｍｏｄｅ＿Ｒｅｇ（不図示）に、ＲＳモードＥＮＡＢＬＥを設定している。

時間ｔ４５では、ＲＡＭ＿ＲＳ制御部３０４は、時間ｔ４４で入力されたＰ＿ＲＳ＿ｉｎ２６１信号を、ＲＳ＿Ａ２６２へ出力する。時間ｔ４４から時間ｔ４５までの遅延は設計時に予め定めてもよいし、カウンタ３０５で係数してもよい。

以上説明した制御をＲＡＭ＿ＲＳ制御部３０４が行うことにより、入力されるＲＳ信号によってＳＲＡＭの動作モードが通常モードに変化し、その後ＲＳ信号によって再びＲＳモードに変化することが可能となる。

次に、ＲＳ信号の制御方法およびＲＳモード復帰から画像処理開始までの動作を図５に示すタイミングチャートを用いて説明する。
図５は、画像処理部１０２におけるＲＳモード復帰から係数設定までの制御を例示するタイミングチャートであり、ＣＰＵ１０１の制御によって、予めＲＳモードに設定された画像処理部１０２に備えられる各画像処理モジュールのＳＲＡＭをＲＳモードから通常モードへ復帰し、画像処理を開始するまでのタイミングを示す。
なお、本実施例では、ＲＳ信号がＨＩＧＨである期間をＲＳモードとしており、ＲＳ信号がＬＯＷである期間を通常モードとして説明する。また、ＣＰＵ１０１は、ＩＲＱ＿Ａ２５０およびＩＲＱ＿Ｂ２５１が変化するエッジを割り込み要求として判断するものとする。しかし、ＲＳ信号およびＩＲＱ信号の扱いは、ＨＩＧＨとＬＯＷが逆でも成り立つ。

時間ｔ５０のタイミングで、ＣＰＵ１０１は、ＢＵＳ１１４を介してＲＳ制御部２０７にアクセスし、ＲＳモード設定レジスタであるＲＳ＿ｍｏｄｅ＿Ｒｅｇ（不図示）にＲＳモードＤＩＳＡＢＬＥ（通常モード）に設定する。すると、ＲＳ制御部２０７は、Ｐ＿ＲＳ＿ｉｎ２６１に通常モード示すＰ＿ＲＳ＿ｉｎ２６１をＬＯＷにして出力する。時間ｔ５０が発生するタイミングは、例えば、ソフトウェアがジョブを受け付け、ジョブの内容に基づき、当該部位を使用すると判断したタイミングである。

ＲＳ制御部２０７から出力された信号は、係数メモリ２１１に入力された後、所定の遅延量５０３を持ってＲＳ＿Ａ２６２へ出力され、係数メモリ２３１へ入力される。遅延量が必要である理由は、既に述べた通り、同時に通常モードへ遷移するＳＲＡＭのサイズをなるべく小さなブロック単位に分割してラッシュカレントのピーク電流を小さくするためである。各ＳＲＡＭのサイズに応じて、通常モードへの遷移に要する時間が変化するため、各ＳＲＡＭの状態遷移にかかる所要時間に応じて、遅延量を設計する。遅延量は、設定できるようにしてもよいし、ＳＲＡＭのサイズから設計時に適切な遅延量となるようなハード構成にしてもよい。

係数メモリ２３１へ入力された信号は、所定の遅延量を持ってＲＳ＿Ｂ２６３へと出力され、バッファメモリ２２１に入力される。また、ＲＳ＿Ｂ２６３は、ＩＲＱ＿Ａ２５０として、ＣＰＵ１０１に入力される。バッファメモリ２２１に入力されるＲＳ＿Ｂ２６３は、所定の遅延量を持ってＲＳ＿Ｃ２６４へと出力され、バッファメモリ２４１に入力される。また、バッファメモリ２４１に入力されるＲＳ＿Ｂ２６４は、所定の遅延量を持ってＰ＿ＲＳ＿ｏｕｔ２６５へと出力され、ＲＳ制御部２０７へ入力される。また、Ｐ＿ＲＳ＿ｏｕｔ２６５は、ＩＲＱ＿Ｂ２５１として、ＣＰＵ１０１に入力される。

時間ｔ５１のタイミングで、画像処理部１０２内の全ての係数メモリ（２１１，２３１）がＲＳモードから復帰する。また、ＣＰＵ１０１は、割り込み要求ＩＲＱ＿Ａ２５０によって、全ての係数メモリがＲＳモードから復帰したことを検知する。

次に、時間ｔ５２のタイミングで、ＣＰＵ１０１は、係数メモリ２１１および係数メモリ２３１への係数の設定を開始する。本実施例においては、係数メモリ２１１および係数メモリ２３１にはＲＳモード移行前の係数値（係数Ａおよび係数Ｂ）が設定されており、係数メモリ２１１および係数メモリ２３１に係数Ｃおよび係数Ｄを設定するものとする。

時間ｔ５３のタイミングで、画像処理部１０２内の全てのＳＲＡＭがＲＳモードから復帰する。また、ＣＰＵ１０１は、割り込み要求ＩＲＱ＿Ｂ２５１によって、全てのＳＲＡＭがＲＳモードから復帰したことを検知する。

時間ｔ５４において、ＣＰＵ１０１は、係数メモリ２１１および係数メモリ２３１への係数設定が完了した時点で、全てのＳＲＡＭがＲＳモードから復帰しているかどうかを判断し、全てのＳＲＡＭがＲＳモードから復帰するまで待機する。図５に示す例では、時間ｔ５３のタイミングで全てのＳＲＡＭがＲＳモードから復帰している状態である。
時間ｔ５５のタイミングで、ＣＰＵ１０１は、画像処理部１０２の処理を開始する。

なお、本実施例では、全てのＳＲＡＭがＲＳモードから復帰するタイミング（ｔ５３）よりも、係数メモリ２１１および係数メモリ２３１に対する係数設定が完了するタイミング（ｔ５４）が遅い場合について説明した。しかし、ｔ５３およびｔ５４が完了した時点で画像処理部１０２の処理を開始すればｔ５３とｔ５４のタイミングが逆でも成り立つ。

次に、図６に示すフローチャートを用いて、図５に示した画像処理部１０２のＳＲＡＭをＲＳモードから通常モードに復帰させ、画像処理を開始するまでのＣＰＵ１０１動作を説明する。
図６は、本実施例の画像処理装置１におけるＣＰＵ１０１の動作を例示するフローチャートである。このフローチャートの処理は、ＣＰＵ１０１がＲＯＭ１０９等に格納されたプログラムを必要に応じてＤＲＡM１１０にロードして実行することにより実現される。なお、本実施例では、ＲＳモード移行前の画像処理部１０２は、スキャナ部１０８からの読み取りモードがカラー読み取りのジョブであり、ＲＳモード復帰後のスキャナ部１０８からの読み取りモードがモノクロ読み取りのジョブである場合とする。

Ｓ６０１において、ＣＰＵ１０１は、画像処理部１０２のＳＲＡＭのＲＳモード解除の設定を行う。図５の時間ｔ５０がＳ６０１のタイミングに対応する。

次に、Ｓ６０２において、ＣＰＵ１０１は、画像処理部１０２内の係数メモリ（２１１、２３１）がＲＳモードから通常モードに復帰したか否かを判定する。そして、未だ通常モードに復帰していないと判定した場合（Ｓ６０２でＮｏの場合）、ＣＰＵ１０１は、通常モードに復帰するまでＳ６０２で待機する。
そして、通常モードに復帰したと判定した場合（Ｓ６０２でＹｅｓの場合）、ＣＰＵ１０１は、Ｓ６０３に処理を進める。図５の時間ｔ５０〜ｔ５１がＳ６０２のタイミングに対応する。

Ｓ６０３において、ＣＰＵ１０１は、画像処理部１０２の処理がＲＳモード移行前のジョブと異なるかどうかを判定する。例えば、スキャナ部１０８からの原稿読み取りモードが、ＲＳモード移行前の読み取りモードと異なるかどうかを判断する。
そして、画像処理部１０２の処理がＲＳモード移行前のジョブと異なると判定した場合（Ｓ６０３でＹｅｓの場合）、ＣＰＵ１０１は、Ｓ６０４に処理を進める。
Ｓ６０４において、ＣＰＵ１０１は、係数メモリ（２１１，２３１）に係数の設定を開始し、Ｓ６０５に処理を進める。図５の時間ｔ５２〜ｔ５４がＳ６０４のタイミングに対応する。このように、全ての係数メモリが復帰したタイミングで係数メモリへの係数の設定を開始することにより、従来より、係数メモリに係数の設定を開始するまでの時間を短縮できる。

一方、上記Ｓ６０３において、画像処理部１０２の処理がＲＳモード移行前のジョブと同じであると判定した場合（Ｓ６０３でＮｏの場合）、ＣＰＵ１０１は、そのままＳ６０５に処理を進める。

Ｓ６０５において、ＣＰＵ１０１は、画像処理部１０２の全てのＳＲＡＭがＲＳモードから通常モードに復帰したか否かを判定する。そして、未だ画像処理部１０２の全てのＳＲＡＭが通常モードに復帰していないと判定した場合（Ｓ６０５でＮｏの場合）、ＣＰＵ１０１は、全てのＳＲＡＭが通常モードに復帰するまでＳ６０５で待機する。

そして、画像処理部１０２の全てのＳＲＡＭが通常モードに復帰したと判定した場合（Ｓ６０５でＹｅｓの場合）、ＣＰＵ１０１は、Ｓ６０６に処理を進める。
Ｓ６０６において、ＣＰＵ１０１は、画像処理部１０２の処理を開始する。図５の時間ｔ５５がＳ６０６のタイミングに対応する。

以上の処理により、低電力モードからの復帰の際に、係数メモリを早く復帰させることが可能となり、係数メモリへの設定を早く開始することで処理の開始および処理の完了を早くすることができる。

なお、上記実施例では、全ての係数メモリが復帰してから、係数メモリに係数を設定する構成について説明した。しかし、全ての係数メモリの復帰を待つことなく、復帰した係数メモリから順次、係数を設定するように構成してもよい。
例えば、係数メモリ２１１が復帰したタイミングで係数メモリ２１１に係数を設定し、さらに、係数メモリ２３１が復帰したタイミングで係数メモリ２３１に係数を設定するように構成してもよい。
なお、この構成の場合、例えば、ＲＳ＿Ａ２３２が、割り込み要求としてＣＰＵ１０１に入力されるように構成する。ＣＰＵ１０１は、この割り込み要求によって、係数メモリ２１１がＲＳモードから復帰したことを検知可能になる。
このような構成により、より早く係数メモリへの係数の設定を開始することができる。

以上示したように、本実施例は、低電力モードを持つ複数のメモリモジュールがデイジーチェーンで接続されたシステムであって、上流側のメモリモジュールを省電力モードからの復帰時に設定値を書き込む必要があるメモリモジュールとし、下流側のメモリモジュールを省電力モードからの復帰時に設定値を書き込む必要がないメモリモジュールとなるように構成する。また、設定値を書き込む必要があるメモリモジュールが省電力モードから復帰した時点で該メモリモジュールに設定値を書き込むことで、復帰後の処理開始を早くするように制御する。この構成により、複数のメモリモジュールが低電力状態から復帰する際に突入電流が発生するのを緩和しつつ、複数のメモリモジュールを低電力状態から復帰させて処理を開始するまでの復帰時間を従来より早めることができる。この結果、メモリモジュールの復帰時間の短縮と省電力を両立することができる。

なお、上述した各種データの構成及びその内容はこれに限定されるものではなく、用途や目的に応じて、様々な構成や内容で構成されていてもよい。
以上、一実施形態について示したが、本発明は、例えば、システム、装置、方法、プログラムもしくは記憶媒体等としての実施態様をとることが可能である。具体的には、複数の機器から構成されるシステムに適用してもよいし、また、一つの機器からなる装置に適用してもよい。
また、上記各実施例を組み合わせた構成も全て本発明に含まれるものである。

（その他の実施例）
本発明は、上述の実施例の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
また、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。
本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形（各実施例の有機的な組合せを含む）が可能であり、それらを本発明の範囲から除外するものではない。即ち、上述した各実施例及びその変形例を組み合わせた構成も全て本発明に含まれるものである。

１０１ ＣＰＵ
１０２ 画像処理部
２１１ 係数メモリ
２２１ バッファメモリ
２３１ 係数メモリ
２４１ バッファメモリ
２０７ ＲＳ制御部

Claims (6)

1. 低電力制御信号により第１電力状態と前記第１電力状態よりも消費電力の低い第２電力状態とを制御可能な複数のメモリモジュールを有する情報処理装置であって、
   前記複数のメモリモジュールは、前記第２電力状態から前記第１電力状態に復帰する場合には、設定が必要なメモリモジュール、設定が不要なメモリモジュールの順に復帰し、
   前記設定が必要なメモリモジュールが復帰したタイミングで、該復帰したメモリモジュールに設定を行うように制御する制御手段を、
   有することを特徴とする情報処理装置。
2. 前記複数のメモリモジュールの低電力制御信号をデイジーチェーンで接続し、上流側に前記設定が必要なメモリモジュールを配置し、下流側に前記設定が不要なメモリモジュールを配置することを特徴とする請求項１に記載の情報処理装置。
3. 前記制御手段は、前記設定が必要なメモリモジュールから出力される低電力制御信号を入力し、該入力される低電力制御信号を用いて、該設定が必要なメモリモジュールが前記第２電力状態から前記第１電力状態へ復帰したことを検知することを特徴とする請求項２に記載の情報処理装置。
4. 前記制御手段は、前記設定が必要なメモリモジュールが全て前記第１電力状態に復帰したタイミングで、該復帰したメモリモジュールに設定を行うことを特徴とする請求項１乃至３のいずれか１項に記載の情報処理装置。
5. 前記制御手段は、前記設定が必要なメモリモジュールが前記第１電力状態に復帰したタイミングで、順次、該復帰したメモリモジュールに設定を行うことを特徴とする請求項１乃至３のいずれか１項に記載の情報処理装置。
6. 低電力制御信号により第１電力状態と前記第１電力状態よりも省電力な第２電力状態とを制御可能な複数のメモリモジュールを有する情報処理装置の制御方法であって、
   前記複数のメモリモジュールが、設定が必要なメモリモジュール、設定が不要なメモリモジュールの順に、前記第２電力状態から前記第１電力状態に復帰する復帰ステップと、
   前記設定が必要なメモリモジュールが復帰したタイミングで、該復帰したメモリモジュールに設定を行う設定ステップと、
   有することを特徴とする情報処理装置の制御方法。

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