JP6711590B2

JP6711590B2 - メモリを制御する情報処理装置

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Description

本発明は、制御信号に従って第１の電力状態から第１の電力状態より省電力な第２の電力状態に移行可能なメモリの省電力制御方法に関するものである。

制御信号により低消費電力モードの設定と解除可能なメモリモジュールがある（特許文献１）。このメモリモジュールは、レジュームスタンバイ信号（以下、ＲＳ信号）と呼ばれる制御信号を入力する入力ノードを有し、ＲＳ信号に従ってレジューム状態に移行したり、スタンバイ状態に移行したりする。

また、特許文献１では、同じメモリブロックに属する複数個のメモリモジュールに並列的に制御信号を入力してモジュール内経路を伝播させ、その一部のメモリモジュールが後段のモジュール外経路に制御信号を出力する。これにより、複数のメモリモジュールでの低消費電力モードの解除に際して突入電流の発生を緩和する。

特開２０１３−２５８４３号公報

低消費電力モードへの移行や低消費電力モードからの復帰のために、メモリモジュール内部の回路への電源電圧を入れたり切ったりする際に、メモリモジュールに入力しているクロック信号が電源電圧に影響する可能性がある。例えば、近年高周波数化しているクロック信号のトグルによって電源電圧の揺れが発生する可能性がある。

そこで、本発明では、メモリモジュールを低消費電力モードへ移行させる際に、メモリモジュールに入力しているクロック信号がメモリモジュール内部の電源電圧に与える影響を軽減することを目的とする。

本発明に記載の制御装置は、データを記憶する記憶部と前記記憶部への書き込み読み出しを制御する制御部とを有し、第１の移行信号に従って、前記記憶部と前記制御部に電力が供給されている第１の状態から、前記記憶部に電力が供給されているが前記制御部に電力が供給されていない第２の状態に移行し、第２の移行信号に従って前記第２の状態から前記第１の状態に移行するメモリデバイスを複数有する情報処理装置において、クロック信号を出力するクロック出力手段と、前記クロック出力手段が出力したクロック信号を複数の前記メモリデバイスに供給するか否かを切り替えることができ、所定の信号が入力されたことに従って複数の前記メモリデバイスへのクロック信号の供給を停止してから、複数の前記メモリデバイスのうち一つのメモリデバイスに対して前記第１の移行信号を出力する制御手段と、前記一つのメモリデバイスに入力された前記第１の移行信号を遅延させて、複数の前記メモリデバイスのうち少なくとも一つの他のメモリデバイスに対して出力する遅延回路と、を有し、前記制御手段は、他の所定の信号が入力されたことに従って、前記一つのメモリデバイスに対して前記第２の移行信号を出力し、前記一つのメモリデバイスが遅延させて前記他のメモリデバイスに出力した前記第２の移行信号を、前記複数のメモリデバイスのうち最後に前記第２の移行信号が入力されたメモリデバイスから受信し、前記第２の移行信号の受信に従って、前記複数のメモリデバイスへのクロック供給を開始することを特徴とする。

本発明によれば、クロック信号の停止に連動するようにメモリモジュールを省電力状態に移行させることにより、メモリモジュールが省電力状態に移行する際に、クロック信号がメモリモジュールの電源電圧に与える影響を軽減する。

システム全体のブロック図である。画像処理部１０３のブロック図である。モジュールＡのブロック図である。ＳＲＡＭのブロック図を示す。クロック信号及び制御信号を出力するタイミングを示すタイミングチャートである。モジュールＥのブロック図である。クロック信号及び制御信号を出力するタイミングを示すタイミングチャートである。

＜第１の実施形態＞
以下、本発明を実施するための形態について図面を用いて説明する。以下では、スキャン、プリント、コピーなどの複数の機能を有するＭＦＰ（デジタル複合機）を例にしてメモリの省電力制御方法を説明する。

図１はシステム全体のブロック図である。ＭＦＰは、システム部１００、プリンタ部１０８、スキャナ部１０９、ブートＲＯＭ１１０、ＤＲＡＭ１１１、操作部１１４を有する。

システム部１００は、ＣＰＵ１０１、ＣＧレジスタ部１０２、画像処理部１０３、ＲＯＭＩＦ部１０４、ＤＲＡＭＩＦ部１０５、スキャナＩＦ部１０６、プリンタＩＦ部１０７、ネットワークＩＦ部１１２、操作ＩＦ部１１３を有する。

プリンタ部１０８は画像出力デバイスであり、スキャナ部１０９は画像入力デバイスである。システム部１００とプリンタ部１０８とはプリンタＩ／Ｆ部１０７を介して接続し、システム部１００とスキャナ部１０９とはスキャナＩ／Ｆ部１０６を介して接続している。システム部１００はこれらのデバイスを制御することで、画像データの読み取りや画像データの印刷を実現する。システム部１００内では、ＢＵＳ１１５によって各構成要素が接続されている。

ＣＰＵ１０１は、ＣＧレジスタ部１０２の設定や画像処理部１０３の設定を行ったり、画像データの制御を行ったりする。例えば、ＣＰＵ１０１は、スキャナ部１０９から入力される画像データをプリンタ部１０８へ出力するのを制御して、コピー機能を実現する。ＣＰＵ１０１は、ＤＲＡＭ１１１に展開されたＯＳやアプリケーションプログラムを実行する。

ＣＧレジスタ部１０２は、画像処理部１０３で使われるクロックの発振・停止を制御するレジスタを備える。ＣＰＵ１０１はレジスタの値を書き換えることで、クロックの発振・停止の制御を行う。図２では図示していないが、システム部１００は、ＰＬＬなどで逓倍されたクロックによって動作しており、画像処理部１０３もそのクロックで動作している。ＣＧレジスタ部１０２は、そのクロックの発振・停止を制御するためのレジスタを有する。

画像処理部１０３は各種画像処理を行う回路であり、ＣＰＵ１０１による制御に従って各種画像処理を行う。画像処理の例としては、画像データの回転、変倍、色処理、トリミング・マスキング、２値変換、多値変換、白紙判定等の各種画像処理を行う。また、プリント画像処理としては、プリンタ部１０８で印刷される画像データに対して、プリンタ部１０８に応じた補正等を行う。スキャン画像処理としては、スキャナ部１０９で読み込まれた画像データに対して、補正、加工、編集等を行う。

ＲＯＭＩＦ部１０４は、ブートＲＯＭ１１０にアクセスするためのインターフェースモジュールである。システム部１００に電力が投入された時に、ＣＰＵ１０１はＲＯＭＩＦ部１１０を介してブートＲＯＭ１１０にアクセスしてブートＲＯＭ１１０内のブートプログラムを実行することで、ＣＰＵ１０１はブートする。

ＤＲＡＭＩＦ部１０５は、ＤＲＡＭ１１１にアクセスするためのインターフェースモジュールである。ＤＲＡＭＩＦ部１０５は、ＤＲＡＭ１１１の設定や制御を行うためのレジスタを備えており、このレジスタは、ＣＰＵ１０１からアクセス可能である。

操作ＩＦ部１１３は、ユーザが操作部１１４で行った操作指示を受け付けたり、操作結果を操作部１１４に表示したりする。

ネットワークＩＦ部１１２はＬＡＮカード等であり、不図示のＬＡＮ等のネットワークに接続して外部装置との間でデバイス情報や画像データを通信する。

図２は画像処理部１０３のブロック図である。

ＣＰＵ１０１はＢＵＳ１１５を介してＣＧレジスタ部１０２にアクセスする。ＣＧレジスタ部１０２は画像処理Ａ＿ＣＧ＿ｒｅｇ２０１を備えており、画像処理Ａ＿ＣＧ＿ｒｅｇ２０１は、ＣＰＵ１０１のレジスタ設定に従って、画像処理回路２０４に入力されるクロック信号（Ａ＿ＣＬＫ）を制御するための信号（ＣＧ＿ＥＮ）を出力する。つまり、画像処理回路２０４に入力されるクロック信号（Ａ＿ＣＬＫ）の発振・停止はＣＰＵ１０１によるレジスタ設定に従って制御される。

画像処理部１０３はＲＳ制御部２０２と画像処理回路２０４を備えている。

ＲＳ制御部２０２は、ＣＬＫ＿ＲＳ制御部２０３とＣＧ（クロックゲーティングセル）２１３を備える。本実施形態では、ＳＲＡＭは、ＲＳモードと通常モードを少なくとも含む複数の電力状態に移行可能である。ＲＳ制御部２０２は、ＲＳモードへの移行や通常モードへの復帰を制御するＲＳ信号（Ｐ＿ＲＳ＿ｉｎ）の制御とクロック信号の制御とを行う。

ＣＬＫ＿ＲＳ制御部２０３は、Ｃｏｕｎｔｅｒ２１４とｔ＿ｒｅｇ２１５を備える。Ｃｏｕｎｔｅｒ２１４はカウンター回路である。Ｃｏｕｎｔｅｒ２１４はＡ＿ＣＧ＿ＥＮ信号の出力タイミングをＰ＿ＲＳ＿ｏｕｔ信号から計時して、ＣＬＫ＿ＲＳ制御部２０３はＡ＿ＣＧ＿ＥＮ信号の出力を制御する。また、Ｃｏｕｎｔｅｒ２１４は、ＲＳモードを制御するＰ＿ＲＳ＿ｉｎ信号の出力タイミングをＡ＿ＣＧ＿ＥＮ信号の出力から計時して、ＣＬＫ＿ＲＳ制御部２０３はその出力タイミングでＰ＿ＲＳ＿ｉｎ信号の出力を制御する。

なお、Ｃｏｕｎｔｅｒ２１４は、ＲＳモードを制御するＰ＿ＲＳ＿ｉｎ信号の出力タイミングをＣＧ＿ＥＮ信号の入力から計時して、ＣＬＫ＿ＲＳ制御部２０３はその出力タイミングでＰ＿ＲＳ＿ｉｎ信号の出力を制御してもよい。

ｔ＿ｒｅｇ２１５はレジスタであり、ＣＰＵ１０１によって設定可能である。ｔ＿ｒｅｇ２１５のレジスタ値によって、Ａ＿ＣＧ＿ＥＮをＨｉｇｈにしてからＰ＿ＲＳ＿ｉｎをＨｉｇｈにするまでの時間を変更可能である。詳細は図５で説明する。

ＣＧ２１３は、画像処理部１０３の動作クロック（ＣＬＫ）に基づいて画像処理回路２０４の動作クロック（Ａ＿ＣＬＫ）を出力するとともに、Ａ＿ＣＧ＿ＥＮ信号に従ってＡ＿ＣＬＫの発振・停止を制御する。クロックジェネレータ２１６は画像処理部１０３の動作クロック（ＣＬＫ）を生成する。

画像処理回路２０４は、画像処理を行う回路であり、モジュールＡ２０５、モジュールＢ２０６、モジュールＣ２０７、モジュールＤ２０８で構成される。本実施形態では４つのモジュールで説明するが、モジュールの数は４つより多くても４つより少なくてもよい。また、本実施例では、画像処理回路２０４のみ図示して説明するが、画像処理回路２０４のような回路が複数あってもよい。

モジュールＡ、モジュールＢ、モジュールＣ、モジュールＤのそれぞれはＳＲＡＭブロック２０９、２１０、２１１、２１２を有していて、各ＳＲＡＭブロックは複数のＳＲＡＭで構成される。

図３は、モジュールＡのブロック図である。モジュールＢ〜ＤもそれぞれモジュールＡと同様な構成をしている。

モジュールＡは、ＳＲＡＭ１３０１、ＳＲＡＭ２３０２、ＳＲＡＭ３３０３、ＳＲＡＭ４３０４を備えるＳＲＡＭブロック２０９と、画像処理回路であるＣＯＲＥ３０５で構成される。ＳＲＡＭ１〜４はＣＯＲＥ３０５と接続される。

図３で破線で示している、モジュールＡへの入力信号であるＰ＿ＲＳ＿ｉｎ信号はＳＲＡＭ１〜４に接続される。Ｐ＿ＲＳ＿ｉｎ信号がＨｉｇｈの時に、ＳＲＡＭ１〜４はＲＳモードに移行する。ＳＲＡＭ１〜４はＲＳモードに移行することで省電力状態になる。モジュールＡへの入力信号であるＡＭ＿ＣＬＫ信号はクロック信号であり、ＳＲＡＭ１〜４とＣＯＲＥ３０５に接続される。

モジュールＡからの出力信号であるＲＳ１信号は、ＳＲＡＭ１に入力されるＰ＿ＲＳ＿ｉｎ信号をバッファセル３０６〜３０８で遅延させた信号である。ＲＳ１信号は、ＳＲＡＭブロックで最も記憶容量が大きいＳＲＡＭから生成される。本実施形態では、ＳＲＡＭ１が最も記憶容量が大きいＳＲＡＭであるためＳＲＡＭ１からＲＳ１信号が出力される。

ＳＲＡＭの記憶容量の大きさと、ＲＳモードへの移行や通常モードへの復帰にかかる時間とには相関関係があり、記憶容量が大きければ大きいほどＲＳ信号が出力されるまでの時間が長くなるようにバッファセルなどを用いて遅延時間を作りだす。これは、ＳＲＡＭの記憶容量が大きければＳＲＡＭを構成するメモリアレイ部や周辺回路の規模も大きくなるので、それらが動作可能な状態まで内部の電源ノードや信号ノードが安定化するまでに多くの時間を必要とするからである。このように、モジュールＡに入力されたＰ＿ＲＳ＿ｉｎ信号は、電源などが安定化するのを待って、ＲＳ１信号として出力される。

図４はＳＲＡＭのブロック図を示す。図４では、ＳＲＡＭ１を例にＳＲＡＭの構成を説明する。入力信号は、ＣＳ、ＷＥ、ａｄｄｒ、ｄａｔａ＿ｉｎとＡＭ＿ＣＬＫ、Ｐ＿ＲＳ＿ｉｎであり、出力信号はｄａｔａ＿ｏｕｔとＲＳ１である。

制御部４０１は、ＣＳ信号やＷＥ信号からメモリ動作のタイミング信号を生成するタイミング制御回路を備える。また、制御部４０１は、ワードドライバ部４０２とカラム部４０３の電源をＰ＿ＲＳ＿ｉｎ信号に従って制御し、Ｐ＿ＲＳ＿ｉｎ信号がＨｉｇｈの時にワードドライバ部４０２とカラム部４０３の電力を遮断する回路を備える。さらに、制御部４０１のＲＳ制御以外の部分についてもＰ＿ＲＳ＿ｉｎ信号がＨｉｇｈの時に電源を遮断することが可能である。先述したように、Ｐ＿ＲＳ＿ｉｎ信号は制御部４０１やバッファセル３０６〜３０８で遅延させてＲＳ１信号として出力される。

ワードドライバ部４０２はａｄｄｒ信号をデコードして、メモリアレイ部４０４のどこの列（ロウ）を活性化させるかを決定するブロックである。ワードドライブ４０２は、制御部４０１によってＲＳモード時に電力が遮断される。

カラム部４０３はａｄｄｒ信号をデコードして、メモリアレイ部４０４のどこの行（カラム）を活性化させるかを決定するブロックである。カラム部４０３は、制御部４０１によってＲＳモード時に電力が遮断される。

本実施形態では、ＲＳモードへの移行時にワードドライバ４０２やカラム部４０３の電力遮断とクロック信号の発振とが重ならないようにすることで、メモリアレイ部４０４での電圧揺れを抑える。

メモリアレイ部４０４は、スタティック型のメモリセルがマトリクス状に配置され、ワードドライバ部４０２とカラム部４０３で決定されるメモリセルにデータを保持する。メモリアレイ部４０４はＲＳモード時にも通電されたままであり、これにより、ＲＳモード時にデータを保持することができる。

図２において、モジュールＡから出力されたＲＳ１信号はモジュールＢに入力され、ＳＲＡＭブロック２１０で最も記憶容量が大きいＳＲＡＭからＲＳ２信号として出力される。そのＲＳ２信号はモジュールＣに入力される。同様に、モジュールＣからＲＳ３信号が出力されてモジュールＤに入力される。モジュールＤに最後に入力されたＲＳ３信号はＰ＿ＲＳ＿ｏｕｔ信号として出力されてＣＬＫ＿ＲＳ制御部２０２に入力される。このようにモジュールＡ〜ＤのＲＳ信号がチェーン状に接続していて、モジュールＡ〜ＤはＲＳ信号を中継する。

図５は、第１実施形態でクロック信号及び制御信号を出力するタイミングを示すタイミングチャートである。

画像処理部１０３の動作クロックであるＣＬＫは、図示していないクロック生成モジュールから出力されるものであり、システム部１００の電源が投入されると常に発振されている。

まずは、ＳＲＡＭのＲＳモード移行シーケンスについて説明する。

時間ｔ０において、ＣＰＵ１０１はＢＵＳ１１５を介してＣＧレジスタ部１０２の画像処理Ａ＿ＣＧ＿ｒｅｇ２０１にアクセスして、ＣＧ＿ＥＮ信号をクロック停止を示すＨｉｇｈにする。ＣＧ＿ＥＮ信号をＨｉｇｈにするタイミングは、画像処理Ａを未使用状態であるとソフトウエアが判断した時である。

ＣＧ＿ＥＮ信号がＨｉｇｈになった時に、ＣＬＫ＿ＲＳ制御部２０３は時間ｔ１においてＡ＿ＣＧ＿ＥＮ信号をＨｉｇｈにして、ＣＧ２１３はＡ＿ＣＬＫを停止する（クロック停止状態）。これにより、画像処理ＡのＡＭ＿ＣＬＫ、ＢＭ＿ＣＬＫ，ＣＭ＿ＣＬＫ，ＤＭ＿ＣＬＫが停止し、画像処理Ａ内のＳＲＡＭのクロックが停止される。

時間ｔ１でＡ＿ＣＧ＿ＥＮ信号がＨｉｇｈとなりＡ＿ＣＬＫが停止されてからｔ＿ｉｎ時間経過後の時間ｔ２において、ＣＬＫ＿ＲＳ制御部２０３は、Ｐ＿ＲＳ＿ｉｎ信号をＨｉｇｈにする。これにより、ＳＲＡＭをＲＳモードに投入する際にＳＲＡＭに入力されるクロックが停止されているので、ＲＳモード投入時の電圧揺れを抑え、データ保持を担保することが可能となる。

適切なｔ＿ｉｎ時間は、ＳＲＡＭの記憶保持容量によって変わり、容量が大きいほど時間が長くなる。そこで、ｔ＿ｒｅｇ２１５によってｔ＿ｉｎ時間を調整し、ＳＲＡＭの容量に適した時間を設定することができる。

時間ｔ２でＰ＿ＲＳ＿ｉｎ信号がＨｉｇｈとなると、セル・配線遅延によって時間ｔ３でＲＳ１信号がＨｉｇｈとなる。同様に、ＲＳ１信号がＨｉｇｈとなってからセル・配線遅延の後にＲＳ２信号がＨｉｇｈとなる。ＲＳ２信号がＨｉｇｈとなってからセル・配線遅延の後にＲＳ３信号がＨｉｇｈとなる。そして、ＲＳ３信号がＨｉｇｈとなってからセル・配線遅延の後に、時間ｔ４でＰ＿ＲＳ＿ｏｕｔ信号がＨｉｇｈとなり、画像処理Ａの全てのＳＲＡＭでＲＳモードへの移行が完了する。

次に、ＳＲＡＭの通常モードへの復帰シーケンスを説明する。

時間ｔ５よりも前で、ＣＰＵ１０１はＢＵＳ１１５を介してＣＧレジスタ部１０２の画像処理Ａ＿ＣＧ＿ｒｅｇにアクセスして、ＣＧ＿ＥＮ信号をクロック発振を示すＬｏｗにする。ＣＧ＿ＥＮ信号をＬｏｗにするタイミングは、画像処理Ａを使用時であるとソフトウエアが判断した時である。

時間ｔ５でＣＧ＿ＥＮがＬｏｗとなった時に、ＣＬＫ＿ＲＳ制御部２０３は時間ｔ６でＰ＿ＲＳ＿ｉｎ信号をＬｏｗにする。すると、ＲＳモード移行と同じように、ＲＳ１信号、ＲＳ２信号、ＲＳ３信号、Ｐ＿ＲＳ＿ｏｕｔ信号が順次Ｌｏｗになる。時間ｔ８でＰ＿ＲＳ＿ｏｕｔ信号がＬｏｗとなった時からｔ＿ｏｕｔ時間経過後の時間ｔ９に、ＣＬＫ＿ＲＳ制御部２０３はＡ＿ＣＧ＿ＥＮ信号をＬｏｗにする。

適切なｔ＿ｏｕｔ時間は、ＳＲＡＭの記憶保持容量によって変わり、容量が大きいほど時間が長くなる。そこで、ｔ＿ｒｅｇ２１５によってｔ＿ｏｕｔ時間を調整し、ＳＲＡＭの容量に適した時間を設定することができる。

Ａ＿ＣＧ＿ＥＮがＬｏｗになったことを受けたＣＧ２１３は、Ａ＿ＣＬＫを発振させて、画像処理Ａの全てのＳＲＡＭで通常モードへの移行が完了する。

以上説明したように、ＲＳ制御部２０２によって、クロック信号の停止・発振制御に合わせて、ＲＳモードの移行と復帰を制御する。例えば、図５のタイミングチャートによれば、ＳＲＡＭに入力されるクロック信号を停止したのちにＳＲＡＭを低電力モードに移行させることで、ＳＲＡＭが低電力モードに移行する際に、クロック信号がＳＲＡＭの電源電圧に影響を与えないようにする。

これにより、ＳＲＡＭ内のメモリアレイ部４０４内のデータが適切に保持されるように、ＲＳ信号とクロック信号のタイミングを制御することが可能となる。

＜第２実施形態＞
第１実施形態では、ＣＰＵ１０１からのソフトウエア制御によるクロック信号の停止・発振制御に合わせて、ＳＲＡＭのＲＳモードへの移行と通常モードへの復帰を制御するＲＳ信号とＳＲＡＭに入力されるクロック信号とを制御する方法を説明した。

第２実施形態では、ソフトウエアによるクロック信号の制御不可な場合におけるＲＳモードへの移行と通常モードへの復帰方法について説明する。第２の実施形態では、下記で説明するモジュールＥを例にする。

図６はモジュールＥのブロック図である。

モジュールＥ６００は、モジュールＥ＿ｒｅｇ６０１、ＳＲＡＭ６０３、ＣＯＲＥ６０８を有する。ＥＭ＿ＣＬＫは、モジュールＥ６００に入力される動作クロックであり、クロックジェネレータ６０９によって生成される。

モジュールＥ＿ｒｅｇ６０１は、モジュールＥ６００の画像処理の設定に必要な複数のレジスタを備えており、レジスタ値がＣＰＵ１０１から設定される。モジュールＥ＿ｒｅｇ６０１のレジスタの一つであるｅｎａｂｌｅ＿ｒｅｇ６０２は、モジュールＥ６００が使用される時に設定されるレジスタである。モジュールＥ６００の使用中はＡ＿ＥＮ信号がＨｉｇｈになるように、未使用時はＡ＿ＥＮ信号がＬｏｗになるように、ｅｎａｂｌｅ＿ｒｅｇ６０２はＣＰＵ１０１によって設定される。つまり、モジュールＥが稼働している場合には、Ａ＿ＥＮ信号がＨｉｇｈになり、モジュールＥが未稼働の場合には、Ａ＿ＥＮ信号がＬｏｗになる。Ａ＿ＥＮ信号は、ＳＲＡＭ６０３と画像処理回路であるＣＯＲＥ６０８に入力される。

ＳＲＡＭ６０３は、ＳＲＡＭ＿ＲＳ制御部６０４とＣＧ６０６とＳＲＡＭコア６０７を備える。

ＳＲＡＭ＿ＲＳ制御部６０４は、ＳＲＡＭコア６０７のＲＳ信号とクロック信号を制御する。その制御方法は、Ｃｏｕｎｔｅｒ６０５を使用して、ＲＳ＿ＳＲＡＭ信号とＣＧ＿ＥＮ信号の出力タイミングをＡ＿ＥＮ信号に従って制御し、ＲＳモードへの移行時にクロック信号を停止させるなどの制御を行う。

ＣＧ６０６は、ＣＧ＿ＥＮ信号に従って、ＣＬＫ＿ｉｎ信号として入力されたＥＭ＿ＣＬＫをＣＬＫ＿ＳＲＡＭ信号としてそのまま伝達するか、ＣＬＫ＿ＳＲＡＭ信号を停止させるかを制御する。

ＳＲＡＭコア６０７は図４で説明したＳＲＡＭ１と同様な構成である。図６のＲＳ＿ＳＲＡＭ信号が図４のＰ＿ＲＳ＿ｉｎ信号に対応し、図６のＣＬＫ＿ＳＲＡＭが図４のＡＭ＿ＣＬＫに対応する。また、各制御信号がＳＲＡＭコア６０７とＣＯＲＥ６０８との間で接続される。

ＣＯＲＥ６０８はモジュールＥ６００の画像処理回路であり、ＳＲＡＭ６０３と接続され、画像処理に必要な処理を行う。例えば、画像データを一時的にバッファとして格納し、ある矩形範囲データを取り出し処理するなどの画像処理を行う。

図７は、第２実施形態でクロック信号及び制御信号を出力するタイミングを示すタイミングチャートである。

モジュールＥ６００が使用中である場合、Ａ＿ＥＮ信号はＨｉｇｈ状態である。

時間ｔ０で、ＣＰＵ１０１がモジュールＥ＿ｒｅｇ６０１内のｅｎａｂｌｅ＿ｒｅｇ６０２のレジスタに、未使用状態を示す値を設定すると、Ａ＿ＥＮ信号がＬｏｗとなる。

ＳＲＡＭ＿ＲＳ制御部６０４は、ＲＳ＿ｉｎ信号として入力されたＡ＿ＥＮ信号がＬｏｗであれば、時間ｔ１でＣＧ＿ＥＮ信号をＨｉｇｈにする。ＣＧ＿ＥＮ信号がＨｉｇｈとなった時にＣＧ６０６はＣＬＫ＿ＳＲＡＭを停止させる。

ＣＧ＿ＥＮ信号がＨｉｇｈになってからｔ＿ｉｎ時間経過後の時間ｔ２に、ＳＲＡＭ＿ＲＳ制御部６０４はＲＳ＿ＳＲＡＭ信号をＨｉｇｈにする。適切なｔ＿ｉｎ時間はＳＲＡＭコア６０７の記憶容量によって時間が決められ、記憶容量が大きいほど時間は長くなる。

以上の処理で、ＳＲＡＭコア６０７でＲＳモードへの移行が完了する。

時間ｔ３で、ＣＰＵ１０１がモジュールＥ＿ｒｅｇ６０１内のｅｎａｂｌｅ＿ｒｅｇ６０２のレジスタに、使用状態を示す値を設定すると、Ａ＿ＥＮ信号がＨｉｇｈとなる。

ＳＲＡＭ＿ＲＳ制御部６０４は、ＲＳ＿ｉｎ信号として入力されたＡ＿ＥＮ信号がＨｉｇｈになるのを受けて、時間ｔ４でＲＳ＿ＳＲＡＭ信号をＬｏｗにする。ＲＳ＿ＳＲＡＭがＬｏｗになってからｔ＿ｏｕｔ時間経過後の時間ｔ５に、ＳＲＡＭ＿ＲＳ制御部６０４はＣＧ＿ＥＮ信号をＬｏｗにする。ｔ＿ｉｎ時間と同様に、適切なｔ＿ｏｕｔ時間はＳＲＡＭコア６０７の記憶容量によって時間が決められ、記憶容量が大きいほど時間は長くなる。

ＣＧ６０６は、ＣＧ＿ＥＮ信号がＬｏｗになるのを受けて、時間ｔ６にＣＬＫ＿ＳＲＡＭを発振する。

以上の処理で、ＳＲＡＭコア６０７で通常モードへの移行が完了する。

以上説明したように、モジュールＥの動作クロックであるＥＭ＿ＣＬＫのクロック制御ができない場合には、モジュールＥが備える使用中かどうかを示すレジスタ値を利用して、ＲＳ信号とクロック信号の出力タイミングを制御する。これにより、ＳＲＡＭ内のメモリアレイ部４０４内のデータが適切に保持されるようにＲＳ信号とクロック信号のタイミングを制御することが可能となる。
（他の実施形態）
上記した実施形態では、本発明の情報処理装置としてＭＦＰについて説明したが、パーソナルコンピュータやサーバなどの情報処理装置であっても良い。

また、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記録媒体を、システムあるいは装置に供給するよう構成することによっても達成される。この場合、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記録媒体に格納されたプログラムコードを読出し実行することにより、上記機能が実現されることとなる。なお、この場合、そのプログラムコードを記憶した記録媒体は本発明を構成することになる。

プログラムコードを供給するための記録媒体としては、例えば、フレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることができる。

また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現される場合に限られない。例えば、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。

さらに、記録媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、前述した実施形態の機能が実現される場合も含まれる。つまり、プログラムコードがメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって実現される場合も含まれる。

Claims

データを記憶する記憶部と前記記憶部への書き込み読み出しを制御する制御部とを有し、第１の移行信号に従って、前記記憶部と前記制御部に電力が供給されている第１の状態から、前記記憶部に電力が供給されているが前記制御部に電力が供給されていない第２の状態に移行し、第２の移行信号に従って前記第２の状態から前記第１の状態に移行するメモリデバイスを複数有する情報処理装置において、
クロック信号を出力するクロック出力手段と、
前記クロック出力手段が出力したクロック信号を複数の前記メモリデバイスに供給するか否かを切り替えることができ、所定の信号が入力されたことに従って複数の前記メモリデバイスへのクロック信号の供給を停止してから、複数の前記メモリデバイスのうち一つのメモリデバイスに対して前記第１の移行信号を出力する制御手段と、
前記一つのメモリデバイスに入力された前記第１の移行信号を遅延させて、複数の前記メモリデバイスのうち少なくとも一つの他のメモリデバイスに対して出力する遅延回路と、を有し、
前記制御手段は、他の所定の信号が入力されたことに従って、前記一つのメモリデバイスに対して前記第２の移行信号を出力し、前記一つのメモリデバイスが遅延させて前記他のメモリデバイスに出力した前記第２の移行信号を、前記複数のメモリデバイスのうち最後に前記第２の移行信号が入力されるメモリデバイスから受信し、前記第２の移行信号の受信に従って、前記複数のメモリデバイスへのクロック供給を開始することを特徴とする情報処理装置。
前記制御手段は、複数の前記メモリデバイスへの前記クロック信号の供給を停止したのち、所定時間の経過に基づいて、前記第１の移行信号を出力することを特徴とする請求項１に記載の情報処理装置。
前記メモリデバイスの記憶部はメモリアレイであり、
前記メモリデバイスの制御部は前記メモリアレイへのアクセスを制御するドライバであることを特徴とする請求項１または２に記載の情報処理装置。
前記遅延回路は、前記一つのメモリデバイスに対して入力された前記第１の移行信号をバッファ回路で遅延させて前記他のメモリデバイスに対して出力することを特徴とする請求項１乃至３のいずれか一項に記載の情報処理装置。
前記第２の移行信号が最後に入力される前記メモリデバイスは、入力された前記第２の移行信号を遅延させたのち、前記制御手段に対して出力することを特徴とする請求項１乃至４のいずれか一項に記載の情報処理装置。
前記第２の状態は前記第１の状態よりも消費電力の低い状態であることを特徴とする請求項１乃至５のいずれか一項に記載の情報処理装置。
前記制御手段が前記クロック信号の供給を停止してから前記第１の移行信号を出力するまでの時間は、前記メモリデバイスの記憶容量に基づき決められた時間であることを特徴とする請求項１乃至６のいずれか一項に記載の情報処理装置。
前記制御手段は、前記クロック出力手段の出力したクロックをゲートすることで複数の前記メモリデバイスへのクロック信号の供給を停止することを特徴とする請求項１乃至７のいずれか一項に記載の情報処理装置。
データを記憶する記憶部と前記記憶部への書き込み読み出しを制御する制御部とを有し、第１の移行信号に従って、前記記憶部と前記制御部に電力が供給されている第１の状態から前記記憶部に電力が供給され前記制御部に電力が供給されていない第２の状態に移行し、第２の移行信号に従って前記第２の状態から前記第１の状態に移行する前記メモリデバイスを複数有する情報処理装置の制御方法において、
前記複数のメモリデバイスへのクロック信号の供給を停止するクロック停止工程と、
前記クロック停止工程ののち、一つの前記メモリデバイスに前記第１の移行信号を入力し、前記第２の状態からの復帰指示に基づき、前記第２の状態に移行した前記一つのメモリデバイスに前記第２の移行信号を入力する入力工程と、
一つの前記メモリデバイスが、前記入力工程において入力された前記第１の移行信号および前記第２の移行信号を、遅延回路を介して遅延させて他の前記メモリデバイスに対して出力する出力工程と、
前記複数のメモリデバイスのうち最後に前記第２の移行信号が入力されるメモリデバイスが出力した前記第２の移行信号を受信した所定の時間後に、前記複数のメモリデバイスへクロック信号を供給するクロック信号供給工程と、を有することを特徴とする情報処理装置の制御方法。