KR100327637B1 - 버스트모드형반도체메모리장치 - Google Patents

버스트모드형반도체메모리장치 Download PDF

Info

Publication number
KR100327637B1
KR100327637B1 KR1019980035157A KR19980035157A KR100327637B1 KR 100327637 B1 KR100327637 B1 KR 100327637B1 KR 1019980035157 A KR1019980035157 A KR 1019980035157A KR 19980035157 A KR19980035157 A KR 19980035157A KR 100327637 B1 KR100327637 B1 KR 100327637B1
Authority
KR
South Korea
Prior art keywords
signal
circuit
clock signal
latch
internal clock
Prior art date
Application number
KR1019980035157A
Other languages
English (en)
Other versions
KR19990023975A (ko
Inventor
야스나리 가와구치
Original Assignee
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛뽕덴끼 가부시끼가이샤 filed Critical 닛뽕덴끼 가부시끼가이샤
Publication of KR19990023975A publication Critical patent/KR19990023975A/ko
Application granted granted Critical
Publication of KR100327637B1 publication Critical patent/KR100327637B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Abstract

버스트 기능을 갖는 본 발명의 반도체 메모리장치에서, 메모리회로(2)는 내부클럭신호(S4)와 동기하여 외부입력신호(A1-A10)에 대응하는 정보를 입출력한다. 버스트동작 제어회로는 외부기준클럭신호 CK 및 버스트 동작모드와 대기모드를 전환시키는 인에이블 신호 E1을 수신하여, 버스트 동작모드시에 외부입력신호의 공급을 중지시키고 대기모드시에 제 1 내부클럭신호의 발생을 중지시킨다.

Description

버스트 모드형 반도체 메모리장치
본 발명은 반도체 메모리장치에 관한 것으로, 특히 버스트 모드 특성을 가지며 저전력을 소모하며 동작하는 반도체 메모리장치에 관한 것이다.
버스트 모드 특성을 갖는 파이프라인 버스트 스태틱 랜덤 억세스 메모리 (PBSRAM)장치는 제 2 의 캐시 메모리로서 사용됨으로써 최근에 개인용 컴퓨터의 급속한 성능향상에 중요한 역할을 하고 있다. 가정용의 개인용 컴퓨터를 포함하여 현재 활용할 수 있는 노트형 개인용 컴퓨터의 거의 100 % 에는 하나 이상의 PBSRAM 장치가 설치되어 있다. PBSRAM 장치는 노트형 개인용 컴퓨터에 사용되는 경우에 특히 데이터를 고속으로 처리하고 저전력을 소모하며 동작할 것이 요구된다. "버스트 모드 특성" 이라는 용어는 외부의 시작어드레스를 페치(fetch)한 후, 다음 어드레스를 내부적으로 또한 자동적으로 발생시키고 이어서 메모리회로로부터 판독하고 메모리회로내에 기입하는 버스트 동작을 수행하는 특성을 지칭한다. 예를 들어, 만일 시작어드레스가 1 이면, 어드레스 1, 2, 3, 4, ... 가 순차적으로 발생된다. 시작어드레스의 데이터는 여러 사이클에서 출력되는 반면, 다음 어드레스 각각의 데이터는 분명히 하나의 사이클에서 출력된다.
캐시 메모리로서 사용되는 고려중인 유형의 PBSRAM 장치는 외부기준클럭신호와 동기하여 데이터를 유지하는 동기형 메모리회로로 구성된다.
종래의 제 1 반도체 메모리장치는, 외부입력신호를 받는 복수의 인버터로 구성된 버퍼, 및 기준클럭신호로 구동되는 복수의 메모리 구성요소로 구성된 메모리회로를 포함한다. 이것에 대해서는 나중에 상세히 설명한다.
종래 제 1 반도체 메모리장치에서는, 그러나, 버퍼의 동작을 필요로 하지 않는 버스트 동작상태에서도, 버퍼가 항상 동작하고, 이것이 전력소모를 증가시킨다.
종래의 제 2 반도체 메모리장치에서는, 인에이블 신호가 클럭신호의 공급을 중지시키는데 사용되고, 따라서 전력소모를 감소시킨다. 즉, 종래의 제 1 장치중의 인버터로 구성된 버퍼가 NAND 회로로 구성된 버퍼로 대체된다. 또한, NAND 회로는 인에이블 신호의 공급에 응답하여 클럭신호를 마스크하기 위해 제공된다. 버퍼의 NAND 회로도 또한 메모리회로로의 입력신호를 마스크한다. 이것에 대해서도 또한 나중에 상세히 설명한다.
그러나, 종래의 제 2 반도체 메모리장치에서는, 클럭신호와 메모리회로를 제어하는데 배타적으로 사용되도록 인에이블 신호를 내부적으로 발생시키는 것이 어렵다. 또한, 인에이블 신호가 발생되면 중앙처리장치(CPU)도 파워다운 상태이기 때문에, 전력소모가 더 감소되어야 한다면 전력소모를 감소시키는데 배타적으로 사용되도록 부가적인 제어신호를 CPU 가 발생시켜야 한다.
종래의 제 3 반도체 메모리장치에서는, 인에이블 신호가 내부적으로 발생되어 필요할 때마다 메모리회로로의 클럭신호의 공급을 중지한다. 이것을 실현하기 위하여, 인에이블 신호를 저장하는 제 1 래치회로 및 제 1 래치회로의 출력을 래치하여 다른 인에이블 신호를 출력하는 제 2 래치회로가 종래의 제 1 장치의 구성요소에 부가된다. 이것에 대해서도 또한 나중에 상세히 설명한다.
종래의 제 3 반도체 메모리장치에서는, 그러나, 어드레스 데이터와 제어 데이터와 같은 데이터를 저장하는 메모리 회로가 동작하지 않지만, 메모리회로용 버퍼 및 인에이블 신호를 유지하는 래치회로에 공급된 클럭신호가 동작하고, 따라서 전력소모를 증가시킨다.
종래의 제 4 반도체 메모리장치에서는, 메모리회로의 입력신호들과 그것의 출력신호들을 각각 비교하는 비교기가 종래의 제 3 장치 중의 메모리회로에 부가된다(JP-A-7-262002 참조). 이것에 대해서도 또한 나중에 상세히 설명한다.
종래의 제 4 반도체 메모리장치에서도, 전력소모가 증가된다. 게다가, 클럭신호의 공급을 중지하기 위하여 저장된 정보에 어떤 변경이 있는지를 알아내는 비교기를 상기 장치가 포함하기 때문에 소모전력이 증가된다.
본 발명의 목적은 전력소모를 감소시킬 수 있는 버스트 모드형 반도체 메모리장치를 제공하는 것이다.
본 발명에 따르면, 버스트 기능을 갖는 반도체 메모리장치에서, 메모리회로는 내부클럭신호와 동기하여 외부입력신호에 대응하는 정보를 입출력한다.
버스트동작 제어회로는 외부기준클럭신호 및 버스트 동작모드와 대기모드를 전환시키는 인에이블 신호를 수신하여, 버스트 동작모드시에 외부입력신호의 공급을 중지시키고 대기모드시에 제 1 내부클럭신호의 발생을 중지시킨다.
도 1은 제 1 종래예의 반도체 메모리장치를 나타내는 블록회로도;
도 2는 도 1의 장치 중의 일 버퍼 및 일 메모리회로를 대표하는 회로도;
도 3a는 도 2의 메모리 구성요소의 일례를 나타내는 회로도;
도 3b는 도 3a의 메모리 구성요소의 진리표;
도 4a는 도 2의 메모리 구성요소의 다른 예를 나타내는 회로도;
도 4b 는 도 4a의 메모리 구성요소의 진리표;
도 5는 제 2 종래예의 반도체 메모리장치를 나타내는 블록회로도;
도 6은 제 3 종래예의 반도체 메모리장치를 나타내는 블록회로도;
도 7은 제 4 종래예의 반도체 메모리장치를 나타내는 블록회로도;
도 8은 본 발명에 따른 반도체 메모리장치의 제 1 실시예를 나타내는 블록회로도;
도 9는 도 8의 제어회로의 상세회로도;
도 10a는 도 9의 레지스터의 일례를 나타내는 회로도;
도 10b는 도 10a의 레지스터의 진리표;
도 11a 내지 11l은 도 8의 장치의 동작을 나타내는 타이밍 다이어그램; 및
도 12는 본 발명에 따른 반도체 메모리장치의 제 2 실시예를 나타내는 블록회로도.
*도면의 주요부분에 대한 부호의 설명*
1 : 버퍼 2 : 메모리회로
10 : 인버터 11 : NAND 회로
12 : 제어회로 13 : NAND 회로
본 발명의 바람직한 실시예에 대해 설명하기 전에, 종래의 반도체 메모리장치를 도 1, 2, 3a, 3b, 4a, 4b, 5, 6 및 7 을 참조하여 설명한다.
종래의 제 1 반도체 메모리장치를 나타내는 도 1에서, 참조번호 101은 메모리셀 어레이를 나타낸다. 또한, 어드레스 버퍼/디코더(1021) 및 어드레스 메모리회로(1022)가 제공되어 있다. 또한, 입출력 버퍼(1031), 입출력 메모리회로 (1032), 입출력 버퍼(1041) 및 입출력 메모리회로(1042)가 제공되어 있다. 또한, 제어신호용 버퍼(1051, 1061) 및 제어신호용 메모리회로(1052, 1062)가 제공되어 있다.
클럭신호 CK는 패드(1071)로부터 인버터(1072, 1073, 1074(1074'), 및 1075(1075'))를 거쳐 메모리회로(1022, 1032, 1042, 1052, 및 1062)로 공급된다.
도 1 의 장치 중의 일 버퍼 및 일 메모리회로의 대표가 도 2에 도시되어 있다. 즉, 버퍼(1)는 외부입력신호 (A1, A2, …, A9 및 A10) 를 수신하는 복수의 인버터 I1, I2, …, I9, 및 I10로 구성되어 있고, 메모리회로(2)는 클럭신호 CK에 의해 구동되는 복수의 메모리 구성요소 (C1, C2, …, C9 및 C10) 로 구성되어 있다.
또한, 인버터(3, 4 및 5)가 제공되어 있다. 인버터(3 및 4)는 도 1의 인버터(1072 내지 1075)에 대응한다.
각각의 메모리 소자 (C1, C2, …, C9 및 C10) 는 도 3a에 도시된 바와 같은 래치회로로 구성될 수 있다. 래치회로는, P 형 MOS 트랜지스터와 N 형 MOS 트랜지스터로 구성되는 전송 게이트(31) 및 교차결합된 인버터와 전송 게이트로 구성되는 플립플롭 회로(32)로 이루어진다. 도 3a의 래치회로는 클럭신호 CK 및 그것의 반전된 클럭신호와 동기하여 동작한다.
도 3a의 래치회로의 진리표를 도시하는 도 3b를 참조하면, 래치회로는 클럭신호 CK가 "L" 레벨인 기간동안 데이터 페치포트(fetch port)를 계속 개방하여, 만일 그 기간동안 입력데이터 D가 변화하면, 출력데이터 Q도 따라서 변화한다. 데이터 페치포트는 클럭신호 CK의 상승에지에서 폐쇄되고 래치회로는 클럭신호 CK가 그 후에 H 레벨로 유지되는 기간동안 데이터를 유지한다. 따라서, 만일 클럭신호 CK가 H 레벨인 기간동안 입력데이터 D가 변화했다면, 클럭신호 CK가 L 레벨로 떨어질 때까지 입력데이터는 출력되지 않는다.
각 메모리 소자 (C1, C2, …, C9 및 C10) 는 도 4a에 도시된 바와 같은 레지스터로 구성될 수 있다. 즉, 레지스터는 매스터/슬레이브형 플립플롭으로 형성되며, 이 매스터/슬레이브 형 플립플롭은 도 3a에 도시된 바와 같은 2 개의 동일한 래치회로(41 및 42)를 직렬로 접속하여 만들어진다.
도 4a의 레지스터의 진리표인 도 4b를 참조하면, 매스터 회로(41)는 데이터 D를 페치하기 위한 래치회로이고, 슬레이브 회로(42)는 데이터를 유지하기 위한 래치회로이다. 데이터 D가 클럭신호 CK의 상승에지에서 입력될 때 출력데이터 Q가 변화한다. 따라서, 클럭신호 CK의 다음 상승에지까지 레지스터는 클럭신호 CK의상승에지에서 페치된 입력데이터 D를 유지한다.
그러므로, 클럭신호 CK는 상술된 메모리 소자 내에 데이터를 페치하여 저장하고 그 저장된 데이터를 출력하는데 사용된다.
그러나, 도 1 및 2 에 도시된 종래의 제 1 반도체 메모리장치에서는 메모리회로(1022, 1032, 1042, 1052 및 1062) 중의 하나 이상의 내용이 변하지 않아도, 클럭신호 CK가 변화되면, 모든 메모리회로(1022, 1032, 1042, 1052 및 1062)가 동작되고, 따라서 전력소모를 증가시킨다. 또한, 버퍼(1021, 1031, 1041, 1051 및 1061)(즉, 도 2의 버퍼(1))의 동작을 필요로 하지 않는 버스트 동작에서도, 버퍼들이 항상 동작하고, 이것이 또한 전력소모를 증가시킨다.
종래의 제 2 반도체 메모리장치를 나타내는 도 5에서는, 중앙처리장치(CPU)로부터의 인에이블 신호 E1가 신호 CK의 공급을 중지하기 위해 사용되고, 따라서 전력소모를 감소시킨다. 즉, 도 2의 버퍼회로(1)가 NAND 회로 (G1, G2, …, G9 및 G10) 로 구성되는 버퍼 (1) 로 대체된다. 또한, NAND 회로(7)는 도 2의 인버터(3) 대신에 제공되어 있다. 또한, 인에이블 신호 E1을 수신하여 NAND 회로(7) 및 버퍼(1')를 제어하기위해 인버터(6)가 제공되어 있다.
인에이블 신호 E1가 CPU(도시되지 않음)로부터 공급되어 대기상태 등의 파워다운 상태를 제어한다. NAND 회로(7)는 인에이블 신호 E1의 공급에 응답하여 클럭신호 CK를 마스크한다. NAND 회로 (G1 내지 G10) 는 또한 어드레스 신호와 같은 외부입력신호 (A1 내지 A10) 로부터 메모리회로(2)로의 입력신호 (B1 내지 B10)를 마스크한다.
따라서, 도 5의 메모리장치는 인에이블 신호 E1가 "H" 레벨일 때 전력소모를 감소시키는데, 그 이유는 인에이블 신호 E1가 메모리회로(2)로의 클럭신호 CK 및 입력신호를 마스크하여 인버터(4) 및 메모리회로(2)를 구동시키지 않기 때문이다.
도 5에 도시된 종래의 제 2 반도체 메모리장치에서는, 그러나, 클럭신호 CK 및 메모리회로(2)를 제어하는데 전용으로 사용되도록 인에이블 신호 E1를 내부적으로 발생시키기 어렵다. 또한, 인에이블 신호가 발생되면 CPU 가 또한 파워다운 상태이므로, 전력소모가 더 감소되어야 한다면 전력소모를 감소시키기 위해 전용으로 사용되도록 CPU 가 부가적인 제어신호를 발생시켜야 한다.
종래의 제 3 반도체 메모리장치를 나타내는 도 6에서는, 인에이블 신호 E1가 내부적으로 발생되어 필요할 때마다 메모리회로(2)로의 클럭신호 CK의 공급을 중지시킨다. 즉, 도 6에서는, NAND 회로(7)가 도 2의 인버터(3) 대신에 제공되고, 인에이블 신호 E1를 저장하기 위한 래치회로(8), 래치회로(8)의 출력을 래치하여 인에이블 신호 E2를 출력하는 래치회로(9) 및 인버터(10)가 도 2의 구성요소에 부가된다.
도 6에서, 입력데이터 (A1 내지 A10) 가 유효하지 않은 경우, 클럭신호 CK는 인에이블 신호 E1를 유지하는 래치회로(8) 및 NAND 회로(7)에 의해 마스크된다. 따라서, 불필요한 데이터가 페치되지 않아 장치의 전력소모를 줄인다.
그러나, 도 6의 종래의 제 3 반도체 메모리장치에서는 어드레스 데이터와 제어 데이터 등의 데이터를 저장하는 메모리회로(2)는 동작하지 않지만, 메모리회로 (2)용 버퍼(1) 및 인에이블 신호 E1를 유지하는 래치회로(8 과 9)에 공급되는 클럭신호 CK는 동작하고, 따라서 전력소모를 증가시킨다.
종래의 제 4 반도체 메모리장치를 나타내는 도 7에서는, 메모리회로(2')가 도 6의 메모리회로(2) 대신에 제공되어 있다. 즉, 메모리회로(2')로의 입력신호 (B1, B2, …, B9 및 B10) 와 그것의 출력신호 (Z1, Z2, …, Z9 및 Z10) 를 각각 비교하는 비교기 (CMP1, CMP2, …, CMP9 및 CMP10) 가 도 6의 메모리회로(2)에 부가된다(JP-A-7-262002 참조).
도 7의 메모리회로(2')에서는, 메모리회로(2')로의 입력신호 B1 내지 B10 가 바로 전에 페치된 데이터와 비교되어 그들 사이에 어떤 변화가 있는지 알아낸다. 변화가 없다면, 어떤 클럭신호도 메모리회로(2)로 공급되지 않아 메모리회로의 동작이 중지되고, 따라서 전력소모가 감소된다.
도 7의 종래의 제 4 반도체 메모리장치에서도, 어드레스 데이터와 제어 데이터 등의 데이터를 저장하는 메모리회로(2')는 동작하지 않지만, 메모리회로(2')용 버퍼(1) 및 인에이블 신호 E1를 유지하는 래치회로(8 과 9)에 공급되는 클럭신호 CK는 동작하고, 따라서 전력소모를 증가시킨다. 게다가, 클럭신호 CK의 공급을 중지시키기 위하여 저장된 정보에 어떤 변화가 있는지를 알아내는 비교기 (CMP1, CMP2, …, CMP9 및 CMP10)도 상기 장치가 구비하기 때문에 전력소모가 증가된다.
본 발명의 제 1 실시예를 나타내는 도 8에서는, 도 6의 버퍼가 도 5의 버퍼 (1')로 대체되어 있다. 또한, 도 6의 인버터(10)는 인버터(10')로 대체되어 있다. 또한, NAND 회로(11), 제어회로(12) 및 NAND 회로(13)가 도 6의 구성요소에 부가되어 있다.
NAND 회로(11)는 래치회로(8)의 출력신호 S2 및 버스트 기간을 정하는 인에이블 신호 E2를 수신하고, 출력신호 S3를 발생시킨다. 또한, 제어회로(12)는 래치회로(9)로부터의 래치신호 LS 및 인버터(4)로부터의 버퍼클럭신호 CKX를 수신하고, 인에이블 신호 E2를 발생시킨다. 또한, NAND 회로(13)는 인에이블 신호 E2 및 버퍼클럭신호 CKX를 수신하고, 출력신호 S4를 출력한다.
도 8의 제어회로(12)를 도 9를 참조하여 다음에 상세히 설명한다.
도 9에서, NAND 회로(121)는 래치신호 LS 및 인에이블 신호 E2를 받아 신호 S121를 발생시킨다. 또한, 인버터(122)는 신호 S121를 수신하여 그것의 반전된 신호 S122를 발생시킨다. 또한, 인버터(123)는 버퍼클럭신호 CKX를 받아 그것의 반전된 버퍼신호를 발생시킨다.
4 개의 레지스터(124, 125, 126 및 127)가 직렬로 접속되어 있다. 이 경우에, 레지스터(124)는 그것의 입력단자 D에서 전원전압 Vcc을 받고, 레지스터(127)는 그것의 출력단자 Q에서 신호 S123를 발생시킨다. 레지스터(124, 125, 126 및 127) 각각은 신호 S121를 수신하는 리셋단자 R, 신호 S122를 수신하는 리셋단자, 버퍼클럭신호 CKX를 수신하는 클럭단자 CK 및 버퍼클럭신호를 받는 클럭단자를 갖는다.
부가적으로, NAND 회로(128)는 신호 S121 및 S123를 수신하여 신호 S124를 발생시킨다. 또한, NOR 회로(129)는 신호 S122 및 S124를 수신하여 인에이블 신호 E2를 발생시킨다.
레지스터(124, 125, 126 및 127) 각각은 도 10a에 나타낸 레지스터로 구성될 수 있다. 즉, 레지스터는 리셋기능을 갖는 매스터/슬레이브형 플립플롭으로 형성된다. 이 경우, 매스터회로(41')에서는, 도 4a의 매스터회로(41)중의 일 인버터가, 리셋신호로서 신호 S121를 수신하는 NAND 회로로 대체된다. 또한, 슬레이브 회로(42')에서는, 도 4a의 슬레이브 회로(42) 의 인버터가, 리셋신호로서 신호 S122를 수신하는 NOR 회로로 대체된다.
도 10a의 레지스터의 진리표인 도 10b를 참조하면, 리셋단자 R 과에서의 신호가 각각 하이 및 로우일 때, 도 10a의 레지스터는 도 4a의 레지스터와 동일하게 동작한다. 한편, 리셋단자 R 과에서의 신호가 각각 로우 및 하이일 때, 출력신호 Q가 로우로 된다.
이제, 도 8의 장치의 동작을 도 11(a) 내지 11(l) 을 참조하여 설명한다. 래치회로(8)는 도 11(b)에 도시된 바와 같은 인에이블 신호 E1를 도 11(a)에 도시된 바와 같은 기준클럭신호 CK와 동기하여 래치하고, 래치된 인에이블 신호 S2를 NAND 회로(11)의 입력부 중의 하나에 공급한다. 인에이블 신호 E1는 통상적으로 칩 인에이블 신호의 논리에 의해 발생되거나 또는 CPU(도시되지 않음)로부터 유래하는 제어신호이다.
래치회로(8)의 래치신호 S2 및 도 11(e)에 도시된 바와 같은 제어회로(12)로부터 출력된 인에이블 신호 E2를 수신하자마자, NAND 회로(11)는 도 11(f)에 도시된 바와 같은 반전된 AND 논리신호 S3를 얻어 이 신호 S3를 NAND 회로(7)의 입력부중의 하나에 공급한다. 신호 S3가 내부클럭 신호동작주기를 정한다.
신호 S3 및 기준클럭신호 CK를 수신하자마자, NAND 회로(7)는 도 11(g)에 도시된 바와 같은 반전된 AND 논리신호 S1를 얻어 이 클럭신호 S1를 래치회로(8), 래치회로(9) 및 인버터(4)에 공급한다. 인버터(4)는 클럭신호 S1을 변환하여 도 11(h)에 도시된 바와 같은 버퍼클럭신호 CKX를 제어회로(12) 및 NAND 회로(13)에 공급하는데, 이 버퍼클럭신호 CKX는 메모리회로(2)를 제어하기 위한 칩의 내부클럭신호이다.
래치회로(9)는 클럭신호 S1과 동기하여 래치회로(8)의 출력신호 S2를 래치하여 래치된 신호 S2에 대응하는 도 11(d)에 도시된 바와 같은 출력신호 LS를 제어회로(12)에 공급한다.
도 9에서, 전원전압 Vcc 은 레지스터(124)의 입력부에 인가되고 레지스터 (124)의 출력신호가 레지스터(125)의 입력부에 공급된다. 레지스터(125)의 출력신호는 레지스터(126)의 입력부에 공급되고, 레지스터(126)의 출력신호는 레지스터 (127)의 입력부에 공급된다. 최종적으로, 레지스터(127)의 출력신호는 NAND 회로(128)의 입력부 중의 하나에 공급된다.
또한, 도 9에서, 신호 LS 및 인에이블 신호 E2를 수신하자마자, NAND 게이트 (121)는 그것의 출력신호(121)를 인버터(122), 레지스터 124 내지 127, 및 NAND 회로(128)의 입력부 중의 하나에 공급한다. 인버터(122)는 신호 S121를 반전시켜 그것의 반전된 신호 S122를 NOR 회로(129)의 입력부 중의 하나에 공급한다. 신호 S121 및 레지스터(127)의 출력신호 S123을 수신하자마자, NAND 회로(128)는 반전된AND 논리신호 S124를 얻어 출력신호 S124를 NOR 회로(129)의 타입력부에 공급한다. NOR 회로(129)는 신호 S122 및 S124의 NOR 논리신호를 받아 이 신호를 인에이블 E2로서 출력한다.
도 8을 다시 참조하면, 상기 장치는 버스트 동작 시작전에 대기상태이고, 도 11(b) 와 11(e) 에 도시된 바와 같이, 대기상태에서, 인에이블 신호 E1는 L 레벨이고 인에이블 신호 E2는 H 레벨이다.
인에이블 신호 E1가 L 레벨이고 인에이블 신호 E2가 H 레벨일 때, NAND 회로 (11)의 출력신호 S3는 도 11(f)에 도시된 바와 같이 H 레벨이고, 래치회로(8)의 출력신호 S2는 L 레벨이다. 신호 S3가 L 레벨일 때, NAND 회로(7)로부터 출력된 클럭신호 S1가 도 11(g)에 도시된 바와 같이 H 레벨로 유지되어 결과적으로 버퍼클럭신호 CKX가 도 11(h)에 도시된 바와 같이 L 레벨로 유지되어 신호 S1 및 CKX를 클럭신호로서 비동작으로 만든다. 따라서, 클럭신호 S1 또는 CKX에 의해 구동되도록 설계된 NAND 회로(13), 래치회로(8), 래치회로(9), 및 제어회로(12)에는 더 이상 클럭신호가 공급되지 않는다.
클럭신호가 공급되지 않은 조건하에서, 래치회로(8)는 그것의 데이터 페치포트를 개방한 상태로 유지하여 클럭신호가 대기상태인 래치회로(8 및 9)에 공급되지 않는다는 사실의 견지에서 버스트 동작이 시작될 때 클럭신호의 정상적인 공급을 다시 시작할 수 있게 한다. 달리 말하자면, 인에이블 신호 E1가 셋업시간(보통 수 나노세컨드)만큼 클럭신호보다 이르게 CPU로부터 공급된다는 사실을 이용하여, 기준클럭신호 CK의 상승에지까지 사전에 NAND 회로(11)의 출력신호 S3를 H 레벨까지 상승시킬 수 있다.
버스트 동작에서, 인에이블 신호 E1가 도 11(a) 와 11(b)에 도시된 바와 같이 기준클럭신호 CK의 상승에지에서 H 레벨로 되는 경우, 래치회로(8)의 출력신호 S2는 도 11(c)에 도시된 바와 같이 L 레벨로 되는데, 그 이유는 래치회로(8)의 데이터 페치포트가 개방되어 있기 때문이다. 신호 S2가 L 레벨로 됨에 따라, NAND 회로(11)의 출력신호 S3는 도 11(f)에 도시된 바와 같이 H 레벨로 상승하고 NAND 회로(7)는 도 11(a)에 도시된 바와 같이 클럭신호 CK를 받자마자 클럭신호 S1를 래치회로(8), 래치회로(9) 및 인버터(4)에 공급한다. 인버터(4)는 클럭신호 S1를 변환하여 도 11(h)에 도시된 바와 같은 그것의 변환된 클럭신호 CKX를 제어회로 (12) 및 NAND 회로(13)로 출력한다. 인에이블 신호 E2가 도 11(e_에 도시된 바와 같이 H 레벨이기 때문에, NAND 회로(13)는 도 11(i)에 도시된 바와 같은 클럭신호 S4를 출력하고, 이 클럭신호 S4는 클럭신호 CKX에 대응한다.
클럭신호 S4를 수신하자마자, 메모리회로(2)는 입력신호 (B1 내지 B10) 에 각각 대응하는 출력신호 (Z1 내지 Z10) 를 출력한다. 래치회로(9)는 래치회로(8)에 의해 래치된 신호 S2를 받아 이 래치된 신호 S2를 도 11d에 도시된 바와 같은 래치신호 LS로서 제어회로(12)에 공급한다.
도 9에서, 제어회로(12)는 신호 LS가 H 레벨이므로 NAND 회로(121)의 출력신호 S121를 L 레벨로 만든다. 출력신호 S121가 L 레벨로 됨에 따라, 레지스터 124 내지 127내의 모든 NAND 회로의 출력신호가 H 레벨로 상승하고, 레지스터 124 내지 127내의 모든 NOR 회로의 출력신호 즉 신호 Q124 내지 Q127는 L 레벨로 떨어진다. 그 결과, NAND 회로(128)의 출력신호(S124)는 H 레벨로 되고, NOR 회로 (129)의 출력신호인 인에이블 신호 E2는 L 레벨로 떨어진다.
L 레벨로 되는 인에이블 신호 E2에 응답하여, 래치회로(9)의 출력신호 LS의 레벨에 관계없이 NAND 회로(121)의 출력신호 S121는 H 레벨로 되고, 동시에, 도 11(c) 및 11(f) 에 도시된 바와 같이, NAND 회로(11)의 출력신호 S3도 또한 래치회로(8)의 래치신호 S2의 레벨에 관계없이 H 레벨로 된다.
부가적으로, 또한 L 레벨로 되는 인에이블 신호 E2에 응답하여, NAND 회로 (G1 내지 G10) 의 출력신호 즉, 도 11(k)에 도시된 바와 같은 메모리회로(2)의 입력신호 B1 내지 B10 및 NAND 회로(13)의 출력신호 즉, 메모리 제어신호 S4는 도 11(i) 에 도시된 바와 같이 L 레벨로 유지된다. 메모리 제어신호 S4가 H 레벨로 유지될 때에, 메모리회로(2)는 비동작으로 되고, 버스트가 시작되는 때에 도 11(l)에 도시된 바와 같이 정보 (Z1 내지 Z10) 를 유지한다.
인에이블 신호 E2가 L 레벨로 떨어진 결과로써 NAND 회로(121)의 출력신호 S121가 H 레벨로 유지되기 때문에, 클럭신호 CKX가 공급될 때마다 입력신호로써 레지스터(124)에 공급되는, 즉 H 레벨인 전원전압 Vcc이 순차적으로 레지스터(124, 125, 126, 127)를 시프트시키고 레지스터(127)는 H 레벨 상태의 출력신호 S123를 출력한다. H 레벨 신호 S123를 수신하자마자, NAND 회로(128)는 출력신호 S124를 L 레벨로 만들고 이 신호를 NOR 회로(129)에 공급한다. 신호 S124가 L 레벨로 떨어질 때, NOR 회로(129)는 응답으로 인에이블 신호 E2를 H 레벨로 만들고 버스트 동작기간을 종료한다.
인에이블 신호 E2가 L 레벨인 버스트 동작기간은 레지스터의 수에 의해 결정된다. 총 4 개의 레지스터가 도 9에서 사용되었지만, 사용될 수 있는 레지스터의 수에는 제한이 없다. 또한, 시프트되는 데이터는 L 레벨이어도 좋다.
도 8을 다시 참조하면, 인에이블 신호 E2를 H 레벨로 만드는 버스트 동작을 종료한 후, NAND 회로(11)의 출력신호 S3의 레벨은 래치회로(8)의 래치신호 S2의 레벨에 의해 결정된다. 래치회로(8)는 통상적으로 버스트 동작의 끝에서 L 레벨상태의 인에이블 신호 E1를 래치하기 때문에, 래치신호 S2는 H 레벨 상태로 NAND 회로(11)에 공급된다. 인에이블 신호 E2와 래치신호 S2 양쪽이 H 레벨 상태이면, NAND 회로(11)는 신호 E2 또는 S2가 L 레벨로 떨어지는 것에 응답하여 신호 S3를 L 레벨로 만들고 그들을 NAND 회로(7)에 공급한다. L 레벨 상태의 신호 S3를 받자마자, NAND 회로(7)는 그것의 출력클럭신호 S1를 H 레벨 상태로 유지하고 상술된 바와 같이 클럭신호 CK의 공급을 중지시킨다. 클럭신호 CK의 공급이 중지되기 때문에, 래치회로(8)의 데이터 페치포트가 동시에 개방되어 장치를 다음 버스트 동작에 대해 준비 상태로 만든다.
따라서, 대기상태에서는 모든 내부클럭신호의 공급이 중지되고, 버스트 동작상태에서는 버퍼(1')가 비활성화되고 메모리회로(2)로의 클럭신호의 공급이 중지되기 때문에, 장치의 전력소모가 감소될 수 있다. 대기상태에서 인에이블 신호 E1를 저장하는 래치회로 (8 과 9)로의 클럭신호의 공급이 인에이블 신호 E1의 셋업시간을 사용하여 중지되면 어떤 문제도 없이 버스트 동작이 시작될 수 있다.
상술된 바와 같이, 제 1 실시예는 버스트 동작시 메모리회로(2) 내부로 어드레스 정보 및 다른 정보가 도입될 필요가 없으며, 메모리회로(2)로의 클럭신호 및 입력신호의 공급이 중지된다. 따라서, 전원전압이 3.3 V 이면, 버퍼(1')의 NAND 회로 G1, G2, …, G9 및 G10를 비활성화시켜 약 20 mA 가 절약될 수 있다.
본 발명의 제 2 실시예를 나타내는 도 12에서는, 도 8의 NAND 회로(13)가 생략되고 버퍼(1')에 인에이블 신호 E2를 직접 공급하는 결과로써 메모리회로(2)는 클럭신호 CKX가 아니라 인에이블 신호 E2에 의해 제어된다.
도 12의 장치의 동작에 대해 다음에 설명한다.
제 1 실시예에서와 동일한 방법으로, 버스트 동작이 시작되면 인에이블 신호 E2는 H 레벨에서 L 레벨로 떨어진다. NAND 회로(11)는 인에이블 신호 E2가 L 레벨로 떨어지는 것에 응답하여 출력신호 S3 의 레벨을 H 레벨로 변화시킨 다음 이 신호 S3를 NAND 회로(7)에 공급한다. NAND 회로(7)는 신호 S3의 H 레벨로의 상승에 응답하여 기준클럭신호 CK를 페치하여 내부클럭신호 S1를 공급하고 인버터(4)를 거쳐 클럭신호 CKX를 공급하기 시작한다. 그 다음에, NAND 회로 G1, G2, …, G9 및 G10의 출력신호 B1 내지 B10가 L 레벨로 유지되고, 동시에 입력데이터 A1 내지 A10 에 각각 대응하는 신호 B1 내지 B10가 메모리회로(2)내에 저장된다. 입력신호 A1 내지 A10가 기준클럭신호 CK에 비례하여 충분히 장시간 동안 유지되면, 입력신호 A1 내지 A10는 클럭신호 CKX 보다 나중에 발생되는 인에이블 신호 E2에 의해 메모리회로(2)내에 저장될 수 있다.
인에이블 신호 E2가 대기상태에서 H 레벨로 유지되기 때문에, 그것은 모든 클럭신호의 공급을 중지시키는 효과를 수반한다. 부가적으로, 래치회로(8)의 데이터 페치포트는 다음 버스트 동작에 대해 장치를 준비 상태로 만들도록 개방을 유지한다.
따라서, 제 1 실시예에서와 마찬가지로, 대기상태에서는 모든 내부클럭신호의 공급이 중지되고, 버스트 동작상태에서는 버퍼(1')가 비활성화되고 메모리회로 (2)로의 클럭신호의 공급이 중지되기 때문에, 장치의 전력소모가 감소될 수 있다. 대기상태에서 인에이블 신호 E1을 저장하는 래치회로 (8 과 9)로의 클럭신호의 공급이 인에이블 신호 E1의 셋업시간을 사용하여 중지되면 어떤 문제도 없이 버스트 동작이 시작될 수 있다.
부가적으로, 제 2 실시예에서는 클럭신호 CKX가 아니라 인에이블 신호 E2를 제어함으로써 클럭신호 CKX에 대한 부하가 감소되어 클럭신호 CKX의 억세스 속도가 향상될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 버스트 동작상태에서는 모든 외부입력신호의 공급이 중지되고, 대기상태에서는 모든 내부클럭신호의 발생이 중지되기 때문에, 장치의 전력소모를 감소시키는데 사용되는 제어신호의 사용을 제거할 수 있고 그러므로, 대기상태에서 CPU의 기존제어신호에 의해 메모리회로를 포함하는 내부회로로의 모든 클럭신호의 공급을 중지시키는 제어신호를 발생시킴으로써 전력소모가 감소될 수 있다.
부가적으로, 불필요한 회로의 동작이, 내부회로로의 클럭신호의 공급을 중지시키는데 사용되는 제어신호를 사용함으로써, 버스트 동작상태에서 중지될 수 있기때문에, 버스트 동작시 전력소모가 감소될 수 있다.

Claims (8)

  1. 버스트 기능을 갖는 반도체 메모리 장치에 있어서,
    제 1 내부클럭신호(S4)와 동기하여 외부입력신호(A1-A10)에 대응하는 정보를 입출력하는 메모리회로(2); 및
    상기 메모리회로에 접속되며, 외부기준클럭신호(CK) 및 버스트 동작모드와 대기모드를 전환시키는 제 1 인에이블 신호(E1)를 수신하여, 상기 버스트 동작모드시에 상기 외부입력신호의 공급을 중지시키고, 상기 대기모드시에 상기 제 1 내부클럭신호의 발생을 중지시키는 버스트 동작제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 버스트 동작제어회로는,
    상기 제 1 인에이블 신호를 제 2 내부클럭신호(S1)에 응답하여 래치하여 제 1 래치신호(S2)를 발생시키는 제 1 래치회로(8);
    상기 제 1 래치회로에 접속되며, 상기 제 2 내부클럭신호에 응답하여 상기 제 1 래치신호를 래치하여 제 2 래치신호(LS)를 발생시키는 제 2 래치회로(9);
    상기 제 1 래치회로에 접속되며, 상기 제 1 래치신호 및 상기 버스트 동작모드의 기간을 정의하는 제 2 인에이블 신호(E2)를 수신하여 NAND 논리신호(S3)를 발생시키는 제 1 NAND 회로(11);
    상기 제 1 NAND 회로에 접속되며, 상기 NAND 논리신호 및 상기 외부기준클럭신호를 수신하여 상기 제 2 내부클럭신호를 발생시키는 제 2 NAND 회로(7);
    상기 제 2 NAND 회로에 접속되며, 상기 제 2 내부클럭신호를 수신하여 제 3 내부클럭신호(CKX)를 발생시키는 인버터(4); 및
    상기 제 2 래치회로 및 상기 인버터에 접속되며, 상기 제 2 래치신호 및 상기 제 3 내부클럭신호를 수신하여 상기 제 2 인에이블 신호를 발생시키는 버스트 제어회로(12)를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2 항에 있어서,
    상기 버스트 동작제어회로는,
    상기 인버터 및 상기 버스트 제어회로에 접속되며, 상기 제 3 내부클럭신호 및 상기 제 2 인에이블 신호를 수신하여 상기 제 1 내부클럭신호를 발생시키는 제 3 NAND 회로(13)를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 2 항에 있어서,
    상기 제 2 인에이블 신호가 상기 제 1 내부클럭신호로서 사용되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 2 항에 있어서,
    상기 메모리회로 및 상기 버스트 제어회로에 접속되며, 상기 외부입력신호를수신하고 상기 제 2 인에이블 신호에 응답하여 상기 외부입력신호를 상기 메모리회로로 전송하는 버퍼(1')를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 5 항에 있어서,
    상기 버퍼는 복수의 NAND 회로들 (G1, G2, …) 을 구비하며,
    상기 NAND 회로 각각은, 상기 외부입력신호의 일 비트를 받는 제 1 입력부, 상기 제 2 인에이블 신호를 받는 제 2 입력부, 및 상기 메모리회로에 접속된 출력부를 갖는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 2 항에 있어서,
    상기 버스트 제어회로는, 소정의 기간동안 상기 제 2 래치신호를 유지하고 상기 제 2 인에이블 신호를 발생시키는, 직렬로 접속된 복수의 레지스터들(124-127)을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  8. 외부 시작 어드레스를 페치 (fetch) 하여 상기 외부 시작 어드레스를 메모리 회로 (2) 에 기억시킨 후, 내부 클록 신호 (S4) 에 응답하여 내부적으로 및 자동적으로 다음 어드레스를 발생시키고, 이어서 상기 메모리 회로로부터의 판독 및 상기 메모리 회로로의 기입을 하는 버스트 동작을 갖는 반도체 메모리 장치에 있어서,
    상기 장치는 상기 외부 시작 어드레스가 상기 메모리 회로에 기억된 후에 버스트 동작 모드에서 상기 내부 클록 신호의 발생을 중지시키는 버스트 동작 제어회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019980035157A 1997-08-28 1998-08-28 버스트모드형반도체메모리장치 KR100327637B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-232849 1997-08-28
JP9232849A JP3001475B2 (ja) 1997-08-28 1997-08-28 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR19990023975A KR19990023975A (ko) 1999-03-25
KR100327637B1 true KR100327637B1 (ko) 2002-08-21

Family

ID=16945779

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980035157A KR100327637B1 (ko) 1997-08-28 1998-08-28 버스트모드형반도체메모리장치

Country Status (6)

Country Link
US (1) US6138205A (ko)
EP (1) EP0899741B1 (ko)
JP (1) JP3001475B2 (ko)
KR (1) KR100327637B1 (ko)
CN (1) CN1150561C (ko)
DE (1) DE69811580T2 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5226161B2 (ja) * 2001-02-23 2013-07-03 富士通セミコンダクター株式会社 半導体記憶装置および情報処理システム
CN100456387C (zh) * 2002-04-15 2009-01-28 富士通微电子株式会社 半导体存储器
US7089438B2 (en) * 2002-06-25 2006-08-08 Micron Technology, Inc. Circuit, system and method for selectively turning off internal clock drivers
US7536570B2 (en) * 2006-10-02 2009-05-19 Silicon Laboratories Inc. Microcontroller unit (MCU) with suspend mode
JP5003211B2 (ja) * 2007-03-01 2012-08-15 日本電気株式会社 クロック制御回路及びクロック制御方法
JP5218635B2 (ja) * 2011-12-28 2013-06-26 富士通セミコンダクター株式会社 半導体記憶装置
US9898438B2 (en) 2014-10-13 2018-02-20 Samsung Electronics Co., Ltd. Symbol lock method and a memory system using the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07262002A (ja) * 1994-03-17 1995-10-13 Toshiba Corp 論理回路
JPH09180438A (ja) * 1995-12-27 1997-07-11 Toshiba Corp メモリ制御装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5033027A (en) * 1990-01-19 1991-07-16 Dallas Semiconductor Corporation Serial DRAM controller with multi generation interface
US5172341A (en) * 1990-01-19 1992-12-15 Dallas Semiconductor Corporation Serial dram controller with multi generation interface
US5652723A (en) * 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US5498990A (en) * 1991-11-05 1996-03-12 Monolithic System Technology, Inc. Reduced CMOS-swing clamping circuit for bus lines
JP2817685B2 (ja) * 1995-11-29 1998-10-30 日本電気株式会社 半導体メモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07262002A (ja) * 1994-03-17 1995-10-13 Toshiba Corp 論理回路
JPH09180438A (ja) * 1995-12-27 1997-07-11 Toshiba Corp メモリ制御装置

Also Published As

Publication number Publication date
CN1214518A (zh) 1999-04-21
DE69811580T2 (de) 2003-12-11
DE69811580D1 (de) 2003-04-03
EP0899741B1 (en) 2003-02-26
EP0899741A3 (en) 1999-12-15
CN1150561C (zh) 2004-05-19
KR19990023975A (ko) 1999-03-25
EP0899741A2 (en) 1999-03-03
US6138205A (en) 2000-10-24
JP3001475B2 (ja) 2000-01-24
JPH1173778A (ja) 1999-03-16

Similar Documents

Publication Publication Date Title
US6256252B1 (en) Memory-embedded semiconductor integrated circuit device having low power consumption
US7280430B2 (en) Semiconductor memory device
US6577553B2 (en) Semiconductor memory device
KR100208550B1 (ko) 모드 레지스터 제어회로 및 이것을 갖는 반도체 장치
KR100193409B1 (ko) 반도체 장치의 파워관리 회로 및 반도체 메모리장치
KR960004567B1 (ko) 반도체 메모리 장치의 데이타 출력 버퍼
JPH1074387A (ja) メモリ、メモリシステムおよびメモリ装置マッピング方法
KR100327637B1 (ko) 버스트모드형반도체메모리장치
JP3681877B2 (ja) 半導体装置の内部クロック発生回路及び内部クロック発生方法
KR20010085622A (ko) 반도체 기억 장치
US7558932B2 (en) Semiconductor memory device and method for operating the same
GB2332966A (en) A memory with control of data output buffer
US7782682B2 (en) Semiconductor device with circuitry for efficient information exchange
US7057966B2 (en) Semiconductor memory device for reducing current consumption in operation
JP2005044334A (ja) 非同期制御回路と半導体集積回路装置
KR100527552B1 (ko) 반도체 메모리장치
US8001411B2 (en) Generating a local clock domain using dynamic controls
US7120083B2 (en) Structure and method for transferring column address
US5499210A (en) Low power consumption semiconductor memory
TWI792864B (zh) 測試系統以及測試方法
KR100228357B1 (ko) 메모리의 데이터 입출력 장치
KR970004998B1 (ko) 비교 기능을 가진 에스램(sram)
KR0164799B1 (ko) 동일한 경로로 두가지 마스크 기능을 수행하는 반도체 메모리 장치
KR0135671B1 (ko) 리드 모디파이 라이트 동작 회로
JP4007122B2 (ja) バス信号処理装置とその方法ならびにデータ処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee