CN1214518A - 脉冲串式半导体存储装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 230000006870 function Effects 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 12
- 230000004044 response Effects 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 230000000717 retained effect Effects 0.000 description 3
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 102100021243 G-protein coupled receptor 182 Human genes 0.000 description 1
- 101710101415 G-protein coupled receptor 182 Proteins 0.000 description 1
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005242 forging Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G11C—STATIC STORES
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
在具有脉冲串功能的半导体存储装置中,存储器电路(2)和内部时钟信号(S4)同步地输入和输出相应于外部输入信号(A1－A10)的信息。脉冲串操作控制电路接收外部参考时钟信号(CX)和启动信号(E),用于转换脉冲串操作方式和待用方式,使得所述脉冲串操作方式下,暂停所述外部输入信号的供给,在所述待用方式下,暂停所述第一时钟信号的产生。
Description
本发明涉及一种半导体存储装置，尤其涉及具有脉冲串式特征的并适用于以低的功率消耗进行操作的半导体存储装置。
近些年来，具有脉冲串式特征的流水线脉冲串静态随机存取存储器(PBSRAM)装置在快速改进个人计算机的性能方面起着重要作用，其中它们被用作二次超高速缓冲存储器。大约100％的当前使用的笔记本型个人计算机，包括家庭个人计算机，都提供有一个或几个PBSRAM器件。PBSRAM器件尤其是在被用于笔记本型个人计算机时，要求其进行操作以高速进行数据处理并且具有低的功率消耗。术语“脉冲串式特征”指的是进取外部开始地址，然后内部地并自动地产生下一个地址，接着从存储器电路中进行读写的脉冲串式操作的特征。例如，如果开始地址是1，则地址1,2,3,4，…将被按顺序产生。当在几个周期内输出开始地址的数据时，每个随后地址的数据显然被在一个周期内输出。
用作超高速缓冲存储器的所述类型的PBSRAM器件由同步型存储器电路构成，用于和外部参考时钟信号同步地保持数据。
第一种现有技术的半导体存储装置包括由用于接收外部输入信号的多个反相器构成的缓冲器和由多个被参考时钟信号驱动的存储元件构成的存储器电路。这将在后面详细说明。
然而，第一种现有技术的半导体存储装置即使以脉冲串方式操作，在不需缓冲器操作时缓冲器也总在工作，这增加了功率消耗。
在第二种现有技术的半导体存储装置中，使用一个启动信号来暂停时钟信号的供给，因而减少了功率消耗。这就是说，由第一种现有技术的装置中的反相器构成的缓冲器被由NAND电路构成的缓冲器所取代。此外，提供NAND电路，用于响应启动信号的输入而阻断时钟信号。缓冲器的NAND电路也阻断对存储器电路的输入信号。这也将在后面详细说明。
然而，在第二种现有技术的半导体存储装置中，难于从内部产生只用于控制时钟信号和存储器电路的启动信号。此外，因为当产生启动信号时，中央处理单元(CPU)也处于省电状态，所以要求CPU发出一个附加控制信号，只用于当功率消耗必需要被进一步减少时，减少功率消耗。
在第三种现有技术的半导体存储装置中，从内部产生一个启动信号，用于在需要时暂停对存储器电路提供时钟信号。为此，对第一种现有技术的装置的元件附加用于存储启动信号的第一锁存电路和用于用于锁存第一锁存电路的输出并输出另一个启动信号的第二锁存电路。这也将在后面详细说明。
然而，在第三种现有技术的半导体存储装置中，虽然用于存储数据例如地址数据和控制数据的存储器电路不工作，但是用于存储器电路的缓冲器和供给锁存电路以便保持启动信号的时钟信号仍然工作，这增加了功率消耗。
在第四种现有技术的半导体存储装置中，对第三种现有技术的装置的存储器电路附加比较器，用于分别比较存储器电路的输入信号和其输出信号(见JP-A7-262002)。这也将在后面详细说明。
即使在第四种现有技术的半导体存储装置中，功率消耗也增加。此外，功率消耗的增加是因为该装置包括用于发现在存储的信息中是否有任何变化发生，以便暂停时钟信号的供给的比较器。
本发明的目的在于提供一种能够减少功率消耗的脉冲串式半导体存储装置。
按照本发明，在具有脉冲串功能的半导体存储装置中，存储器电路和内部时钟信号同步地输入与输出相应于外部输入信号的信息。
脉冲串操作控制电路接收外部参考时钟信号和用于转换脉冲串操作方式和待用方式的启动信号，使得在脉冲串操作方式下暂停外部输入信号的供给，在待用方式下暂停第一内部时钟信号的产生。
从下面结合现有技术并参照附图所作的详细说明中利用更好地理解本发明，其中：
图1是第一种现有技术的半导体存储装置的电路方块图；
图2是图1的装置的一个缓冲器和一个存储器电路的电路图；
图3A是图2的存储器元件的一个例子的电路图；
图3B是图3A的存储器元件的真值表；
图4A是图2的存储器元件的另一个例子的电路图；
图4B是图4A的存储器元件的真值表；
图5是第二种现有技术的半导体存储装置的电路方块图；
图6是第三种现有技术的半导体存储装置的电路方块图；
图7是第四种现有技术的半导体存储装置的电路方块图；
图8是说明按照本发明的半导体存储装置的第一实施例的方块电路图；
图9是图8的控制电路的详细电路图；
图10A是图9的寄存器的例子的电路图；
图10B是图10A的寄存器的真值表；
图11A-11L是表示图8的装置的操作的时序图；以及
图12是说明按照本发明的半导体存储装置的第二实施例的方块电路图。
在说明本发明的最佳实施例之前，先参照图1,2,3A,3B,4A,4B,5,6，和7说明现有技术的半导体存储装置。
图1说明第一种现有技术的半导体存储装置，标号101代表存储单元阵列。此外，还提供有地址缓冲器/译码器1021。此外，提供有输入/输出缓冲器1031，输入/输出存储器电路1032，输入/输出缓冲器1041和输入/输出存储器电路1042。而且，还提供有用于控制信号的缓冲器1051和1061和用于控制信号的存储器电路1052,1062。
时钟信号CK从焊点1701通过反相器1072,1073,1074(1074’),1075(1075’)被提供给存储器电路1022,1032,1042,1052和1062。
图1的装置的一个存储器电路和一个缓冲器的样品可以由图2说明。即，缓冲器1由多个反相器I1,I2,…,I9，和I10构成，用于接收外部输入信号A1,A2,…,A9和A10，存储器电路2由被时钟信号CK驱动的多个存储器元件C1,C2,…,C9和C10构成。此外，提供有反相器3,4，和5。注意反相器3和4相应于图1中的反相器1071到1075。
每个存储器元件C1,C2,…,C9和C10可以由图3A所示的锁存电路构成。即，锁存电路由包括P型MOS晶体管和N型MOS晶体管的传递门31和包括交叉耦合的反相器以及传递门的触发器电路32构成图3A的锁存电路和时钟信号CK以及反相的时钟信号
CK同步操作。
参看图3B，其表示图3A的锁存电路的真值表，在时钟信号CK处于电平“L”期间，锁存电路保持其数据取端口打开，使得如果输入数据D在这期间改变，则输出数据Q相应地改变。在时钟信号CK的上升沿数据取端口被闭合，随后在时钟信号CK保持电平“H”的期间锁存电路保持数据。这样，如果输入数据D在时钟信号CK处于电平H的期间发生了改变，则直到时钟信号CK的电平下降为电平L之前没有输出。
每个存储器元件C1,C2,…,C9和C10可以由图4A所示的寄存器构成。即，寄存器由通过串联连接如图3A所示的两个相同的锁存电路41和42而形成的主从触发器构成。
参见图4B，该图是图4A的寄存器的真值表，主电路41是用于取数据D的锁存电路，从电路42是用于保持数据的锁存电路。当数据D在时钟信号CK的上升沿输入时，输出数据Q改变。这样，直到时钟信号CK的下一个上升沿，寄存器保持在时钟信号CK的上升沿取出的输入数据D。
因此，在上述的存储器元件中，时钟信号CK被用于取出并存储数据，并输出存储的数据。
然而，在如图1,2所示的第一种现有技术的半导体存储装置中，即使在时钟信号CK改变时存储器电路1022,1032,1042,1052和1062中的至少一个的内容不变，所有的存储器电路1022,1032,1042,1052和1062都要被操作。因而增加功率消耗。此外，即使在脉冲串操作方式下，此时不需要操作缓冲器1021,1031,1041,1051和1061(即图2的缓冲器1)，这些缓冲器也总要操作，这也增加了功率消耗。
图5说明第二种现有技术的半导体存储装置，在图5中，来自中央处理单元(CPU)的启动信号E1被用于暂停信号CK的供给，因而减少功率消耗。即，图2的缓冲器电路1被包括NAND电路G1,G2,…,G9和G10D缓冲器所取代。此外，提供有NAND电路7来代替图2的反相器3。此外，提供反相器6用于接收启动信号E1，以便控制NAND电路7和缓冲器1’。
来自CPU(未示出)的启动信号E1被输入用于控制省电状态例如待用状态。NAND电路7响应启动信号E1的输入阻断时钟信号CK。NAND电路G1-G10还阻断输入信号B1-B10从外部输入信号A1-A10例如地址信号到达存储器电路2。
因而，图5所示的存储装置当启动信号E1处于电平“H”时减少功率消耗，因为启动信号E1阻断时钟信号CK和对存储器电路2的输入信号，使得不驱动反相器4和存储器电路2。
然而，在图5所示的第二种现有技术的半导体存储装置中，难于在内部产生专用于控制时钟信号CK和存储器电路2的启动信号E1。此外，因为当启动信号E1被产生时CPU也处于省电状态，所以要求CPU发出专用于减少功率消耗的附加控制信号，如果功率消耗必须被进一步减少的话。
图6说明第三种现有技术的半导体存储装置，从内部产生启动信号E1，用于在需要时暂停对存储器电路2提供时钟信号CK。即，在图6中，提供NAND电路7代替图2的反相器3，并对图2的以及附加用于存储启动信号E1的锁存电路8，用于锁存锁存电路8的输出并输出启动信号E2的锁存电路9和反相器10。
在图6中，当输入数据A1-A10不是有效的时候，时钟信号CK被保持启动信号E1的锁存电路8和NAND电路7阻断。这样没有不需要的数据被取出，从而减少装置的功率消耗。
然而，在图6的第三种现有技术半导体存储装置中，虽然用于存储数据例如地址数据和控制数据的存储器电路2不操作，但用于存储器电路2的缓冲器1和供给用于保持启动信号E1的锁存电路8,9的时钟信号CK操作，因而增加了功率消耗。
图7说明第四种现有技术半导体存储装置，在图7中，提供有存储器电路2’用于代替图6的存储器电路2。即，对图6的存储器电路2附加比较器CMP1,CMP2,…,CMP9和CMP10，用于分别比较存储器电路2’的输入信号B1,B2,…,B9,B10和其输出信号Z1,Z2…,Z9,Z10(见JP-A-7-262002)。
在图7所示的存储器电路中，对存储器电路2’的输入信号B1-B10和立即取出的数据比较，因此发现其间发生的任何变化。如果没有变化发生，则没有时钟信号提供给存储器电路2’，以便暂停其操作，因而减少功率消耗。
即使在图7的第四种现有技术半导体存储装置中，虽然用于存储数据例如地址数据和控制数据的存储器电路2’不操作，但用于存储器电路2’的缓冲器1和供给用于保持启动信号E1的锁存电路8,9的时钟信号CK操作，因而增加了功率消耗。此外，因为该装置包括比较器CMP1,CMP2,…,CMP9和CMP10，用于发现在存储的信息中是否有任何变化，以便暂停时钟信号CK的供给，所以功率消耗增加了。
图8说明本发明的第一实施例，在图8中，图6的缓冲器1被图5的缓冲器1’代替。此外，图6的反相器10被反相器10’代替。还有，对图6的元件附加了NAND电路11，控制电路12和NAND电路13。
NAND电路11接收锁存电路8的输出信号S2和启动信号E2，用于确定脉冲串周期并产生输出信号S3。此外，控制电路12接收来自锁存电路9的锁存信号LS和来自反相器4的缓冲器时钟信号CKX，并产生启动信号E2。还有，NAND电路13接收启动信号E2和缓冲器时钟信号CKX，并产生输出信号S4。
下面参照图9详细说明图8的控制电路12。
在图9中，NAND电路121接收锁存信号LS和启动信号E2，以便产生信号S121。此外，反相器122接收信号S1212产生其反相的信号S122。此外，反相器123接收缓冲器时钟信号CKX，并产生其反相的缓冲器信号
CKX。
4个寄存器124,125,126以及127串联连接。在这种情况下，寄存器124在其输入端D接收电源电压Vcc，寄存器127在其输出端Q产生信号S123。每个寄存器124,125,126,127具有用于接收信号121的复位端R，用于接收信号S122的复位端
R，用于接收缓冲器时钟信号CKX的时钟端CK，和用于接收缓冲器时钟信号
CKK的时钟端
CK。
此外，NAND电路128接收信号S123和S121，并产生信号S124。此外，NOR电路129接收信号S122和S124，并产生启动信号E2。
每个寄存器124,125,126和127可以由如图10A所示的寄存器构成。即，寄存器由具有复位功能的主从触发器构成。在这种情况下，在主电路41’中，图4A的主电路41中的一个反相器被接收信号S121作为复位信号的NAND电路代替。此外，在从电路42’中，图4A的主电路42中的一个反相器被接收信号S122作为复位信号的NOR电路代替。
参阅图10B，图10B是图10A的寄存器的真值表，当在复位端R和
R的信号分别为高和低时，图10A的寄存器以和图4A相同的方式操作。在另一方面，当在复位端R和
R的信号分别变为低和高时，输出信号Q为低。
下面参照图11A-11L说明图8的装置的操作。锁存电路8和图11A所示的参考时钟信号CK同步锁存如图11B所示的启动信号E1，并利用锁存的启动信号S2供给NAND电路11的一个输入。注意启动信号E1一般由芯片启动信号的逻辑或来自CPU(未示出)的控制信号产生。NAND电路11在在收到锁存电路8的锁存信号S2和如图11E所示的从控制电路2输出的启动信号E2之后，便获得如图11F所示的这些信号的反相的AND逻辑信号S3，并利用信号S3供给NAND电路7的一个输入。注意信号S3确定内部时钟信号操作周期。
NAND电路7在收到信号S3和参考时钟信号CK之后，便获得如图11G所示的这些信号的反相的AND逻辑信号S1，并利用时钟信号S1送给锁存电路8锁存电路9和反相器4。反相器4使时钟信号S1反相，并利用如图11H所示的缓冲器时钟信号CKX供给控制电路12和NAND电路13,CKX是用于控制存储器电路2的芯片的内部时钟信号。
锁存电路9和时钟信号S1同步地锁存锁存电路8的输出信号S2，并利用相应于锁存信号S2的输出信号LS供给控制电路12。
在图9中，电源电压Vcc被供给寄存器124的输入端，寄存器124的输出信号124被送到寄存器125的输入端。寄存器125的输出信号Q125被送到寄存器126的输入，寄存器126的输出信号Q126被送到寄存器127的输入。最后，寄存器127的输出信号Q127被送到NAND电路128的一个输入端。
此外，在图9中，NAND门电路121在收到信号LS和启动信号E2之后，NAND门电路121利用其输出信号121供给反相器122，寄存器124到127和NAND电路128的一个输入端。反相器122使信号S121反相，并利用其反相的信号S122供给NOR电路129的一个输入端。NAND电路128在收到信号S121和寄存器127的输出信号S123之后，获得这些信号的反相的AND逻辑信号S124，并利用输出信号S124供给NOR电路129的其它输入。NOR电路129获得信号S122和S124的NOR逻辑信号，并作为启动信号E2输出该信号。
参见图8，所示的装置在开始脉冲串操作之前处于待用状态，在待用状态中，启动信号E1处于电平L，而启动信号E2处于电平H，如图11B,11E所示。
当启动信号E1处于电平L，启动信号E2处于电平H时，NAND电路11的输出信号S2处于电平H，并且锁存电路8的输出信号S3处于电平L，如图11F所示。当信号S3处于电平L时，从NAND电路7输出的时钟信号S1被保持为电平H，如图11G所示，因此，缓冲器时钟信号CKX保持电平L，如图11H所示，以便使信号S1和CKX作为不操作的时钟信号。因而，被设计由时钟信号S1或CKX驱动的NAND电路13，锁存电路8，锁存电路9和控制电路12不再被供给时钟信号。
在没有时钟信号被供给的条件下，锁存电路8被保持在其数据取端口打开的状态，以便在脉冲串操作开始时，考虑到没有时钟信号供给处于待用状态下的锁存电路8和9使其可以得到时钟信号的正常供给。换句话说，利用从CPU供给的启动信号E1比时钟信号早一个建立时间(一般为几纳秒)这个事实，可以使NAND电路11的输出信号S3比参考时钟信号CK的上升沿提前达到电平H。
在脉冲串操作中，当启动信号E1在如图11A,11B所示的参考时钟信号CK的上升沿上升到电平H时，锁存电路8的输出信号S2下降到电平L，如图11C所示，这是因为，锁存电路8的数据取端口是打开的。当信号S2变为电平L时，NAND电路11的输出信号S3上升到电平H，如图11F所示，并且NAND电路7在收到如图11A所示的时钟信号CK时，利用时钟信号S1供给锁存电路8，锁存电路9和反相器4。反相器4使时钟信号S1反相，并向控制电路12和NAND电路13输出如图11H所示的反相的时钟信号CKX。因为启动信号E2处于电平H，如图11E所示，所以NAND电路13输出如图11I所示的相应于时钟信号CKX的时钟信号S4。
存储器电路2在收到时钟信号S4时，则输出分别相应于输入信号B1-B10的输出信号Z1-Z10。锁存电路9输出由锁存电路8锁存的信号S2，并将其作为如图11D所示的锁存信号LS送到控制电路12。
在图9中，控制电路12使NAND电路121的输出信号S121成为电平L，因为信号LS处于电平H。当输出信号S121成为电平L时，在寄存器124-127中的所有NAND电路的输出信号都上升到电平H，而在寄存器124-127中的所有NOR电路的输出信号或信号124-127都成为电平L。结果，NAND电路128的输出信号S124成为电平H，而作为NOR电路129的输出信号的启动信号E2下降为电平L。
响应成为电平L的启动信号E2,NAND电路121的输出信号S121不管锁存电路9的输出信号LS的电平而成为电平H，并且同时，NAND电路11的输出信号S3不管锁存电路8的锁存信号S2的电平而成为电平H，如图11C和11F所示。
此外，也响应成为电平L的启动信号E,NAND电路G1-G10的输出信号或如图11K所示的存储器电路2的输入信号B1-B10，以及NAND电路13的输出信号或者存储器控制信号S4被保持为电平L，如图11I所示。因为存储器控制信号S4保持为电平H，所以存储器电路2成为无效的，在脉冲串开始时，保持信息Z1-Z10，如图11L所示。
因为启动信号E2下降为电平L的结果而使NAND电路121的输出信号S121保持为电平H，供给寄存器124的电源电压Vcc作为输入信号和时钟信号CKX同步地被供给，即，电平H，接着使寄存器124,125,126,127移位，并且寄存器127输出电平为H的输出信号S123。NAND电路128收到H电平的信号S123时，使输出信号S124成为电平L，并把这信号供给NOR电路129。随着信号S124下降为电平L,NOR电路129响应并终止脉冲串操作周期使启动信号E2成为电平H。启动信号E2处于电平L的脉冲串操作周期由寄存器的数量确定。虽然图9中共使用了4个寄存器，但可以使用的寄存器的数量没有限制。此外，要被位移的数据可以处于电平L。
参见图8，在结束脉冲串操作而使启动信号E2成为电平H之后，NAND电路11的输出信号S3的电平由锁存电路8的锁存信号S2的电平确定。因为锁存电路8一般在脉冲串操作结束时，把启动信号E1锁存在电平L，所以锁存信号S2以电平H供给NAND电路11。如果启动信号E2和锁存信号S2处于电平H，则NAND电路11响应信号E2或S2下降为电平L而使信号S3处于电平L，并将其供给NAND电路7。NAND电路7在收到电平为L的信号S3时，则保持其输出时钟信号S1为电平H，并暂停时钟信号CK的供给，如上所述。因为时钟信号CK的供给被暂停，锁存电路68数据取端口同时被打开，使装置准备下一个脉冲串操作。
因而，可以减少该装置的功率消耗，这是因为在待用状态下，所有内部时钟信号的供给被暂停，而缓冲器1’是无效的，并且在脉冲串操作状态下供给存储器电路2的时钟信号被暂停。如果通过利用启动信号E1的建立时间暂停对锁存电路8和9的时钟信号的供给，脉冲串操作可以被开始而没有任何问题，其中锁存电路8和9适用于在待用状态下存储启动信号E1。
如上所述，第一实施例在脉冲串操作期间不需要被送入存储器电路2的地址信息和其它信息，并且暂停时钟信号和输入信号对存储器电路2的供给。因而，如果电源电压是3.3V，通过使缓冲器1的NAND电路G1-G10无效，可以节省大约20mA。
图12说明本发明的第二实施例，在图12中，图8的NAND电路13被省略了，并且由于直接向缓冲器1’供给启动信号E2的结果，存储器电路2不被时钟信号CKX控制而被启动信号E2控制。
下面说明图12的装置的操作。以和第一实施例相同的方式，当开始脉冲串操作时，启动信号E2从电平H下降为电平L。NAND电路11响应启动信号E2下降为L而改变输出信号S3的电平为电平H，然后，把信号S3供给NAND电路7。NAND电路7响应信号S3的电平上升为H取出参考时钟信号CK，并开始通过反相器4提供内部时钟信号S1和时钟信号CKX。然后，NAND电路G1-G10的输出信号B1-B10被保持在电平L，同时，分别相应于输入数据A1-A10的信号B1-B10被存储在存储器电路2中。当输入信号A1-A10相对于参考时钟信号CK被保持足够长的时间时，输入信号A1-A10可借助于比时钟信号CKX较晚产生的启动信号E2而被存储在存储器电路2中。
因为在待用状态下启动信号E2被保持为H电平，必然带来使所有时钟信号暂停的效果。此外，锁存电路8的数据取端口被保持打开，使装置准备下一次脉冲串操作。
因而，如在第一实施例的情况下一样，可以减少装置的功率消耗，这是因为在待用状态下所有内部时钟信号的供给被暂停，而缓冲器1’是无效的，并且在脉冲串操作状态下暂停对存储器电路2的时钟信号的供给。如果通过利用启动信号E1的建立时间暂停对锁存电路8和9的时钟信号的供给，脉冲串操作可以被开始而没有任何问题，其中锁存电路8和9适用于在待用状态下存储启动信号E1。
此外，在第二实施例中，通过不控制时钟信号CKX而控制启动信号E2，加在时钟信号CKK上的负载可以被减少以便改进其存取速度。
如上所述，按照本发明，因为在脉冲串操作状态下任何外部输入信号的供给被暂停，在待用状态下暂停产生任何内部时钟信号，可以消除为减少功率消耗而要使用的控制信号，因而，通过借助于在待用状态下的CPU的现有的控制信号来产生控制信号，用于暂停对包括存储器电路的内部电路的任何时钟信号的供给，因而，功率消耗可以被减少。
此外，因为在脉冲串操作状态下，通过利用用来暂停供给内部电路的时钟信号的控制信号可以暂停任何不需要的电路的操作，所以可以减少在脉冲串操作状态下的功率消耗。
Claims (7)
1、一种具有脉冲串功能的半导体存储装置，包括；
存储器电路(2)，用于和第一内部时钟信号(S4)同步地输入/输出相应于外部输入信号(A1-A20)的信息；以及
脉冲串操作控制电路，其和所述存储器电路相连，用于接收外部参考时钟信号(CK)和第一启动信号(E1)，以便转换脉冲串操作方式和待用方式，在所述脉冲串操作方式下，暂停所述外部输入信号的供给，在所述待用方式下，暂停所述第一时钟信号的产生。
2、如权利要求1所述的装置，其特征在于所述脉冲串操作控制电路包括；
第一锁存电路(8)，用于响应第二内部时钟信号(S1)锁存所述第一启动信号并产生第一锁存信号(S2)；
第二锁存电路(a)，其和所述第一锁存电路相连，用于响应所述第二内部时钟信号锁存所述第一锁存信号，并产生第二锁存信号(LS)；
第一NAND电路(11)，其和所述第一锁存电路相连，用于接收所述第一锁存信号和用于确定所述脉冲串操作方式的周期的第二启动信号(E2)，并产生NAND逻辑信号(S3)；
第二NAND电路(7)，其连接在所述第一NAND电路和所述第一与第二锁存电路之间，用于接收所述NAND逻辑信号和所述外部参考时钟信号并产生所述第二内部时钟信号；
反相器(4)，其和所述第二NAND电路相连，用于接收所述第二内部时钟信号并产生第三内部时钟信号(CKX)；以及
脉冲串控制电路(12)，其和所述第二锁存电路以及所述反相器相连，用于接收所述第二锁存信号和所述第三内部时钟信号，并产生所述第二启动信号。
3、如权利要求2所述的装置，其特征在于所述脉冲串操作控制电路还包括第三NAND电路(13)，其和所述反相器以及所述脉冲串控制电路相连，用于接收所述第三内部时钟信号和所述第二启动信号，并产生所述第一内部时钟信号。
4、如权利要求2所述的装置，其特征在于所述第二启动信号被用作所述第一内部时钟信号。
5、如权利要求2所述的装置，其特征在于还包括缓冲器(1’)，其和所述所述存储器电路以及所述脉冲串控制电路相连，用于接收所述外部输入信号，并响应所述第二启动信号把所述外部输入信号传递给所述存储器电路。
6、如权利要求5所述的装置，其特征在于所述缓冲器包括多个NAND电路(G1,G2…)，每个具有用于接收所述外部输入信号的一位的第一输入，用于接收所述第二启动信号的第二输入，和与所述存储器电路相连的输出。
7、如权利要求2所述的装置，其特征在于所述脉冲串控制电路包括多个串联的寄存器(124-127)，用于保持所述第二锁存信号一个预定的时间间隔，并产生所述第二启动信号。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP232849/97 | 1997-08-28 | ||
| JP232849/1997 | 1997-08-28 | ||
| JP9232849A JP3001475B2 (ja) | 1997-08-28 | 1997-08-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1214518A true CN1214518A (zh) | 1999-04-21 |
| CN1150561C CN1150561C (zh) | 2004-05-19 |
Family
ID=16945779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB981243819A Expired - Fee Related CN1150561C (zh) | 1997-08-28 | 1998-08-28 | 脉冲串式半导体存储装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6138205A (zh) |
| EP (1) | EP0899741B1 (zh) |
| JP (1) | JP3001475B2 (zh) |
| KR (1) | KR100327637B1 (zh) |
| CN (1) | CN1150561C (zh) |
| DE (1) | DE69811580T2 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100456387C (zh) * | 2002-04-15 | 2009-01-28 | 富士通微电子株式会社 | 半导体存储器 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5226161B2 (ja) * | 2001-02-23 | 2013-07-03 | 富士通セミコンダクター株式会社 | 半導体記憶装置および情報処理システム |
| US7089438B2 (en) * | 2002-06-25 | 2006-08-08 | Micron Technology, Inc. | Circuit, system and method for selectively turning off internal clock drivers |
| US7536570B2 (en) * | 2006-10-02 | 2009-05-19 | Silicon Laboratories Inc. | Microcontroller unit (MCU) with suspend mode |
| JP5003211B2 (ja) * | 2007-03-01 | 2012-08-15 | 日本電気株式会社 | クロック制御回路及びクロック制御方法 |
| JP5218635B2 (ja) * | 2011-12-28 | 2013-06-26 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US9898438B2 (en) | 2014-10-13 | 2018-02-20 | Samsung Electronics Co., Ltd. | Symbol lock method and a memory system using the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5033027A (en) * | 1990-01-19 | 1991-07-16 | Dallas Semiconductor Corporation | Serial DRAM controller with multi generation interface |
| US5172341A (en) * | 1990-01-19 | 1992-12-15 | Dallas Semiconductor Corporation | Serial dram controller with multi generation interface |
| US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5498990A (en) * | 1991-11-05 | 1996-03-12 | Monolithic System Technology, Inc. | Reduced CMOS-swing clamping circuit for bus lines |
| JPH07262002A (ja) * | 1994-03-17 | 1995-10-13 | Toshiba Corp | 論理回路 |
| JP2817685B2 (ja) * | 1995-11-29 | 1998-10-30 | 日本電気株式会社 | 半導体メモリ |
| JP3728468B2 (ja) * | 1995-12-27 | 2005-12-21 | 株式会社東芝 | メモリ制御装置 |
-
1997
- 1997-08-28 JP JP9232849A patent/JP3001475B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-27 DE DE69811580T patent/DE69811580T2/de not_active Expired - Fee Related
- 1998-08-27 EP EP98116222A patent/EP0899741B1/en not_active Expired - Lifetime
- 1998-08-28 US US09/141,800 patent/US6138205A/en not_active Expired - Lifetime
- 1998-08-28 CN CNB981243819A patent/CN1150561C/zh not_active Expired - Fee Related
- 1998-08-28 KR KR1019980035157A patent/KR100327637B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100456387C (zh) * | 2002-04-15 | 2009-01-28 | 富士通微电子株式会社 | 半导体存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0899741B1 (en) | 2003-02-26 |
| EP0899741A3 (en) | 1999-12-15 |
| EP0899741A2 (en) | 1999-03-03 |
| KR19990023975A (ko) | 1999-03-25 |
| DE69811580D1 (de) | 2003-04-03 |
| JPH1173778A (ja) | 1999-03-16 |
| US6138205A (en) | 2000-10-24 |
| CN1150561C (zh) | 2004-05-19 |
| JP3001475B2 (ja) | 2000-01-24 |
| DE69811580T2 (de) | 2003-12-11 |
| KR100327637B1 (ko) | 2002-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030410 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20030410 Address after: Kawasaki, Kanagawa, Japan Applicant after: NEC Corp. Address before: Tokyo, Japan Applicant before: NEC Corp. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: RENESAS KANSAI CO., LTD. Free format text: FORMER NAME: NEC CORP. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kawasaki, Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kawasaki, Kanagawa, Japan Patentee before: NEC Corp. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040519 Termination date: 20140828 |
|
| EXPY | Termination of patent right or utility model |