CN1037983A - 页式存储器中数据的存取装置和方法 - Google Patents

页式存储器中数据的存取装置和方法 Download PDF

Info

Publication number
CN1037983A
CN1037983A CN89102661A CN89102661A CN1037983A CN 1037983 A CN1037983 A CN 1037983A CN 89102661 A CN89102661 A CN 89102661A CN 89102661 A CN89102661 A CN 89102661A CN 1037983 A CN1037983 A CN 1037983A
Authority
CN
China
Prior art keywords
memory
data
mentioned
storer
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN89102661A
Other languages
English (en)
Other versions
CN1010809B (zh
Inventor
帕特里克·莫里斯·布兰德
马克·爱德华·迪安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lenovo Singapore Pte Ltd
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1037983A publication Critical patent/CN1037983A/zh
Publication of CN1010809B publication Critical patent/CN1010809B/zh
Expired legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/20—Software design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/70—Software maintenance or management
    • G06F8/71—Version control; Configuration management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Dram (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)
  • Memory System (AREA)
  • Hardware Redundancy (AREA)
  • Bus Control (AREA)
  • Radar Systems Or Details Thereof (AREA)

Abstract

一个实质上降低了存储器存取时间的计算机系 统。在行地址选通信号(RAS)和列地址信号(CAS) 在第一存储器周期被用来选择存储器的特定地址之 后，被寻址的数据被暂存起来供以后传输到数据总线 之用。存储器的CAS预充电在数据暂存之后，第一 存储器周期结束，第二存储器周期开始之前进行。

Description

总的来说，本发明与计算机系统中使用的存储器有关。更具体地说，本发明与计算机系统中的页式存储器的数据存取有关。
在计算机系统中，为了获得更高的操作速度，增加有效的处理能力，提高整个系统的性能，这样的追求从来没有停止过。解决这一问题的一种趋势就是增加计算机的中央处理部件（CPU）的时钟频率，使单位时间里能处理更多条指令。但是，当时钟频率增加时，必须要求存储器的存取时间相应地缩短，以便保证时钟频率增加的好处充分地得以实现。否则的话，与存储器数据读出有关的存取时间成了限制CPU有效性能的决定性的限制因素。
降低存储器有效存取时间的一种方法是使用页式存储器。也就是说，把存储器分成若干页，每一页是具有相同行地址的一行，每一页的每一行包含若干列，每一列有它相应的列地址。为了存取存储在这样的页式存储器中的数据，要把那个数据的行地址提供给存储器以便选择数据存放的页，然后再提供数据的列地址，以选择被选页的特定位置。在一般情况下，把被寻址的数据读出并送到数据总线上。
在IBM个人计算机PS/280型中，可以找到页式存储器的一个例子。（PS/2是国际商用机器公司的商标。）图1中的系统10就表示了这样的一种采用页式存储器的计算机系统的简化方框图。系统10包括一个中央处理部件（CPU）20或微处理器，地址总线30和数据总线40与此CPU相连。系统10还包括存储器控制器50，地址总线30与数据总线40也与之相连。控制总线60把CPU20和存储器控制器50连接起来，使得控制信号在它们之间传递。存储器控制器50至少要与一个由随机存取存储器（RAM）组成的存储器模块70相连。在这个例子中，存储器模块70被分成许多页，每一页2K字节（512×32加奇偶校验位），其行地址相同，所以每一页包括2K列地址。数据总线80连在存储器控制器50和存储器模块70之间，使得数据能够在它们之间传递。
多路复用的地址总线MUX90连在存储器控制器50和存储器模块70之间，行地址和列地址能够通过它从存储器控制器50传到存储器70。由于总线90是多路复用的，它的线数比地址总线30少。在存储器存取周期前段，通过多路复用总线90把页地址（或行地址）送到存储器模块70，然后，在存取周期的后段，把列地址送到存储器模块70。在图1中可以看到，存储器控制器50还向存储器模块提供行地址选通信号（RAS）和列地址选通信号（CAS），RAS和CAS信号的特性将在下面讨论图2所示的定时图时予以说明。
图2是与计算机系统10有关的典型的存储周期定时图。为了对它进行说明，首先假定：CPU想在某一预先确定的数据地址上，从存储器70存取第一个数据。为了真正地存取这样的信息，CPU    20把数据地址送到存储器控制器。存储器控制器有效地把数据地址分成两部份，即行地址（也称为页地址）和列地址。行地址和列地址以多路复用方式加到MUX的地址总线90上，也就是说，在100这一时刻，首先把行地址加到MUX地址总线上，行选通信号RAS在初始阶段为高（或者说OFF）。应该指出，既然在图2所示的定时图中使用了负逻辑，高对应着OFF状态，低对应着ON状态。RAS在105时刻成为ON状态，以便选择由MUX地址总线90提供的行地址部份。用这样的方法，存储器模块选择被存取的数据存放的页（或行）。在第一个存储器周期和紧接着的第二个存储器周期内，RAS都一直保持为ON状态。
在RAS成为ON状态和行地址被选择以后，在110时刻，想要存取的数据的列地址送到MUX地址总线上。在115时刻，列地址选通信号CAS驱动到ON状态，利用这个信号，就可以选择MUX地址总线90上的列地址部份。到这个时候，与希望存取的数据对应的行地址和列地址都送到了存储器模块70，地址已完整了。从而，存储器模块70存取被寻址的数据，并把它送到存储器数据总线80上。在115完成地址选择之后，经过预定的时间延迟TD，在120时刻，存储器数据总线80上的数据成为有效的。然后微处理器20从图1的数据总线40上提取被寻址的数据。行家们用术语TCAS来定义从CAS起作用到存储器总线80上的数据成为有效这段时间的延迟，而用术语TRAS来表示从RAS起作用到数据成为有效的这段时间映佟８ǔ５乃捣ò裈RAS称为某个特定的存储器器件的“存取时间”。例如，80毫微秒存取时间的存储器件，就说其TRAS为80毫微秒。
在这个例子中，我们假定第二个数据与第一个数据处在同一页中（或说同一行中）。行家们使用术语“流水线”来描述改变地址的作用，例如，在结束当前存储器周期之前，为了准备下一个存储器周期要改变列地址部份。因为允许存储器控制器50地址译码电路比别的方法更早地启动地址处理，流水线本身能够节约时间。图2表示了这样的流水线例子，在120时刻数据成为有效以后，在第一个存储器周期结束（125时刻）之前，在130时刻，列地址被更新，这个新的列地址与第二个数据对应。因为在第二个存储器周期存取的第二个数据与第一个存储器周期存取的数据在同一页中，在130时刻改变列地址时，行地址仍然保持不变。这种状态称为“页命中”。当“页命中”出现的时候，没有必要重新把行地址送给存储器模块70，因此，采用页方式存储器结构能够节约时间。
存储器模块70能够选择和实际使用MUX地址总线90上的列地址信息之前，必须把CAS信号驱动到OFF状态并维持一个预定的时间间隔，这就是CAS预充电135。人们把CAS预充电时间称作TCRP。对于存取时间为80毫微秒的存储器件，其TCRP的典型值为15毫微秒。一旦CAS预充电完成，CAS再次被驱动到ON状态（140），使存储器模块70能够选择第二个数据的列地址。于是，第二个数据的地址成为完整的了，从时刻140完成地址选择算起，经过预先确定的时间延迟TD之后，存储器数据总线80上的数据在145这一时成为有效。然后，微处理器从图1所示的数据总线40上提取被寻址的数据。第二个存储器周期在时刻150结束。
在这个例子中还假定：在150开始的第三个存储器周期存取的数据与第一和第二周期存取的数据不在同一页内，图2画出了这样的第三存储器周期的一部份。这种状态称为“页迷失”，也就是说，必须向存储器模块70提供第三个数据的位置所对应的新的行地址部份。这种新的行地址经过流水线在时刻155出现在MUX地址总线上，在第三存储周期的开始点150，RAS被驱动到OFF状态以准备新的行地址，当RAS在时刻160被驱动到ON状态时，实际上选择了新的行地址。第三存储器周期的剩下部份在实质上与图2所示的第一存储器周期相同，其CAS预充电在接近于第三存储器周期开始的时刻165进行。
从上面的讨论中可以看出，当采用页式存储器时，如果出现了“页命中”状态，大量的时间花在CAS预充电上（参看图2第二存储器周期），然后才能使用新的列地址，组成新的地址和选择相应的数据。
如上所述，计算机系统时钟速度越来越高。我们知道，存储器周期由预先确定的时钟脉冲个数组成，当时钟速度增加时，存储器周期缩短，象CAS预充电这样的存储器建立操作需要的时间将占据存储器周期更大的比例。把很高速率的微处理器和速度较低的存储器配合在一起的一种方法是插入等待状态，使计算机系统在效果上降低微处理器的速度，以等待来自存储器的数据。这种做法通常是不希望的，因为它否定了增加微处理器时钟速度所带来的某些好处。
本发明的一个目标是提供一个时钟频率很高的计算机系统，而且在存取存储器时，不用附加等待状态。
本发明的另一个目标是降低与页式存储器有关的存取时间。
参照本发明的一个实施例，提供的计算机系统包含有一个页式存储器，地址总线和数据总线与之相连。处理器（如微处理器）也与地址总线和数据总线相连。处理器在系统中处理数据并且在第一存储器周期向存储器送第一地址信号，这样的第一地址信号对应了被存取的数据在存储器中的位置。系统还包含与存储器相连的第一控制电路，该电路在第一存储器周期向存储器提供行地址选通信号（RAS）。系统还包括与存储器相连的第二控制电路，该电路在第一存储器周期向存储器提供行地址选通信号（CAS）并在其它周期提供RAS信号。一个暂存器接在存储器和数据总线之间以暂存被寻址的数据，并在以后把它放到数据总线上去。系统还包括一个与存储器相连的CAS预充电电路，该电路在第一存储器周期结束之前，在存储器数据暂存之后强制存储器进行CAS预充电。
图1是带有页式存储器的常规的计算机系统的简化方框图。
图2是一个典型的常规的页式存储器的定时图。
图3是本发明的计算机系统的简单的图形表示。
图4是本发明的计算机系统的方框图。
图5是定时图，它画出了图3的计算机系统的存储器部份的定时关系。为了比较，它还画出了图2的常规系统的存储器部份的定时关系。
图6是本发明的计算机系统中存储器存取如何执行的流程图。
图7是图4所示的计算机系统所使用的双向暂存器电路的方框图。
图8是图7的完整的数据缓冲器的方框图。
图9是图8的数据缓冲器输出排列表示。
图3画出了本发明的计算机系统的简化图示。它包含一个计算机系统部件200，在系统部件上，连接了监视器205，键盘输入设备210，鼠标器输入设备215和打印机输出设备220。
图4是计算机系统部件200的方框图。系统部件包括处理器225，这个处理器可能是一个象英特尔80386那样的32位的处理器。CPU局部总线由36位地址总线，32位数据总线和10位控制总线组成，它们连在处理器225和缓冲器240之间，如图4所示。数学协处理器245可以是英特尔80387，它也连到CPU局部总线230上，执行浮点运算以增强系统吞吐量。
系统部件200还包括一个系统局部总线250，它连在缓冲器240和缓冲器253之间。系统局部总线250包括数据总线、地址总线和控制总线，如图4所示。缓冲器240在CPU局部总线的地址总线和系统局部总线的地址总线之间起缓冲作用。缓冲器240也在CPU局部总线的数据总线和控制总线与系统局部总线的数据总线和控制总线之间起缓冲作用。高速数据缓冲器255可能是一个包括64K存储器的高速缓冲存储器，它连到CPU局部总线的地址总线和数据总线上。高速缓存控制器260可以是英特尔的82385高速缓存控制器，它连在CPU局部总线的地址总线和控制总线上。为了有效地加快系统部件200的操作速度，高速缓存控制器260控制经常使用的数据的存贮和存取，而这些数据是存储在高速缓冲存储器255中。高速缓存控制器260也连到系统局部总线250的地址总线上。
系统部件200包括一个总线控制和定时电路265，它与系统局部总线250的地址、数据和控制总线相连。系统局部总线250通过暂存器/缓冲器/译码器267连到输入/输出（I/O）总线270，I/O总线包括10位地址总线，8位数据总线和控制总线。缓冲器/译码器267提供I/O地址暂存和I/O数据缓冲方向控制，缓冲器/译码器267对系统局部总线地址和控制信号进行译码，并且向I/O总线270提供芯片选择和I/O命令信号。芯片选择指的是选择连到I/O总线270上的某一特定的设备，在其上能执行某一个操作。I/O总线连接的设备包括显示适配器275，CMOS时钟280，CMOS    RAM285，RS232适配器290、打印机适配器295和4通道定时器300（为了通用定时功能用），I/O总线270还要连接到磁盘适配器305、中断控制器310和只读存储器（ROM），在只读存储器中装有系统的基本输入输出系统（BIOS）。
具有地址、数据和控制总线的微通道总线320通过缓冲器253与系统局部总线相连。在IBM    PS/280型技术参考手册中，对微通道总线的结构有更详细的说明。按照微通道结构，中央仲裁控制点（CACP）325与微通道总线320和总线控制和定时电路265相连，以便管理微通道的多路设备总线仲裁机构。中央仲裁控制点325与总线控制和定时电路265的连接实际上形成了微通道总线320的一部份。
一组微通道插座330如图4所示连接到微通道总线320上，在这些插座上可以插入如下选件卡：存储器卡、视频适配器卡、DASD适配器、SCSI适配器和通信适配器卡等等。一个或多个硬盘/软盘插座335连接到微通道总线320，使得便于将硬盘和软盘连接到总线320。直接存储器存取（DMA）连接到系统局部总线250的地址、数据和控制总线上的控制器337，以便使像硬盘、软磁盘驱动器和微通道DMA的隶属设备这样的外围设备能够直接存取主存储器（下面叙述），从而避免在这样的外围设备与主存储器交换数据时直接牵涉到处理器225。
如图4所示，存储器控制电路340与系统局部总线250相连，存储器控制电路340的操作将在以后结合图5的定时图作全面的介绍。但是，为了增强对存储器控制电路的理解，要强调指出：存储器控制电路实际上包括三部份，即RAS/CAS译码器345、地址译码器/多路器350和数据缓冲器355。RAS/CAS译码器345的输入端连接系统局部总线350的控制总线，它从处理机225获得地址和总线周期定义信号，对之进行译码以提取存储器选择和存储器定时信号，产生RAS和CAS信号。由译码器345产生的RAS信号表明在当前这一个存储器周期8个存储体中哪一个体被存取（每一体包括1兆字节，按256K×32位组织）。8个存储器体组成存储器370，它分成4个模块371，372，373和374，详细情况后面说明。由译码器345产生的CAS信号指出在当前存储器周期中存储器370中的32位字的哪一个字节或者哪一些字节要被存取。
存储器控制电路340用下面叙述的方法连接到上述的存储器370。存储器370包括4个随机存储器（RAM）模块，即模块371，372，373和374，每一个存储器模块有2兆字节存储器。在图4中，模块372～374采用动态随机存取存储器（DRAM）单列直插式封装（SIP）。模块371由2兆字节存储器构成，标记为“基本的2MB”。其它模块372～374按用户需要可插入存储器中，因此标记为“选件2MB”。RAS/CAS译码器345包括输出总线380，它有13条独立的线，分别把RAS，CAS和WE信号传送给每一个存储器组371-374，其中，8条线作为RAS，4条线作为CAS，1条线作为WE。RAS/CAS译码器345产生写通行（WE）信号，该信号指明特定的存储器周期究竟是读周期还是写周期，并把此信息提供给存储器370。每个存储器模块371-374包含2兆字节存储器，而每一兆存储器又被分成512页或512行，也就是说每一页2K字节长。可以看出，371～374模块是按页式存储器配置的。
地址多路器（ADDR MUX）350的输入连接到系统局部总线250的36线的地址总线上。当处理器225希望存取存储器370中某一位置存储的数据时，处理器发出36位存储器地址到地址多路器350。地址多路器350根据36位地址信息产生页地址（即行地址）和列地址，并通过多路复用地址总线390把页地址和行地址送到存储器370，多路复用地址总线连接在地址多路器350和存储器370之间。36位的存储器数据总线400连接在存储器370的存储器模块371～374和数据缓冲器355之间。如图4所示，在存储器370按上述方式寻址以后，指定存储地址的数据被传送到存储器数据总线400上并把数据提供给数据缓冲器355。在存储器数据总线400上，32位是数据（D0-D31），4位是奇偶校验位（P0-P3）。一旦被寻址的数据到达存储器数据总线400，数据由数据缓冲器355缓冲并被放到系统局部总线250的数据总线上。以后，数据通过缓冲器240和CPU局部总线230送给处理器255。
以下关于图5B定时图的讨论将详细地说明存储器控制电路340和存储器370的工作。为了方便和进行比较，作为先前技术讨论过的图2的定时图被重复画在图5的上部，作为图5A。为了讨论图5B方便，假定处理器225想要存取存储器370中某一被选地址（或位置）上存储的数据，这个数据被称为第一被选数据。还假定处理器在存取了第一个被选数据之后还要在另一个存储器位置存取第二个数据。
处理器225输出存放在第一个被选数据的被选地址到CPU局部总线230的地址总线上。被选地址由32位地址A0-A31和相应4个字节的4个通行位（BE0-BE3）组成以形成整个36位的地址。4个字节的通行位BE0-BE3用来指示哪一些字节（从1到4）要从指定地址存储的数据（4个字节、33位）中取回。在到达CPU局部总线230的地址总线之后，被选地址由缓冲器240缓冲。然后，被选地址传输到系统局部总线250的地址总线，并提供给存储器控制电路340和地址多路器350。
在本发明的实施例中，系统部件200是这样安排的，36位被选地址总线的9位是被寻址数据的页地址或行地址（RAS地址）410。也就是说，位A11-A19对应于RAS地址。如图5B所示，页地址410定时关系确定了第一存储器周期的开始。地址多路器350从36位地址中提取9位页地址410并把这9位页地址通过9条多路复用总线（MUX    ADDR）390送给存储器370，多路复用总线390连接在地址多路器350和存储器390之间。
在第一存储器周期开始的时候，来自存储器控制电路340的RAS信号是高电平，按照图5B所使用母郝呒肮撸舛杂ψ臤FF状态。负地址410在多路复用总线390上出现以后，存储器控制电路340通过RAS/CAS译码电路把RAS驱动为低电平，即成为ON状态，这表示在图5B中的415时刻。用这样的方法把存储器370存取指定数据所需要的页地址送到存储器370。
在RAS成为ON状态后，存储器控制电路340通过地址多路器350从36位地址中提取9位列地址420，并通过多路地址总线390把9位列地址送给存储器370。也就是说，位A2-A10对应为这样的列地址或（CAS）地址。像在图5B所示的定时图中看到的那样，在列地址420出现在多路复用总线390之后，存储器控制电路340通过RAS/CAS译码电路345在时刻425将CAS驱动为低电平，成为ON状态。用这样的方法。把存储器370存取特定的数据所需要的列地址送给了存储器370。数据的列地址和页地址在相同的9条多路复用地址总线390上实现了多路转换。其它的位A20-A31由RAS译码器345使用，指出371-374中哪一个模块包含了第一个被寻址的数据。
到此为止，指定被选数据在存储中的位置的页地址410和列地址420已经送到了存储器370。从CAS被激励或者说变成低电平的时间起，经过预先确定的时间延迟TCAS之后，存储器数据总线400上的数据在430这一时刻成为有效，然后，立即用数据缓冲器355中的双向暂存器（详细解释后面再说）把这个数据在435时刻暂存起来。在此之后，在时刻437，暂存的数据（第一个被选数据）被送到系统局部总线250的数据总线上以便传送给处理器225。
第一个存储器周期（即当前存储器周期）的数据在435时刻被暂存之后，第二个存储器周期（即下一个存储器周期）开始之前，在时刻440开始对CAS预充电。一旦CAS开始预充电，在经过一个预先确定的时间之后，存储器数据总线400上的数据在时刻442变成无效。数据缓冲器365中的暂存器电路在数据无效之前就将数据暂存起来，那是在图5B的存储器数据总线定时图中的442时刻之前。存储器数据总线400上数据无效的时间在图5B中用阴影线表示。CAS预充电的结束确定了第一个存储器周期的结束。
处理器225通过与第一个被选数据完全相同的路径把第二个被选数据的地址送给存储器控制电路340。如果存储器控制电路340确认由存储器370取回的第二个被选数据与第一个被选数据处于相同的页，像在图5B中看到的那样，在CAS预充电（440）期间，提供给多路复用地址总线390的列地址在445改变成第二被选数据的列地址。这个列地址的改变出现在第一个存储器周期结束之前。
跟着这种列地址改变的事情是CAS预充电结束，CAS被驱动到ON状态，因此，在时刻450第二个存储器周期开始了，对应于第二被选数据的列地址被送到存储器370。在时间延迟TCAS之后，对应于刚才的列地址和原来的页地址的数据于455时刻在存储器数据总线400上变成有效。
然后，数据缓冲器355中包含的双向暂存器在460时刻立即把这个数据暂存起来。在数据缓冲器355的缓冲/暂存作用产生之后，暂存的数据（现在是第二个被选数据）在时刻465送到系统局部总线250的数据总线，以便传输给处理器225。
我们在以后还要更详细地讨论数据缓冲器355。我们将会了解到，当存储器数据暂存器控制信号（LEAB0～3）为低电平时，缓冲器355工作在透明方式或通过方式。当这个控制信号为高电平时，缓冲器355通过它的锁存功能存储数据。
上述讨论叙述了第二被选数据与第一被选数据处于相同的页时的存储器存取。但是，如果存储器控制电路340判定第二被选数据与第一被选数据不是在相同的页时，存储器寻址过程必须在第一存储器周期的开始点启动，并走完全过程。也就是说，因为第二个数据的页地址（或行地址）与第一个数据的页地址是不相同的，对应于第二个数据的新的页地址必须被送给存储器37C，接着以相同的方法把新的列地址送给存储器。这与图5B所描述的本发明的定时图的第一存储器周期相同。
图6是系统部件200存储器存取过程的流图。当处理器225通过地址流水线输出要被取回的数据的当前地址时，存储器的存取过程开始了（500框），当前地址通过系统部件200的总线结构利用已经叙述的方法被送到存储器控制电路340。存储器控制电路340译出当前地址（505框），也就是从当前地址提取出页地址和列地址。
然后，多路器把页地址送到多路复用地址总线390上（510框），这个事件表明当前存储器周期开始（515框）。接着RAS被激活（或者叫接通），使得存储器370选择出现在多路复用地址总线390上的页地址（520框）。在525框，多路器把列地址送到多路复用地址总线390上，在530框，CAS信号被激活（或者叫接通），使得存储器370选择出现在多路复用地址总线390上的列地址。到此为止，存储器370中希望存取的数据的地址全部指明，存储器370把指定地址的数据送到存储器数据总线390上（535框）。数据缓冲器355中的双向锁存器锁住这个数据以便把这样的数据暂时保留起来（540框）。数据暂存以后，它被送到系统局部数据总线250（545框）。在当前存储器周期结束之前，CAS信号预充电（550框），要存取的下一个地址在555框进行译码。
在判断框560进行的测试要断定下一个地址是否与前面的地址在同一页内。如果下一个地址与前面的地址不在相同的页，过程的流向是返回到图6的510框，在那里，下一个页地址由多路器送到多路复用地址总线390上。但是，如果下一个地址与前面的地址处在同一页内，过程的流向是到565框，在那里，多路器把下一个地址的列地址送到多路复用地址总线390上。接着，一旦CAS信号预充电结束，下一个存储器周期（或者说第二存储器周期）就开始了（570框）。在575框，CAS信号被激活（或者叫接通），使得存储器370选择出现在多路复用地址总线390上的列地址。到此为止，存储器370中希望存取的数据的地址又一次全部指明了，存储器370把指定地址的数据送到存储器数据总线390上（580框）。数据缓冲器355中的双向暂存器暂存这个数据，把这数据暂时保留起来（585框）。数据暂存以后，它被送到系统局部数据总线250（590框）。在当前存储周期结束之前，CAS信号被预充电（595框）。下一个要存取的地址在600框进行译码。在此之后，流图返回到判断框560，在那里需要再一次判断下一个地址与上一个地址是否在同一页内。
图7以方框图的形式表示了一个数据缓冲器355中使用的高速暂存器型的数据缓冲器。为了说明清楚，图7作为模块610画出了数据缓冲器使用的四个实际上相同的模块之一。缓冲器模块610包含一个与存储器数据总线400的数据线D0～D7的8位端口615，缓冲器模块610包含一个标记为“A”接收的数据接收器620，如图所示，该接收器与615口相连。数据接收器620是一个缓冲器，其作用是作为两个环境之间的接口，在存储器数据总线400上是0到5伏的TTL环境，而在缓冲器模块610内，是0伏到3伏左右的工作环境。接收器输出作为8位数据暂存器625的输入，并且在适当的存储器数据暂存器控制信号的控制下将数据暂存起来，控制输入端625A标记为LEABO（其意义是暂时不让A到B）。暂存器625是一种透明暂存器，也就是说，暂存器625响应控制输入625A的相应的控制信号工作在透明方式或者工作在暂存器方式。当暂存器工作在透明方式时，低输入产生低输出，高输入产生高输出，也就是说，暂存器输入端的8位数据直接传到输出端。但是，当暂存器625在625A（LEABO）输入端暂存器控制信号的控制下工作在暂存器方式时，只要输入端加上一个特定的8位信号，输出就成为稳定状态，而且这个状态一直保持下去，直到在625A的输入端加上适当的控制信号其输出信号才会改变。
需要回忆一下前面的讨论，在图5B中的430时刻存储器数据总线上的被寻址数据成为有效，其后，立即在435把数据暂存起来。输出驱动器630连接到暂存器625的输出，如图7所示。驱动器630记为“B驱动”，其作用也是两个环境之间的接口，数据缓冲器610的内部是0伏到3伏的环境而驱动器630输出呈现的是0伏到5伏的TTL环境。驱动器630的输出连接到635口，并被连接到系统局部总线250的数据总线的8条标记为B0～B7的数据线上。用这种方法，一旦暂存器625把提供的数据暂存起来，系统就能够继续使处理数据，并且存储器数据总线400上的信号（D0-D7）可以自由改变，而暂存器保留了旧的数据，处理器225可以通过系统局部总线250在以后提取这种旧的数据。
驱动器630包含一个存储器数据总线门电路控制输入630A，它被标记为OEABO。当OEABO接通时，驱动器630被激励，数据传输过去。当OEABO截止时，驱动器630不激励（即没有输出）。
暂存器625的输出连接到一个8位奇偶校验树640的输入。如果奇偶校验树640的8位输入表现为偶数个1，那么奇偶校验树将产生1位为1输出，以维持奇数个1。如果奇偶校验树的8位输入表现为奇数个1，那么奇偶校验树将产生1位为0的输出，同样维持奇数个1。
数据缓冲器610包含一个GEN/CK接收器645，其输入记为GEN/CKO，如图7所示。GEN/CK是一个接口，它把输入的0-5伏TTL信号转换成输出端的0-3伏信号。GEN/CKO的值由处理器225将要运行的特定的周期类型决定。也就是说，在存储器写周期时，GEN/CKO输入信号（参见图5B）的值为1（高），在存储器读周期时，GEN/CKO为0（低）。我们假定GEN/CKO为0，指出正在进行读周期。这就意味着，在存储器中存储了数据和相应的奇偶校验信息，现在我们想要存取这样的数据。我们再假定，需要从存储器370中读出一个由4个字节组成的32位的字。和这样的32位的字一起有四位奇偶校验位，即32位字的每个字节有一位奇偶校验位。需要指出，图7中的610数据缓冲器能够处理这样的32位字的1个字节和1位奇偶校验位。其它的3个字节和3位奇偶校验位由另外三个与数据缓冲器610相同的数据缓冲器处理，图8表示了这种想法。
GEN/CK接收器645的输出连接到奇偶驱动器650的控制输入650A。奇偶校验树的输出连接到奇偶驱动器650的输入650B，并且还连接到两个输入异或门655的一个输入端。奇偶驱动器的输出650C连接到存储器数据总线400的奇偶校验总线的奇偶校验线P0。回忆一下，36位的存储器数据总线包括存放32位字的数据线D0-D31和4条奇偶校验线P0-P3，这4条线对应于与组成32位字的4个字节相连系的4个奇偶校验位。奇偶校验线P0除了连接到奇偶驱动器的输出650c之外，还通过奇偶接收器660连接到异或门655的另一个输入端。由提供给控制输入655A的信号的逻辑状态确定异或门655是接通还是断开，如果接通就允许信号送到异或门655的输出，如果断开就不允许信号送到异或门655的输出。异或门655的输出标记为E0（错误），并且送到错误驱动器655。错误驱动器665的输出连接到标记为E的错误端670，错误驱动器不是缓冲器610的一部份，以后再进行说明。
奇偶错产生器/校验器由奇偶校验树640、GEN/CK接收器645、奇偶驱动器650、奇偶接收器660、异或门655和错误驱动器665组成。像后面要说的那样，奇偶校验产生器/校验器680工作在两种方式。也就是说，当向存储器写入数据时，它工作在奇偶产生方式，当从存储器370读出数据时，它工作在奇偶校验方式。因为本发明涉及存储器370中存储的数据的存取，我们现在来讨论奇偶校验产生器/校验器680的奇偶校验方式。当GENCK接收器645的输入端为低电平（0）时，产生/校验电路680进入奇偶校验方式，反过来，当GEN/CKO输入为高电平（1）时，产生/校验电路680进入奇偶产生方式。我们再回过头来讨论奇偶校验方式。当接收器645从外部（TTL）环境收到一个为低电平的GEN/CKO信号，它将其转换成输出端要求的信号，我们已经说过，接收器645输出端的信号是0伏到3伏左右的输出。接收器645的输出连接到奇偶驱动器650的控制输入端650A，这样，当逻辑低或逻辑0在控制输入端650A出现时，奇偶驱动器650截止，奇偶校验树640的输出不能送到存储器数据总线的奇偶校验总线P0上。从上述讨论中，回忆一下校验方式下的产生/校验电路680的功能是必要的。其功能是有效地比较与指定的字节数据（D0-D7）有关的存储在存储器中的奇偶校验位P0和从存储器370读出数据后由相同的字节所产生的实际的奇偶校校验位P0′。如果成功地完成了存储器的存取，存取之前的校验位P0与存取之后的校验位P0′应该是相同的。
当字节D0-D7从存储器370取出后，由接收器620接收，并锁存在暂存器625（我们把从D0到D7线取出的这个特定字节叫做字节0）。这样，就把字节0的8位数据在暂存器625的输出端暂存起来，使得计算机系统可以继续往下处理，而存储器数据总线400的D0-D7线上的信号值可以变化。当暂存器暂存时，字节0被送到8位奇偶校验树640，奇偶校验树640为这个刚刚存取的字节0产生奇偶校验位P0′，因此，P0′是字节0从存储器370取出之后所展现的实际的奇偶校验位。P0′奇偶校验位被提供给两个异或门655的两个输入端中的一个。而异或门655的另一个输入端则通过奇偶接收器660接到存储器数据总线400的P0奇偶校验线。用这样的方法，当从存储器370中取出字节0时，其相应的奇偶位P0被送到异或门655的另一个输入端。如果存取之前的奇偶位P0与存储器存取之后的奇偶位P0相同，即都为0或都为1，那么，异或门输出为0，这表明从存储器读出的数据字节（字节0）没有错误。如果存取之前的奇偶位P0与存储器存取之后的P0不相同，异或门655输出为1，这表示从存储器370读出的字节0中有错误产生。异或门655输出端的这个错误输出位通过带有逻辑或非功能的驱动器665连接到标记为E的错误输出口670。应该指出，当奇偶产生器/校验器电路680处在奇偶校验方式时，GEN/CK接收器输出端的GENCKO信号是低的（逻辑0），它使异或门655打开。反之，当奇偶产生/校验电路680处在奇偶产生方式时，GEN/CKO信号为高，它使异或门655关闭。计算机系统在每个存储器周期结束的时后取样E输出，从而判断是否有错误产生。
如上所述，数据缓冲器/暂存器610便工作在与上述相反的方向。也就是说，当计算机系统执行写操作把一个包括字节0、字节1、字节2和字节3的特定的32位字写到存储器中时，这个字的字节0从系统局部总线通过缓冲器610送到存储器数据总线400。仔细地讲，系统把字节0送到标记为B0-B7的635口，635口通过接收器675连接到8位暂存器680，如图7所示。接收器675和暂存器680基本上分别与接收器620和暂存器625相同。暂存器680包括一个标记为LEBAO的存储器数据暂存器控制输入，当LEAO为高电平（逻辑1）时，把送到暂存器680的8位数据暂存起来。暂存器680的输出通过驱动器685送到存储器数据总线400的数据线D0-D7。驱动器685在本质上是与已经讨论过的驱动器630一样的。驱动器685包括一个存储器数据总线门电路控制的输出OEBAO（控制B到A的通行），当OEBAO为逻辑0（或低电平）时，驱动器685接通，允许数据通过。现在，归纳一下接收器675、暂存器680和驱动器685在存储器写方式的操作。当字节0送到635口时，接收器675传送字节0的8位数据到暂存器680，存储器数据暂存器控制信号LEBAO（控制B到A的通行）使暂存器680在暂存器的输出端暂存数据，允许计算机系统继续操作，改变系统局部总线250上的数据线B0-B7的信号值。向驱动器685提供的低电平的存储器数据总线门控信号OEBAO接通驱动器685，允许暂存在暂存器680输出端的字节0到8位数据送到存储器数据总线400的数据线D0-D7上。OEBAO-3信号是存储器控制器340送给存储器370的允写信号（WE）的反映。在读周期时，WE为高，在写周期时，WE为低。
以上说明是数据缓冲器中处理4个字节（32位）的字中的一个字节（B0）部份的说明，其它3个字节（字节1、字节2和字节3）的处理可以从图8中看出，其中，数据暂存器/缓冲器610被复制了四套。为了方便，我们称这四个数据缓冲器610为数据缓冲器610-0，610-1，610-2和610-3，这样，容易表示出它们是处理上述向存储器写入或从存储器读出的32位字的字节0、字节1、字节2和字节3部份数据的数据缓冲器。
图8是数据缓冲器355的简化方框图，它实质上包括了四个相同的数据缓冲器/暂存器610，即分别处理32位字中的字节0、字节1、字节2和字节3的数据缓冲器610-0、610-1、610-2和610-3。数据缓冲器的细节说明可以参考标题为“具有暂存器和奇偶校验能力的双向缓冲器”的专利申请（代理处编号FI9-88-010，序列号 申请日期为 申请人GAUDENZI等）。为了方便，在图8中，接收器620和驱动器685、暂存器625和680、驱动器630和接收器675成对地画在一个方框中。回忆一下，数据缓冲器355是连接在系统局部总线250和存储器数据总线400之间，更具体地说，缓冲器355的数据线D0-D31连接到存储器数据总线400的数据线D0-D21，而缓冲器355的数据线B0-B31连到系统局部总线250的数据总线的数据线B0-B31。
无论什么时候通过缓冲器355引入32位字的读操作或写操作，缓冲器/暂存器610-0、610-1、610-2和610-3分别对这样的32位字的字节0、字节1、字节2和字节3进行操作。数据缓冲器还包括4个奇偶校验输入/输出位P0、P1、P2和P3，它们分别对应于字节0、字节1、字节2和字节3产生的或读出的奇偶校验位，数据缓冲器355的奇偶校验线P0、P1、P2和P3连接到36条存储器数据总线400的奇偶校验线P0、P1、P2和P3。存储器数据总线400包括数据线D0-D31和奇偶校验线P0-P3。当某一个32位的字要写入存储器时，数据缓冲器610-0到610-3各自的奇偶校验树确定与32位字中的四个字节（字节0到字节3）的每一个相对应的奇偶校验位，并将它们送到奇偶校验线，以便存储到存储器370中。当从存储器370中读出某一个32位的字时，4个奇偶校验位随数据字一起读出送到数据缓冲器355的奇偶校验线P0-P3上。
数据缓冲器355的GEN/CKO、GEN/CK1、GEN/CK2和GEN/CK3线与存储器控制电路340的相应的控制线GENCK0-GENCK3相连（图中没有画出）。存储器控制电路340产生像图5B所示的GEN/CK0一样的GEN/CK信号，并把这个信号送到缓冲器355的GENCK0-GENCK1输入端，无论进行读操作或进行写操作时，缓冲器355都受这个信号控制。如果进行写操作，各别的缓冲器610-0到610-3在相应的GENCK0-GENCK3的控制下产生写到存储器370去的32位字的相应的四个字节的奇偶校验位。但是，如果进行读操作，存储器控制电路340产生的相应的GENCK0-GENCK3控制信号控制各别的缓冲器610-0到610-3执行我们已经讨论过的奇偶校验方式（图7）。也就是说，在从存储器370中读出4个字节和它们各别的4个奇偶校验位P0-P3之后，4个奇偶校验树640确定各个字节的奇偶校验位P0′-P3′。如果老的校验位P0-P2与对应的新的校验位P0′-P3′不匹配，将在驱动器665的输入端（图9所示）的错误线E0-E3上产生错误信号。错误驱动器665执行或非逻辑功能，如果任何一条错误线E0、E1、E2和E3上收到了错误信号，错误驱动器665的输出端也产生这样的错误信号。应该指出，错误驱动器也是缓冲器355的内部的低压摆幅环境与标记为E的错误端点670的外部TTL环境之间的接口。
图9是数据缓冲器355的输出引线表示图，图中画出了上面已经讨论过的缓冲器355的不同的输入和输出。
表1摘出了数据缓冲器能够工作的不同状态。
表1
0-3    OEBA    LEBA    LEBA
0-3    0-3    0-3    0-3    A-B    B-A
0    X    0    X    1    X    1.透明方式
0    X    1    X    2    X    2.数据暂存
1    X    0    X    3    X    3.输出禁止
1    X    1    X    4    X    4.输出禁止/
X    0    X    0    X    1    数据暂存
X    0    X    1    X    2
X    1    X    0    X    3
X    1    X    1    X    4
表2摘出了数据缓冲器355在不同的GEN/CK信号时的不同状态。
表2
GEN/CKX    PX
0    校验方式。比较Px输入和由8位相应的
“A”输入在内部产生的奇偶校验位。
若不匹配，则使错误线降为低电平。
1    奇偶产生方式。
产生的输出奇偶位如下：
1    如果在相应的“A”输入中有偶数
个1
0    如果有奇数个1。
注：如果GEN/CK0-GEN/CK3为1，则错误输出为1。
数据缓冲器355的插针OEAB0-3与GEN/CK0-3被连在一起，因此OEAB信号（存储器数据总线门控信号）反映了或追踪着GEN/CK信号，这一点在图5B中可以看出。
在上面我们一方面说明了一种降低存储器存取时间的计算机系统装置，同时也说明了一种在这样的计算机系统中存取存储器的方法，现在我们摘要说明如下。这种方法使用在包含页式存储器的计算机系统中，该页式存储器具有与它相连的地址总线和数据总线，而且具有第一、第二和紧跟着的存储器周期。更具体地讲，读出存储在上述存储器中的信息的方法包括向存储器提供对应于存储器中要被存取的数据的位置的地址信号的步骤。这个方法还包括这样的步骤：在第一个存储器周期向存储器提供行地址选通（RAS）信号和列地址选通（CAS）信号，在以后的周期提供行选通信号RAS。这个方法还包括暂存被寻址的数据，以便以后把此数据传送到数据总线上并执行CAS预充电，预充电在紧跟着数据暂存之后而在第一个存储器周期结束之前进行。
在前面讨论的计算机系统中，用先进的CAS预充电大大地降低了页式存储器的存取时间，这种预充电把下一个存储器周期存取的数据与当前存储器周期连系起来。当存取页式存储器的时候，不用凭借附加的等待状态可以让计算机系统工作在高的时钟频率。
我们用图示说明的方法叙述了本发明的推荐的实施例，对于那些技术上熟练的人来说，不离开本发明的精神的各种各样的变化和修改是可能出现的。我们认为所有这样的改变和修改都属于后面权利要求中表示的本发明的范围。

Claims (6)

1、一种计算机系统，其特征在于：
具有与之相连的地址总线和数据总线的页式存储器；
与上述地址总线和数据总线相连的处理装置，该装置在第一存储器周期内向上述存储器提供第一地址信号，该第一地址信号对应于被寻址的数据在存储器中的位置；
与上述存储器相连的第一控制装置，该装置在上述第一存储器周期内向上述存储器提供行地址选通信号(RAS)；
与上述存储器相连的第二控制装置，该装置在上述第一存储器周期内随着上述的RAS信号的出现向上述存储器提供列地址选通信号CAS；
连接在上述存储器和上述数据总线之间的暂存装置，该装置的作用是暂存被寻址的数据为了以后在上述的数据总线上传输用；
与上述存储器相连的CAS预充电装置，该装置的作用是在数据被暂存之后，到上述第一存储器周期结束之前对上述存储器进行CAS预充电。
2、如权利要求1所述的计算机系统，其特征在于以下装置，该装置向上述存储器提供与第二存储器周期内被存取的内存中的数据所对应的第二地址信号，第二存储器周期紧跟在第一存储器周期后面，上述第二存储器地址在第一存储器周期结束之前提供给上述存储器。
3、在包括页式存储器的系统中，其中该页式存储器具有与之相连的地址总线和数据总线，并且还有第一存储器周期、第二存储器周期和紧接着的存储器周期，一个在上述存储器中读取被存信息的方法，其特征在于以下步骤：
向上述存储器提供对应于存储器中被存取数据的位置的地址信号;
在上述第一存储器周期内向上述存⑵魈峁┬械刂费⊥ㄐ藕臨AS;
在上述第一存储器周期并跟在行选通信号RAS的后面向上述存储器提供列选通信号（CAS）;
锁住被寻址的数据以便稍后送到上述的数据总线上。
紧跟在上述暂存步骤之后，第一存储器周期结束之前，对上述存储器进行CAS预充电。
4、在一个通过地址总线和数据总线使一个处理器与页式存储器相连的计算机系统中，它具有第一、第二和后续的存储器周期，一种从存储器向上述处理器传送数据的方法，该方法可以避免加入等待状态，上述数据在上述存储器中是以列和行的方式存储的，上述方法的特征在于下述步骤：
向上述存储器提供被存取数据位置的行地址;
在上述第一存储器周期内向上述存储器提供行地址选通信号（RAS）;
向上述存储器提供被存取数据位置的列地址，这个步骤在第一存储器周期发生，并且跟在RAS信号的后面;
在上述第一存储器周期内向上述存储器提供列地址选通信号（CAS）以完成上述数据的寻址;
暂存被寻址的数据为了以后在上述数据总线上传输;
跟在上述暂存步骤之后，在上述第一存储周期结束之前对上述存储器进行CAS预充电。
5、在页式存储器系统中，存储器某一页的第一次存取发生在当前存储器周期，存储器的上述页面的第二次存取发生在下一个存储器周期中，一种以下列步骤为特征的存储器控制方法：
提前的CAS预充电把上述下一个存储器周期要存取的数据与上述当前存储器周期连系起来;
在CAS预充电之前把数据暂存起来以便以后传输。
6、一个页式存储器系统的存储器控制器，其中，存储器某一页的第一次存取发生在当前存储器周期，而存储器上述页面的第二次存取发生在下一个存储器周期，上述存储器与地址总线和数据总线相连接，其特征在于：
提前的CAS预充电的定时装置。提前的CAS预充电把上述下一个存储器周期存取的数据与上述当前存储器周期连系起来。
在CAS预充电之前把出现在上述数据总线上的数据暂存起来的暂存装置。
CN89102626A 1988-05-26 1989-04-25 页式存储器中数据的存取装置和方法 Expired CN1010809B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/196,721 1988-05-26
US07/196,721 US5034917A (en) 1988-05-26 1988-05-26 Computer system including a page mode memory with decreased access time and method of operation thereof

Publications (2)

Publication Number Publication Date
CN1037983A true CN1037983A (zh) 1989-12-13
CN1010809B CN1010809B (zh) 1990-12-12

Family

ID=22726583

Family Applications (1)

Application Number Title Priority Date Filing Date
CN89102626A Expired CN1010809B (zh) 1988-05-26 1989-04-25 页式存储器中数据的存取装置和方法

Country Status (24)

Country Link
US (1) US5034917A (zh)
EP (1) EP0343769B1 (zh)
JP (1) JPH06101225B2 (zh)
KR (1) KR920010950B1 (zh)
CN (1) CN1010809B (zh)
AT (1) ATE125058T1 (zh)
BE (1) BE1003816A4 (zh)
BR (1) BR8902399A (zh)
CA (1) CA1319201C (zh)
DE (2) DE68923403T2 (zh)
DK (1) DK189589A (zh)
ES (1) ES2075045T3 (zh)
FI (1) FI95971C (zh)
GB (1) GB2219418A (zh)
HK (1) HK23896A (zh)
IT (1) IT1230189B (zh)
MX (1) MX167244B (zh)
MY (1) MY104737A (zh)
NL (1) NL8901237A (zh)
NO (1) NO891581L (zh)
NZ (1) NZ228610A (zh)
PH (1) PH30402A (zh)
PT (1) PT90631B (zh)
SE (1) SE8901304L (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1751358B (zh) * 2002-01-28 2010-11-17 英特尔公司 用于编码自动预充电的装置和方法
CN104238959A (zh) * 2013-06-06 2014-12-24 钰创科技股份有限公司 具有低消耗电流的内存和降低内存消耗电流的方法
CN113361683A (zh) * 2021-05-18 2021-09-07 山东师范大学 一种生物仿脑存储方法及系统

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159679A (en) * 1988-09-09 1992-10-27 Compaq Computer Corporation Computer system with high speed data transfer capabilities
GB9008145D0 (en) * 1989-05-31 1990-06-06 Ibm Microcomputer system employing address offset mechanism to increase the supported cache memory capacity
US5276856A (en) * 1989-09-28 1994-01-04 Pixel Semiconductor, Inc. Memory controller flexible timing control system and method
CA2028085A1 (en) * 1989-11-03 1991-05-04 Dale J. Mayer Paged memory controller
GB2242294B (en) * 1990-03-19 1993-12-22 Apple Computer Memory architecture using page mode writes and single level write buffering
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6751696B2 (en) 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
US5247636A (en) * 1990-05-31 1993-09-21 International Business Machines Corporation Digital processor clock circuit
US5301299A (en) * 1990-06-07 1994-04-05 Intel Corporation Optimized write protocol for memory accesses utilizing row and column strobes
US5835945A (en) * 1990-08-06 1998-11-10 Ncr Corporation Memory system with write buffer, prefetch and internal caches
US5278967A (en) * 1990-08-31 1994-01-11 International Business Machines Corporation System for providing gapless data transfer from page-mode dynamic random access memories
US5522064A (en) * 1990-10-01 1996-05-28 International Business Machines Corporation Data processing apparatus for dynamically setting timings in a dynamic memory system
US5274786A (en) * 1990-11-28 1993-12-28 Hewlett-Packard Company Microprocessor memory bus interface for inhibiting relatching of row address portions upon subsequent accesses including a same row address portion
US5265236A (en) * 1990-11-29 1993-11-23 Sun Microsystems, Inc. Method and apparatus for increasing the speed of memory access in a virtual memory system having fast page mode
US5283880A (en) * 1991-01-02 1994-02-01 Compaq Computer Corp. Method of fast buffer copying by utilizing a cache memory to accept a page of source buffer contents and then supplying these contents to a target buffer without causing unnecessary wait states
JP3180362B2 (ja) * 1991-04-04 2001-06-25 日本電気株式会社 情報処理装置
US5353417A (en) * 1991-05-28 1994-10-04 International Business Machines Corp. Personal computer with bus interface controller coupled directly with local processor and input/output data buses and for anticipating memory control changes on arbitration for bus access
US5253214A (en) * 1991-09-27 1993-10-12 Eastman Kodak Company High-performance memory controller with application-programmable optimization
US5551054A (en) * 1991-11-19 1996-08-27 Adaptec, Inc. Page mode buffer controller for transferring Nb byte pages between a host and buffer memory without interruption except for refresh
US5295247A (en) * 1992-04-17 1994-03-15 Micronics Computers, Inc. Local IDE (integrated drive electronics) bus architecture
AU660559B2 (en) * 1992-06-04 1995-06-29 Cabletron Systems, Inc. Adaptive memory controller
EP0607668B1 (en) * 1993-01-21 1999-03-03 Advanced Micro Devices, Inc. Electronic memory system and method
US5732236A (en) * 1993-05-28 1998-03-24 Texas Instruments Incorporated Circuit and method for controlling access to paged DRAM banks with request prioritization and improved precharge schedule
US5640527A (en) * 1993-07-14 1997-06-17 Dell Usa, L.P. Apparatus and method for address pipelining of dynamic random access memory utilizing transparent page address latches to reduce wait states
JPH07129456A (ja) * 1993-10-28 1995-05-19 Toshiba Corp コンピュータシステム
US5758107A (en) * 1994-02-14 1998-05-26 Motorola Inc. System for offloading external bus by coupling peripheral device to data processor through interface logic that emulate the characteristics of the external bus
KR970001699B1 (ko) * 1994-03-03 1997-02-13 삼성전자 주식회사 자동프리차아지기능을 가진 동기식 반도체메모리장치
JPH07248963A (ja) * 1994-03-08 1995-09-26 Nec Corp Ｄｒａｍ制御装置
JPH08314795A (ja) * 1994-05-19 1996-11-29 Hitachi Ltd 記憶装置の読み出し回路及び記憶システム
AU703750B2 (en) * 1994-10-14 1999-04-01 Compaq Computer Corporation Easily programmable memory controller which can access different speed memory devices on different cycles
US5701143A (en) * 1995-01-31 1997-12-23 Cirrus Logic, Inc. Circuits, systems and methods for improving row select speed in a row select memory device
USRE36532E (en) * 1995-03-02 2000-01-25 Samsung Electronics Co., Ltd. Synchronous semiconductor memory device having an auto-precharge function
WO1996029652A1 (en) * 1995-03-22 1996-09-26 Ast Research, Inc. Rule-based dram controller
US5666494A (en) * 1995-03-31 1997-09-09 Samsung Electronics Co., Ltd. Queue management mechanism which allows entries to be processed in any order
TW388982B (en) * 1995-03-31 2000-05-01 Samsung Electronics Co Ltd Memory controller which executes read and write commands out of order
US5638534A (en) * 1995-03-31 1997-06-10 Samsung Electronics Co., Ltd. Memory controller which executes read and write commands out of order
US5765203A (en) * 1995-12-19 1998-06-09 Seagate Technology, Inc. Storage and addressing method for a buffer memory control system for accessing user and error imformation
US6209071B1 (en) 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
AU9798798A (en) 1997-10-10 1999-05-03 Rambus Incorporated Power control system for synchronous memory device
US6052756A (en) * 1998-01-23 2000-04-18 Oki Electric Industry Co., Ltd. Memory page management
JPH11272606A (ja) * 1998-03-19 1999-10-08 Fujitsu Ltd バス制御装置
US6643752B1 (en) * 1999-12-09 2003-11-04 Rambus Inc. Transceiver with latency alignment circuitry
US7363422B2 (en) * 2000-01-05 2008-04-22 Rambus Inc. Configurable width buffered module
US20050010737A1 (en) * 2000-01-05 2005-01-13 Fred Ware Configurable width buffered module having splitter elements
US6502161B1 (en) * 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US7404032B2 (en) * 2000-01-05 2008-07-22 Rambus Inc. Configurable width buffered module having switch elements
US7010642B2 (en) * 2000-01-05 2006-03-07 Rambus Inc. System featuring a controller device and a memory module that includes an integrated circuit buffer device and a plurality of integrated circuit memory devices
US7356639B2 (en) * 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
US7266634B2 (en) * 2000-01-05 2007-09-04 Rambus Inc. Configurable width buffered module having flyby elements
US7315928B2 (en) * 2005-02-03 2008-01-01 Mediatek Incorporation Apparatus and related method for accessing page mode flash memory
US8607328B1 (en) 2005-03-04 2013-12-10 David Hodges Methods and systems for automated system support
US8253751B2 (en) * 2005-06-30 2012-08-28 Intel Corporation Memory controller interface for micro-tiled memory access
US8032688B2 (en) * 2005-06-30 2011-10-04 Intel Corporation Micro-tile memory interfaces
US7464225B2 (en) * 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US8878860B2 (en) * 2006-12-28 2014-11-04 Intel Corporation Accessing memory using multi-tiling

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4239993A (en) * 1978-09-22 1980-12-16 Texas Instruments Incorporated High performance dynamic sense amplifier with active loads
US4318014A (en) * 1979-07-27 1982-03-02 Motorola, Inc. Selective precharge circuit for read-only-memory
JPS5727477A (en) * 1980-07-23 1982-02-13 Nec Corp Memory circuit
JPS57117168A (en) * 1981-01-08 1982-07-21 Nec Corp Memory circuit
GB2112256B (en) * 1981-11-18 1985-11-06 Texas Instruments Ltd Memory apparatus
US4625300A (en) * 1982-12-01 1986-11-25 Texas Instruments Incorporated Single-ended sense amplifier for dynamic memory array
FR2541796B1 (fr) * 1983-02-25 1987-08-21 Texas Instruments France Dispositif permettant de repartir le temps d'acces d'une memoire sur plusieurs utilisateurs
JPS60108953A (ja) * 1983-11-15 1985-06-14 モトローラ・インコーポレーテツド メモリデータバスの多重化方法
US4623986A (en) * 1984-02-23 1986-11-18 Texas Instruments Incorporated Memory access controller having cycle number register for storing the number of column address cycles in a multiple column address/single row address memory access cycle
JPS6142793A (ja) * 1984-08-02 1986-03-01 Seiko Instr & Electronics Ltd 高速メモリシステム
US4764901A (en) * 1984-08-03 1988-08-16 Kabushiki Kaisha Toshiba Semiconductor memory device capable of being accessed before completion of data output
JPH0799616B2 (ja) * 1984-08-30 1995-10-25 三菱電機株式会社 半導体記憶装置
DE3586736T2 (de) * 1984-10-11 1993-02-18 Hitachi Ltd Halbleiterspeicher.
JPS61110394A (ja) * 1984-10-31 1986-05-28 Mitsubishi Electric Corp 半導体記憶装置
US4649522A (en) * 1985-02-11 1987-03-10 At&T Bell Laboratories Fast column access memory
JPS6228994A (ja) * 1985-07-29 1987-02-06 Nec Corp メモリ集積回路
US4658381A (en) * 1985-08-05 1987-04-14 Motorola, Inc. Bit line precharge on a column address change
US4754433A (en) * 1986-09-16 1988-06-28 Ibm Corporation Dynamic ram having multiplexed twin I/O line pairs

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1751358B (zh) * 2002-01-28 2010-11-17 英特尔公司 用于编码自动预充电的装置和方法
CN104238959A (zh) * 2013-06-06 2014-12-24 钰创科技股份有限公司 具有低消耗电流的内存和降低内存消耗电流的方法
US9773533B2 (en) 2013-06-06 2017-09-26 Etron Technology, Inc. Memory with low current consumption and method for reducing current consumption of a memory
CN104238959B (zh) * 2013-06-06 2018-06-19 钰创科技股份有限公司 具有低消耗电流的内存和降低内存消耗电流的方法
CN113361683A (zh) * 2021-05-18 2021-09-07 山东师范大学 一种生物仿脑存储方法及系统
CN113361683B (zh) * 2021-05-18 2023-01-10 山东师范大学 一种生物仿脑存储方法及系统

Also Published As

Publication number Publication date
JPH06101225B2 (ja) 1994-12-12
FI95971C (fi) 1996-04-10
GB2219418A (en) 1989-12-06
DE68923403T2 (de) 1996-03-07
DE68923403D1 (de) 1995-08-17
FI891784A0 (fi) 1989-04-14
ES2075045T3 (es) 1995-10-01
DE3909896C2 (zh) 1990-09-20
NZ228610A (en) 1991-03-26
MX167244B (es) 1993-03-11
KR920010950B1 (ko) 1992-12-24
CN1010809B (zh) 1990-12-12
NO891581D0 (no) 1989-04-18
PT90631B (pt) 1994-10-31
NO891581L (no) 1989-11-27
CA1319201C (en) 1993-06-15
DK189589D0 (da) 1989-04-19
DK189589A (da) 1989-11-27
SE8901304D0 (sv) 1989-04-11
EP0343769B1 (en) 1995-07-12
IT1230189B (it) 1991-10-18
SE8901304L (sv) 1989-11-27
NL8901237A (nl) 1989-12-18
US5034917A (en) 1991-07-23
EP0343769A2 (en) 1989-11-29
ATE125058T1 (de) 1995-07-15
GB8904917D0 (en) 1989-04-12
IT8920624A0 (it) 1989-05-24
DE3909896A1 (de) 1989-11-30
FI891784A (fi) 1989-11-27
BR8902399A (pt) 1990-01-16
JPH0223591A (ja) 1990-01-25
HK23896A (en) 1996-02-16
EP0343769A3 (en) 1992-04-29
KR890017611A (ko) 1989-12-16
PH30402A (en) 1997-05-08
FI95971B (fi) 1995-12-29
MY104737A (en) 1994-05-31
PT90631A (pt) 1989-11-30
BE1003816A4 (fr) 1992-06-23

Similar Documents

Publication Publication Date Title
CN1037983A (zh) 页式存储器中数据的存取装置和方法
US5289584A (en) Memory system with FIFO data input
US8364861B2 (en) Asynchronous ID generation
KR101370691B1 (ko) 데이지 체인 캐스케이딩 장치
US4803621A (en) Memory access system
EP0617366A1 (en) Memory controller having all DRAM address and control signals provided synchronously from a single device
US6538952B2 (en) Random access memory with divided memory banks and data read/write architecture therefor
JPH032943A (ja) 記憶システム
US5734914A (en) Computer system capable of shifting voltage level of data signal between processor and system memory
US5787489A (en) Synchronous SRAM having pipelined enable
US5566318A (en) Circuit with a single address register that augments a memory controller by enabling cache reads and page-mode writes
US6253298B1 (en) Synchronous SRAM having pipelined enable
CN1503948A (zh) 流水线化的ata设备初始化
TW425508B (en) Narrow data width dram with low latency page-hit operations
JPH0438014B2 (zh)
US6532523B1 (en) Apparatus for processing memory access requests
CA2186139C (en) An improved cost/performance system memory unit using extended data out dynamic random access memory
US20030145156A1 (en) Apparatus and method to track flag transitions for DRAM data transfer
JPS6289085A (ja) デ−タ転送方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C13 Decision
GR02 Examined patent application
C14 Grant of patent or utility model
GR01 Patent grant
C15 Extension of patent right duration from 15 to 20 years for appl. with date before 31.12.1992 and still valid on 11.12.2001 (patent law change 1993)
OR01 Other related matters
ASS Succession or assignment of patent right

Owner name: LIAN XIANG(SINGAPORE)PRIVATE LTD.

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINE CORP.

Effective date: 20061027

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20061027

Address after: Singapore Express

Patentee after: Lenovo (Singapore) Pte. Ltd.

Address before: Tokyo, Japan, Japan

Patentee before: International Business Machines Corp.

C17 Cessation of patent right
CX01 Expiry of patent term