CN1225492A - 高速半导体存储器件 - Google Patents

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Abstract

本发明提供一种半导体存储器件,其能将数据写入存储区及从存储区读出数据,其具有切换单位数据的电路,单位数据包含多个字节,所述单位数据对于至少一个数据写或读操作作为一个单位连续传输,从而,根据存储区的被指定的地址,首先传输与被指定地址对应的数据,接着以预定的基本循环顺序连续传输剩余的数据,由此如果指定了存储区的任意一地址,则连续传输包含多个字节的作为一个单位的单位数据,而不会干扰切换与存储区相连的字线的操作。

Description

高速半导体存储器件
本发明涉及半导体存储器件，更具体的涉及用于高速数据读和写操作的能够改变猝发传输的数据顺序的高速半导体存储器件。
近来针对计算机所存在的一个问题是在所发展的高速中央处理器(CPU)与C动态随即存储存储器(DRAM)之间的高速性能方面存在很大差别。为了解决上述问题，所采取的方法是在CPU与诸如DRAM的主存储器之间设置高速缓冲存储器，从而CPU可访问高速缓冲存储器。此高速缓冲存储器与诸如DRAM相比具有较小的容量，但可进行高速的读和写的存取操作。此高速缓冲存储器具有作为存储在主存储器中的一部分数据的复制数据。这些复制数据包含多个数据组，每个数据组包含多个与存储在各数据块中的连续地址对应的数据。CPU可以访问高速缓冲存储器用于从其读出所需的复制数据。然而，如果高速缓冲存储器不具有所需的复制数据，在CPU第二次访问高速缓冲存储器的自由存储区用于读出所需的复制数据之前，存储在主存储器中的当前所需的数据的复制数据被设置在高速缓冲存储器的自由存储区内。然而，如果高速缓冲存储器不具有用于存储任何复制数据的自由存储区，则需要程度较小的数据被从高速缓冲存储器转换到主存储器，以便在CPU访问高速缓冲存储器用于读出所需的复制数据之前在高速缓冲存储器的自由存储区中形成自由存储区，用于制造主存储器中当前所需的复制数据。
因此，需要主存储器高速访问高速缓冲存储器用于对应于连续地址的连续数据列的读和写的操作。针对此需要，已对DRAM进行了改进，用于对对应于连续地址的数据进行猝发传输，其中只有标题地址被指定用于此标题地址数据的读和写的操作，同时标题数据结合有与外部提供的参考时钟信号同步的以数据列形式对应于标题地址后的连续地址的后续数据。同步DRAM和高速静态随机存储存储器(SRAM)为能进行猝发传输的传统的改进的主存储器。用于猝发传输的数据列的长度为猝发的长度。
通常的，具有第一页面模式的DRAM连续进行数据传输，从而在传输下一列之前已经传输了一列。改进的通常目的的DRAM的传输速度在50MHz仅为20ns。同时，同步DRAM几乎与改进的通常目的的DRAM进行读和写数据的数据传输所用的时间基本相同。然而，同步DRAM可以多路进行内部的处理，用于一组多个数据的同时的写和读的操作，从而明显的缩短数据传输的时间，以便对应于所谓的作为猝发传输频率的100MHz或更高频率的参考时钟信号在有效的传输速度下进行数据传输。
同时，预-读取系统通过多路内部处理倍乘可有效提高主存储器的数据输入和数据输出速度，在此预-读取系统中，存储器并行于多个数据组的多个内部处理进行工作。顺序的进行数据输入，为此顺序输入或进入的数据被暂时锁存以积累与在并行内部处理中所处理的数据数量相同的数据，用于进行多个数据组的并行的多个数据处理，其中被暂时锁存的数据数等于并行内部处理的数目。并行内部处理分别需要单独的参考时钟信号，为此需要与并行内部处理相同数量的参考时钟信号。
然而，上述的传统的预-读取系统半导体存储器件存在下面的问题。为了进行以每n-字节为单位的猝发传输，标题地址的低有效位和时钟的计数彼此相合以进行以n-字节为单位的数据的写和读的操作。在此情况下，所读出的数据包含标题地址数据和随后的(n-1)-字节的具有连续地址的数据。例如，现在假设从n-字节数据D0-Dn-1的n-字节数据读出四个字节。如果D0被指定作为标题地址，然后读出数据D0-D3。如果D1被指定作为标题地址，则读出数据D1-D4。如果D2被指定作为标题数据，则读出数据D2-D5。如果Dk被指定作为标题数据，则读出数据Dk-Dk+3，其中k为从0到n-4。
进一步假设用于存储数据的存储单元阵列包含四个与公共字线相连的数据块。为了读出数据D0-D3，需要指定相同的公共字线。为了读出数据D1-D4，有必要同时指定用于读取D1-D3的第一公共字线和随后的用于读取数据D4的第二公共字线。也即，与存储数据D1-D3的存储单元相连的第一公共字线被触发用于在第一公共字线进入关闭状态之前读取数据D1-D3，然后在原位选择与存储数据D4的存储单元相连的第二公共字线，进一步与该存储单元相连的位线变为超出预-充电状态，从而保证读出放大器触发与存储数据D4的存储单元相连的字线用于读出数据D4。在切换字线期间，CPU需要连接等待数据处理的过程。读取数据D1-D4的过程比读取数据D0-D3的过程复杂的多。这些工艺的描述是公知的，并适用于读的操作。
用于读写对应于连续地址的连续数据的时间依赖于是否需要将与存储部分连续数据的存储单元相连的公共字线切换进与存储剩余部分连续数据的存储单元相连的不同的公共字线中。如果需要，用于读写连续数据的时间主要依赖于上述字线切换操作所需的时间。这样很难获得半导体存储器件的高速存储性能。
在上述的情况下，需要发展出新型的的半导体存储器件，用于高速数据读和写操作的猝发传输。
相应的，本发明的一个目的是提供一种可克服上述问题的新型的半导体存储器件。
本发明的另一个目的是提供一种新型的高速半导体存储器件，用于高速数据读和写操作的猝发传输。
本发明的第一方面提供一种切换单位数据的顺序的方法，其对于至少一个数据读和写的操作，将要连续传输的多个字节作为一个单位，其中，根据存储区所指定的地址，通过对单位数据的任意顺序的切换，从而首先传输与所指定地址对应的单位数据的数据，接着以预定的基本的循环顺序连续传输剩余的数据，从而如果指定了存储区的任何一地址，则包含多个字节的单位数据作为一个单位被连续传输，不会干扰切换与存储区相连的字线的操作。
本发明的第二方面提供一种半导体器件，其能将数据写入存储区中并能从存储区读取数据，其中半导体器件具有用于切换单位数据顺序的电路，用于至少一个读和写操作中将包含多个字节的单位数据作为一个单位连续传输，从而，根据存储区所指定的地址，首先传输与所指定地址对应的单位数据的数据，接着以预定的基本的循环顺序连续传输剩余的数据，从而如果指定了存储区的任何一地址，则包含多个字节的单位数据作为一个单位被连续传输，不会干扰切换与存储区相连的字线的操作。
本发明的第三方面提供一种半导体存储器件，其包含：存储单元阵列；写-数据-锁存电路，用于接收与外部提供的时钟信号同步按时间顺序输入的数据，从而写-数据锁存电路并行输出包含多个字节的多个单位数据；时钟计数器，用于计数外部提供的时钟；地址解码器，用于解码对应于输入数据的地址的标题地址的低有效位；数据-顺序切换电路，其与时钟电路相连，用于从时钟计数器接收计数的时钟，数据-顺序切换电路与地址解码器相连，用于从地址解码器接收被解码的低有效位，数据-顺序切换电路还与写-数据锁存电路相连，用于包含多个字节的单位数据的并行输出，以便切换包含作为一个单位将要被连续传输的多个字节的单位数据的顺序，从而，根据被解码的低有效位和所计数的时钟数值，首先传输与由被解码的低有效位所指定地址的单位数据的一相应数据，接着以预定的基本的循环顺序连续传输单位数据的剩余数据，由此如果指定了任何一地址，则包含多个字节的单位数据被作为一个单位连续传输到存储单元阵列，不会干扰用于将数据写入存储单元阵列的切换与存储区相连的字线的操作，同样操作数据-顺序切换电路，切换作为一个单位从存储单元阵列连续传输的读单位数据的顺序，从而，根据被解码的低有效位和所计数的时钟数值，首先从数据-顺序切换电路输出与由被解码的低有效位所指定用于读操作的地址的读-单位数据的一相应数据，接着以预定的基本的循环顺序连续输出读-单位数据的剩余数据，由此如果指定了任何一地址，则包含多个字节的单位数据被作为一个单位从存储单元阵列连续传输，不会干扰用于从存储单元阵列读取数据的切换字线的操作；及读-数据锁存电路，其与数据顺序切换电路相连，用于接收来自数据-顺序切换电路的输出，以实现与时钟信号同步的读-数据的时序输出。
本发明的第四方面提供一种半导体存储器件，其包含：存储单元阵列；写-数据-锁存电路，用于接收与外部提供的时钟信号同步按时间顺序输入的数据，从而写-数据锁存电路并行输出包含多个字节的多个单位数据；时钟计数器，用于计数外部提供的时钟；地址解码器，用于解码对应于输入数据的地址的标题地址的低有效位；数据-顺序切换电路，与时钟电路相连，用于从时钟计数器接收计数的时钟，数据-顺序切换电路与地址解码器相连，用于从地址解码器接收被解码的低有效位，数据-顺序切换电路还与写-数据锁存电路相连，用于接收包含多个字节的单位数据的并行输出，以便切换包含作为一个单位将要被连续传输的多个字节的单位数据的顺序，从而，根据被解码的低有效位和所计数的时钟数值，首先传输对应由被解码的低有效位所指定的地址的单位数据的数据，接着以预定的基本的循环顺序连续传输单位数据的剩余数据，由此如果指定了任何一地址，则包含多个字节的单位数据被作为一个单位连续传输到存储单元阵列，不会干扰用于将数据写入存储单元阵列的切换与存储区相连的字线的操作；读-数据锁存电路，其与数据顺序切换电路相连，用于接收来自数据-顺序切换电路的输出，以实现与时钟信号同步的读-数据的时序输出；及与时钟计数器相连用于从时钟计数器接收计数的时钟值的数据-顺序控制电路，数据顺序切换电路还与地址解码器相连用于从地址解码器接收被解码的低有效位，数据-顺序控制电路还与读-数据锁存电路相连用于切换读-数据锁存电路中的读-单位数据的顺序，从而根据被解码的低有效位和所计数的时钟数值，首先从读-数据锁存电路输出对应由被解码的低有效位所指定用于读操作的地址的读-单位数据的数据，接着以预定的基本的循环顺序连续输出读-单位数据的剩余数据，由此如果指定了任何用于读操作的地址，则包含多个字节的读-单位数据被作为一个单位从存储单元阵列连续传输，不会干扰用于从存储单元阵列读取数据的切换字线的操作；从而实现与时钟信号同步的从读-数据锁存电路的时序输出所读取的数据。
下面参考相应的附图对本发明的具体实施例进行详细描述。
图1为根据本发明第一实施例的在预-取系统中工作的用于进行以4-字节单位猝发传输数据的第一新型半导体器件。
图2为示出根据所计算出的逻辑值“EXOR(异或)”切换4-字节数据的顺序的数据顺序切换电路如何操作的表；
图3为另一个数据顺序切换电路的示意图，其包含切换网络，该网络包含多个开关，每个开关具有预先设定的输入和输出路径；
图4为根据本发明第二实施例的在预-取系统中工作的用于进行以4-字节单位猝发传输数据的第一新型半导体器件。
本发明的第一方面提供一种切换单位数据的顺序的方法，将要连续传输的多个字节作为一个单位用于数据读和写操作中的至少一个，其中，根据存储区所指定的地址，通过对单位数据的任意顺序的切换，从而首先传输与所指定地址的单位数据中的一相应数据，接着以预定的基本的循环顺序连续传输剩余的数据，从而如果指定了存储区的任何一地址，则包含多个字节的单位数据作为一个单位被连续传输，不会干扰切换与存储区相连的字线的操作。
预定基本循环顺序最好被设定为这样一种顺序，即当设定了单位数据中的最初的地址数时设定其顺序。
最好构成单位数据的多字节的数目为2i，其中i为自然数。
最好根据被指定的地址和所计算的时钟值间的EXOR逻辑值切换单位数据的所有顺序，从而在与字节数相同的周期内进行时钟的计数操作。
另外，如果构成单位数据的多字节的数目为“m”，则所指定的地址由标题地址的低有效位给出，并设定低有效位由log2m给出。
同样的，最好通过彼此相连并形成具有多个信号路径的切换装置进行单位数据顺序的切换操作，并根据所指定的地址选择其中的任何一个，假设如果构成单位数据的多字节数位“m”，则由标题地址的低有效位给出所指定的地址，其中低有效位的数目由log2m给出，切换装置的数目由m2给出。
本发明的第二方面提供一种半导体器件，其能将数据写入存储区中并能从存储区读取数据，其中半导体器件具有用于切换单位数据顺序的电路，该单位数据包括将要作为一个单位连续传输的多个字节，用于数据读和写操作中的至少一种，从而，根据存储区所指定的地址，首先传输与所指定地址对应的单位数据的一相应数据，接着以预定的基本的循环顺序连续传输剩余的数据，从而如果指定了存储区的任何一地址，则包含多个字节的单位数据作为一个单位被连续传输，不会干扰切换与存储区相连的字线的操作。
最好预定基本循环顺序被设定为这样一种顺序，即当设定了单位数据中的最初的地址数时设定其顺序。
最好构成单位数据的多字节的数目为2i，其中i为自然数。
最好操作电路计算指定的地址和所计算的时钟值间的EXOR的逻辑值，假设时钟的计数操作在与字节数相同的周期内进行，从而操作电路，根据所计算的EXOR的逻辑值和所计算的时钟值切换单位数据的顺序。
另外，如果构成单位数据的多字节的数目为“m”，则所指定的地址由标题地址的低有效位给出，并设定低有效位由log2m给出。
同样的，最好通过彼此相连并形成具有多个信号路径的切换装置进行单位数据顺序的切换操作，并根据所指定的地址选择其中的任何一个，假设如果构成单位数据的多字节数为“m”，则由标题地址的低有效位给出所指定的地址，其中低有效位的数目由log2m给出，切换装置的数目由m2给出。
本发明的第三方面提供一种半导体存储器件，其包含：存储单元阵列；写-数据-锁存电路，用于接收与外部提供的时钟信号同步按时间顺序输入的数据，从而写-数据锁存电路并行输出包含多个字节的多个单位数据；时钟计数器，用于计数外部提供的时钟；地址解码器，用于解码对应于输入数据的地址的标题地址的低有效位；数据-顺序切换电路，与时钟电路相连，用于从时钟计数器接收计数的时钟，数据-顺序切换电路与地址解码器相连，用于从地址解码器接收被解码的低有效位，数据-顺序切换电路还与写-数据锁存电路相连，用于包含多个字节的单位数据的并行输出，以便切换包含作为一个单位将要被连续传输的多个字节的单位数据的顺序，从而，根据被解码的低有效位和所计数的时钟数值，首先传输对应由被解码的低有效位所指定的地址的单位数据的一相应数据，接着以预定的基本的循环顺序连续传输单位数据的剩余数据，由此如果指定了任何一地址，则包含多个字节的单位数据被作为一个单位连续传输到存储单元阵列，不会干扰用于将数据写入存储单元阵列的切换与存储区相连的字线的操作，同样操作数据-顺序切换电路，切换作为一个单位从存储单元阵列连续传输的读单位数据的顺序，从而，根据被解码的低有效位和所计数的时钟数值，首先从数据-顺序切换电路输出对应由被解码的低有效位所指定用于读操作的地址的读-单位数据的数据，接着以预定的基本的循环顺序连续输出读-单位数据的剩余数据，由此如果指定了任何一地址，则包含多个字节的单位数据被作为一个单位从存储单元阵列连续传输，不会干扰用于从存储单元阵列读取数据的切换字线的操作；及读-数据锁存电路，其与数据顺序切换电路相连，用于接收来自数据-顺序切换电路的输出，以实现与时钟信号同步的读-数据的时序输出。
预定基本循环顺序最好被设定为这样一种顺序，即当设定了单位数据中的最初的地址数时设定其顺序。
构成单位数据的多字节的数目最好为2i，其中i为自然数。
最好操作数据-顺序切换电路以计算指定的地址和所计算的时钟值间的EXOR的逻辑值，假设时钟的计数操作在与字节数相同的周期内进行，从而操作数据顺序切换电路，根据所计算的EXOR的逻辑值和所计算的时钟值切换单位数据的顺序。
另外，如果构成单位数据的多字节的数目为“m”，则所指定的地址由标题地址的低有效位给出，并设定低有效位由log2m给出。
同样的，最好数据-顺序切换电路包含多个切换装置的互连网络以形成多个信号路径，从而并根据所指定的地址选择其中的任何一个，假设如果构成单位数据的多字节数为“m”，则由标题地址的低有效位给出所指定的地址，其中低有效位的数目由log2m给出，切换装置的数目由m2给出。
最好还包含一个数据缓冲电路，其设置在存储单元阵列与数据-顺序切换电路之间，用于在数据-顺序切换电路的切换操作期间锁存从存储单元阵列读出的数据。
本发明的第四方面提供一种半导体存储器件，其包含：存储单元阵列；写-数据-锁存电路，用于接收与外部提供的时钟信号同步按时间顺序输入的数据，从而写-数据锁存电路并行输出包含多个字节的多个单位数据；时钟计数器，用于计数外部提供的时钟；地址解码器，用于解码对应于输入数据的地址的标题地址的低有效位；数据-顺序切换电路，与时钟电路相连，用于从时钟计数器接收计数的时钟，数据-顺序切换电路与地址解码器相连，用于从地址解码器接收被解码的低有效位，数据-顺序切换电路还与写-数据锁存电路相连，用于接收包含多个字节的单位数据的并行输出，以便切换包含作为一个单位将要被连续传输的多个字节的单位数据的顺序，从而，根据被解码的低有效位和所计数的时钟数值，首先传输对应由被解码的低有效位所指定的地址的单位数据的一相应数据，接着以预定的基本的循环顺序连续传输单位数据的剩余数据，由此如果指定了任何一地址，则包含多个字节的单位数据被作为一个单位连续传输到存储单元阵列，不会干扰用于将数据写入存储单元阵列的切换与存储区相连的字线的操作；读-数据锁存电路，其与数据顺序切换电路相连，用于接收来自数据-顺序切换电路的输出，以实现与时钟信号同步的读-数据的时序输出；及与时钟计数器相连用于从时钟计数器接收计数的时钟值的数据-顺序控制电路，数据顺序切换电路还与地址解码器相连用于从地址解码器接收被解码的低有效位，数据-顺序控制电路还与读-数据锁存电路相连用于切换读-数据锁存电路中的读-单位数据的顺序，从而根据被解码的低有效位和所计数的时钟数值，首先从读-数据锁存电路输出对应由被解码的低有效位所指定用于读操作的地址的读-单位数据的数据，接着以预定的基本的循环顺序连续输出读-单位数据的剩余数据，由此如果指定了任何一用于读操作的地址，则包含多个字节的读一单位数据被作为一个单位从存储单元阵列连续传输，不会干扰用于从存储单元阵列读取数据的切换字线的操作；从而实现与时钟信号同步的从读-数据锁存电路的时序输出所读取的数据。
最好预定基本循环顺序被设定为这样一种顺序，即当设定了单位数据中的最初的地址数时设定其顺序。
最好构成单位数据的多字节的数目为2i，其中i为自然数。
最好操作数据-顺序切换电路计算指定的地址和所计算的时钟值间的EXOR的逻辑值，假设时钟的计数操作在与字节数相同的周期内进行，从而操作数据顺序切换电路，根据所计算的EXOR的逻辑值和所计算的时钟值切换单位数据的顺序。
另外，如果构成单位数据的多字节的数目为“m”，则所指定的地址由标题地址的低有效位给出，并设定低有效位由log2m给出。同样的，最好数据-顺序切换电路包含多个切换装置的互连网络以形成多个信号路径，从而并根据所指定的地址选择其中的任何一个，假设如果构成单位数据的多字节数为“m”，则由标题地址的低有效位给出所指定的地址，其中低有效位的数目由log2m给出，切换装置的数目由m2给出。
如果构成单位数据的多字节数为“m”，则由标题地址的低有效位给出所指定的地址，其中低有效位的数目由log2m给出。
最好每个数据-顺序切换电路和数据-顺序控制电路包含多个切换装置的互连网络以形成多个信号路径，从而切换装置工作以根据所指定的地址选择多个路径中的任何一个，假设如果构成单位数据的多字节数为“m”，则由标题地址的低有效位给出所指定的地址，其中低有效位的数目由log2m给出，切换装置的数目由m2给出。
最好还包含一个数据缓冲电路，其设置在存储单元阵列与读-数据锁存电路之间，用于在数据-顺序控制电路的切换操作期间锁存从存储单元阵列读出的数据。
下面参考图1对本发明的第一实施例进行描述，图1为在预-取系统中工作的用于进行以4-字节位单位的猝发传输的第一新型半导体器件。单位字节的数目可以改变为2i，其中i为自然数。半导体存储器件具有包含多个存储单元的存储单元阵列1，用于保证以4-字节(A,B,C及D)为单位的数据的读和写的操作。在描述中假设多个位(A0,A1,A2,A3-Ay)对应于要被写和读的所需数据的标题地址，其中A0为最低有效位，而Ay为最高有效位。半导体存储器件还具有第一地址缓冲器13，用于接收从未示出的外部总线传输的中间有效位(A2,A3,-Ay)。半导体存储器件还具有第二地址缓冲器12，用于接收从外部总线传输的较高有效位(Ax+1,Ax+2,-Ax+y)。半导体存储器件还具有第三地址缓冲器10，用于接收从外部总线传输的低有效位(A1及A2)。半导体存储器件还具有列解码器2，其与第二地址缓冲器12的输出端相连用于接收来自第二地址缓冲器12的较高有效位(Ax+1,Ax+2,-Ax+y)，从而操作列解码器2将较高有效位(Ax+1,Ax+2,-Ax+y)解码为被解码的位线选择数据。列解码器2还与和存储单元阵列1相连的存储单元相连用于根据被解码的位线选择数据选择所指定的位线。半导体存储器件还具有行解码器，其与第一地址缓冲器的输出端相连用于从第一地址缓冲器13接收中间有效位(A2,A3,-Ax)，从而操作行解码器将中间有效位(A2,A3,-Ax)解码为被解码的字线选择数据。行解码器3还与和存储单元阵列1相连的存储单元相连用于根据被解码的字线选择数据选择所指定的字线。半导体存储器件还具有写-操作-目的的锁存电路4，用于接收连续数据D0,D1,D2,D3,-Dn的连续传输，连续数据D0,D1,D2,D3,-Dn通过未示出的外部总线按时序进行传输，其中“n”为自然数，从而操作写-操作-目的锁存电路4以锁存与外部提供的参考时钟信号同步的连续数据D0,D1,D2,D3,-Dn，用于以4-字节为单位从写-操作-目的锁存电路输出并行数据。半导体存储器件同样具有解码器11，其与第三地址缓冲器10的输出端相连用于从第三地址缓冲器10接收低有效位(A0及A2)，从而操作解码器11将低有效位(A1及A2)解码为被解码的地址数据。半导体存储器件还具有写放大器7，其与和存储单元阵列1的存储单元相连的位线相连，从而操作写放大器7将数据以4-字节为单位写入指定的存储单元。半导体存储器件还具有读出放大器8，其与和存储单元阵列1的存储单元相连的位线相连，从而操作读出放大器8从指定的存储单元以4-字节为单位读出数据。半导体存储器件具有数据缓冲器9，其与读出放大器8相连用于以4-字节为单位接收读取的数据并放大数据。半导体存储器件还具有读-操作-目的锁存电路5，用于从指定的存储单元接收4-字节为单位的读取的数据，从而操作读-操作-目的锁存电路5用于与参考时钟信号同步的以每4-字节为单位锁存读取的数据，用于按时序的从读操作目的锁存电路5输出连续数据。半导体存储器件还具有读/写控制电路14，用于产生控制信号以切换读和写操作。读/写操作控制电路14与写放大器7相连，读出放大器8和数据缓冲器9向其发送控制信号。半导体存储器件具有计数器15，用于接收外部提供的参考时钟信号以进行计数操作，从而获得计数值0,1,2或3，并进而解码计数的数值0,1,2，或3。计数器15与读/写控制电路14相连用于接收来自读/写控制电路14的控制信号。计数器15通过五个信号线与写操作目的锁存电路4和读操作目的锁存电路5相连用于向写操作目的锁存电路4和读操作目的锁存电路5发送被解码的计数值和控制信号。
此外，半导体存储器件具有数据顺序切换电路6，用于切换4-字节数据的顺序。数据顺序切换电路6与计数器15相连，用于从计数器15接收被解码的计数值和控制信号，并还与解码器11相连，用于接收从低有效位(A0及A1)起的被解码的地址数据，从而操作数据顺序切换电路6，根据被解码的地址数据，被解码的计数值及控制信号切换4-字节数据的顺序。数据顺序切换电路6还与写操作目的锁存电路4和读操作目的锁存电路5相连以及与写放大器7和数据缓冲器9相连。为了写操作的目的，数据顺序切换电路6从写操作目的锁存电路4接收以4-字节为单位的并行数据，用于根据被解码的地址数据和被解码的计数值切换4-字节数据的顺序，从而数据顺序切换电路6向写放大器7传输被切换顺序4-字节数据。为了读操作的目的，数据顺序切换电路6从数据缓冲器9接收以4-字节为单位的读取数据，用于根据被解码的地址数据和被解码的计数值切换4-字节读取数据的顺序，从而数据顺序切换电路6向读操作目的锁存电路5传送被切换顺序的4-字节读取数据。
在上面的描述中，在操作数据顺序切换电路6切换数据的顺序之前已经将所有的数据存储到写操作目的锁存电路4中。另一种方案是在当将数据存入写操作目的锁存电路4的同时在未示出的寄存器中指定数据锁存位置，为从写操作目的锁存电路4到写放大器7的输出的顺序直接传输锁存4-字节数据，以便使数据被写入具有较少数目数据块的存储单元阵列1中。
下面主要描述上述半导体存储器件的操作。连续数据D0,D1,D2,D3,-Dn与外部提供的参考时钟信号同步的输入半导体存储器件的输入端，其中输入端与写操作目的锁存电路4和读操作目的锁存电路5相连。写操作目的锁存电路4接收顺续传输的连续数据D0,D1,D2,D3,-Dn，从而操作写操作目的锁存电路4将连续数据D0,D1,D2,D3,-Dn转化为以4-字节为单位的并行数据。数据顺序切换电路6接收以4-字节为单位的并行数据，用于根据来自解码器11的被解码的地址数据和来自计数器15的被解码的计数值切换4-字节数据的顺序。数据顺序切换电路6向写放大器传输被切换顺序的4-字节数据，从而操作写放大器7将被切换顺序的4-字节数据写入由列解码器和行解码器3所指定的存储单元中。
同时，为了读操作的目的，读出放大器8被操作，从指定的存储单元读出4-字节单位的数据。与读出放大器8相连的数据缓冲器9接收读取的数据用于数据的放大。数据缓冲器9将放大的数据以4-字节为单位传输到数据顺序切换电路6。数据顺序切换电路6从数据缓冲器9以4-字节为单位接收读取的数据，从而操作数据顺序切换电路6根据来自解码器11的被解码的地址数据及来自计数器15的被解码的计数值切换4-字节读取数据的顺序，从而数据顺序切换电路6将被顺序切换的4-字节数据传输到读操作目的锁存电路5。操作读操作目的锁存电路锁存以4-字节为单位的读取的数据用于与参考时钟信号同步的从读操作目的锁存电路5按时序输出连续数据。
读/写控制电路14产生控制信号，从而操作读出放大器8在由数据顺序切换电路6对4-字节数据的切换操作期间从存储单元阵列1读取下一个数据，读取的数据被读出放大器8进行锁存。
下面将描述数据顺序切换电路6对4-字节数据的顺序进行切换的操作。操作数据顺序切换电路6以计算来自解码器11的标题地址的低有效位(A0及A1)及来自计数器15的被解码的计数值的逻辑值“EXOR”，从而数据顺序切换电路6根据所计算的逻辑值“EXOR”切换4-字节单位的数据的顺序。图2为数据顺序切换电路根据所计算的逻辑值“EXOR”切换4-字节单位的数据的操作的示意表。假设4-字节数据“D0,D1,D2，及D3”被输入数据顺序切换电路6。从计数器15进入数据顺序切换电路6的被解码的计数值总是以(0,0),(0,1),(1,0)，及(1,1)的顺序进行变化，如果标题地址的低有效位(A0及A1)是(0,0)，则逻辑值“EXOR”通过改变(0,0),(0,1),(1,0)及(1,1)的被解码的计数值从而以(0,0),(0,1),(1,0)及(1,1)的顺序进行变化，由此数据从数据顺序切换电路6以D0,D1,D2，及D3的顺序输出。如果标题地址的低有效位(A0及A1)为(0,1)，则逻辑值“EXOR”通过改变(0,0),(0,1),(1,0)，及(1,1)的被解码的计数值从而以(0,1),(0,0),(1,1)及(1,0)的顺序变化，由此数据从数据顺序切换电路6以D1,D0,D3,D2的顺序输出。如果标题地址的低有效位(A0及A1)为(1,0)，则逻辑值“EXOR”通过改变(0,1),(0,0),(1,1)及(1,0)的被解码的计数值从而以(1,0),(1,1),(0,0)及(0,1)的顺序进行变化，由此数据从数据顺序切换电路6以D2,D3,D0，及D1的顺序输出。如果标题地址的低有效位(A0及A1)为(1,1)，则逻辑值“EXOR”通过改变(0,1),(0,0),(1,1)，及(1,0)的被解码的计数值从而以(1,1),(1,0),(0,1)及(0,0)的顺序变化，由此数据从数据顺序切换电路6以D3,D2,D1,D0的顺序输出。
上述的顺序-切换的4-字节数据被写入由标题地址的低有效位指定的地址中。假设存储单元阵列1的区域“A”是以“地址0”，“地址4”及“地址8”的顺序被定位，存储单元阵列1的区域“B”是以“地址1”,“地址5”及“地址9”的顺序被定位，存储单元阵列1的区域“C”是以“地址2”，“地址6”及“地址10”的顺序被定位，存储单元阵列1的区域“D”是以“地址3”，“地址6”及“地址11”的顺序被定位。如果标题地址的低有效位(A0及A1)是(1,0)，指定地址“地址2”，则数据“D2”被存入存储单元阵列1的区域“C”，数据“D3”被存入存储单元阵列1的区域“D”，数据“D0”被存入存储单元阵列1的区域“A”，数据“D1”被存入存储单元阵列1的区域“B”。正如这里所述，即使以任何顺序输入数据D0,D1,D2,D3，数据顺序切换电路6切换数据D0,D1,D2,D3的顺序，从而各个数据D0,D1,D2,D3对应与它们的地址被存入区域“A”,“B”,“C”,“D”。
下面将对半导体存储器件的数据读操作进行描述。如果标题地址的低有效位是(0,0)，指定“地址0”，则首先输出存在存储单元阵列1的区域“A”中的数据D0，接着输出存在存储单元阵列1的区域“B”中的数据D1，然后输出存在存储单元阵列1的区域“C”中的数据D2，最后输出存在存储单元阵列1的区域“D”中的数据D3。如果标题地址的低有效位(A0及A1)是(0,1)，指定“地址1”，则首先输出存在存储单元阵列1的区域“B”中的数据D1，接着输出存在存储单元阵列1的区域“A”中的数据D0，然后输出存在存储单元阵列1的区域“D”中的数据D3，最后输出存在存储单元阵列1的区域“C”中的数据D2。如果标题地址的低有效位(A0及A1)是(1,0)，指定“地址2”，则首先输出存在存储单元阵列1的区域“C”中的数据D2，接着输出存在存储单元阵列1的区域“D”中的数据D3，然后输出存在存储单元阵列1的区域“A”中的数据D0，最后输出存在存储单元阵列1的区域“B”中的数据D1。如果标题地址的低有效位(A0及A1)是(1,1)，指定“地址3”，则首先输出存在存储单元阵列1的区域“D”中的数据D3，接着输出存在存储单元阵列1的区域“C”中的数据D2，然后输出存在存储单元阵列1的区域“B”中的数据D1，最后输出存在存储单元阵列1的区域“A”中的数据D0。如上所述，即使指定了任何地址，也首先输出对应于所指定地址的数据。
在上面的实施例中，4-字节数据被同时写入和读出存储单元阵列1。也即，被同时写入和读出存储单元阵列的数据数为4。如果m-字节数据被同时写入和读出存储单元阵列1或同时写入和读出存储单元阵列的数据数是“m”，则操作数据顺序切换电路6以计算低有效位及时钟计数器输出的逻辑值“EXOR”，其中低有效位的数目被限定为log2m，从而根据所计算的逻辑值“EXOR”确定数据输出的顺序。
如果，如上所述，通过未示出的CPU读出以4-字节为单位的数据D0,D1,-Dn，则同时从存储单元阵列1读出或写入的数据的适宜的单位或组被固定为D0到D3,D4到D7，及Dn-3到Dn，假设同时从存储单元阵列1读出或写入适宜的数据单位或数据组时不需要对字线的切换操作。
根据本发明，在当数据顺序切换电路6切换前面数据组的顺序时将下一组数据存储进读出放大器8，随后读操作目的锁存电路5锁存前面数据组的被切换顺序的数据，为此，CPU被允许连续抽取数据，从而提高外部数据总线的自由度。
数据顺序切换电路6使用简单逻辑切换数据的顺序，为此，即使在多个字节的数据将被猝发传输时也可实现高速的处理。
图3中示出了本发明的第一种变化形式，数据顺序切换电路6可包含由多个开关17构成的切换网，每个都具有预先设定的输入和输出路径，从而切换网络可根据低有效位的被解码的数据选择多种模式中的任何一个，例如(A0,A1)。也即，在此情况下，数据顺序切换电路6用不需时钟计数值选择多种模式中的一个。切换网络的结构使得在当数据输出的顺序是根据低有效位的逻辑值“EXOR”及时钟计数器15的输出进行确定的，数据以相同的顺序输出。如果m字节数据被同时写入或读出存储单元阵列1或同时写入及读出存储单元阵列1的数据数是“m”，则所需的切换开关17的数目是m2。同时写入和读出存储单元阵列1的数据数的增加导致所需开关17的数目的增加。然而，根据上面的描述，单个的数据顺序切换电路6通常用于写和读的操作，以减少电路所占的面积。开关17可包含单个的晶体管或多个传输门或逻辑门。
根据上面的实施例，所读取的数据从读出放大器8通过数据缓冲器9传输到数据顺序切换电路6。在传输到数据顺序切换电路6之前可暂时在数据缓冲器9种锁存数据。在此情况下，在数据顺序切换电路6切换数据顺序期间，可以准备从与字线相连的存储单元读取数据的操作。
根据上面的实施例，即使CPU只需要数据D3，连续数据D0,D1,D2,及D3被同时输出。然而，允许CPU忽略数据D0,D1,D2或在安装在其内的主高速缓冲存储器中复制数据D0,D1,D2。
上述的新型的半导体存储器件具有下面的优点。
数据顺序切换电路6成组的切换数据的顺序用于同时从存储单元阵列写入和读出数据，从而保证CPU首先获取由标题地址的低有效位指定的数据，随后按所切换的顺序连续获取剩余的数据，而无须切换所选的字线。
数据顺序切换电路6通常用于数据写和读操作，以减少所需的电路面积。
数据顺序切换电路6通过简单的逻辑操作计算标题地址的低有效位及时钟计数器的输出的EXOR，其中低有效位的数目由log2m决定，从而数据顺序切换电路6根据所计算的“EXOR”确定数据的顺序。
在当数据顺序切换电路6切换前面一组数据的顺序时将下面一组数据存入读出放大器8，接着读操作目的锁存电路5锁存前面一组的顺序切换的数据，从而允许CPU在无等待操作的情况下连续获取数据，从而提高外部总线的自由度。
第二实施例
下面参考图4详细描述本发明的第二实施例，图4为根据本发明第二实施例的在预-取系统中工作的用于进行以4-字节为单位的猝发传输的第二种新型半导体器件。单位字节的数目可以改变为2i，其中i为自然数。第二实施例与第一实施例的区别在于数据顺序切换电路被提供用于切换数据写操作中的数据的顺序，而数据顺序控制电路同样提供用于切换数据读操作中的数据的顺序，从而即使同时从存储单元阵列写入和读出的数据数增大，也可抑制数据顺序切换电路的面积的增大。
半导体存储器件具有包含多个存储单元的存储单元阵列1，用于保证以4-字节(A,B,C及D)为单位的数据的读和写的操作。在描述中假设多个位(A0,A1,A2,A3-Ay)对应于要被写和读的所需数据的标题地址，其中A0为最低有效位，而Ay为最高有效位。半导体存储器件还具有第一地址缓冲器13，用于接收从未示出的外部总线传输的中间有效位(A2,A3,-Ay)。半导体存储器件还具有第二地址缓冲器12，用于接收从外部总线传输的较高有效位(Ax+1,Ax+2,-Ax+y)。半导体存储器件还具有第三地址缓冲器10，用于接收从外部总线传输的较低有效位(A1及A2)。半导体存储器件还具有列解码器2，其与第二地址缓冲器12的输出端相连用于接收来自第二地址缓冲器12的较高有效位(Ax+1,Ax+2,-Ax+y)，从而操作列解码器2将较高有效位(Ax+1,Ax+2,-Ax+y)解码为被解码的位线选择数据。列解码器2还与和存储单元阵列1相连的存储单元相连用于根据被解码的位线选择数据选择所指定的位线。半导体存储器件还具有行解码器3，其与第一地址缓冲器13的输出端相连用于从第一地址缓冲器13接收中间有效位(A2,A3,-Ax)，从而操作行解码器将中间有效位(A2,A3,-Ax)解码为被解码的字线选择数据。行解码器3还与和存储单元阵列1相连的存储单元相连用于根据被解码的字线选择数据选择所指定的字线。半导体存储器件还具有写-操作-目的的锁存电路4，用于接收连续数据D0,D1,D2,D3,-Dn的连续传输，连续数据D0,D1,D2,D3,-Dn通过未示出的外部总线按时序进行传输，其中“n”为自然数，从而操作写-操作-目的锁存电路4，以锁存与外部提供的参考时钟信号同步的连续数据D0,D1,D2,D3,-Dn，用于以4-字节为单位从写-操作-目的锁存电路输出并行数据。半导体存储器件还具有解码器11，其与第三地址缓冲器10的输出端相连用于从第三地址缓冲器10接收低有效位(A0及A2)，从而操作解码器11将低有效位(A1及A2)解码为被解码的地址数据。半导体存储器件还具有写放大器7，其与和存储单元阵列1的存储单元相连的位线相连，从而操作写放大器7将数据以4-字节为单位写入指定的存储单元。半导体存储器件还具有读出放大器8，其与和存储单元阵列1的存储单元相连的位线相连，从而操作读出放大器8从指定的存储单元以4-字节为单位读出数据。半导体存储器件具有数据缓冲器9，其与读出放大器8相连用于以4-字节为单位接收读取的数据并放大数据。半导体存储器件还具有与数据缓冲器9相连的读-操作-目的锁存电路5，用于从数据缓冲器9接收4-字节为单位的读取的数据，从而操作读-操作-目的锁存电路5用于与参考时钟信号同步的以每4-字节为单位锁存读取的数据，用于按时序的从读操作目的锁存电路5输出连续数据。半导体存储器件还具有读/写控制电路14，用于产生控制信号以切换读和写操作。读/写操作控制电路14与写放大器7相连，读出放大器8和数据缓冲器9向其发送控制信号。半导体存储器件具有计数器15，用于接收外部提供的参考时钟信号以进行计数操作，从而获得计数值0,1,2或3，并进而解码计数的数值0,1,2,或3。计数器15与读/写控制电路14相连用于接收来自读/写控制电路14的控制信号。计数器15通过五个信号线与写操作目的锁存电路4和读操作目的锁存电路5相连用于向写操作目的锁存电路4和读操作目的锁存电路5发送被解码的计数值和控制信号。
此外，半导体存储器件具有数据顺序切换电路6，用于切换4-字节数据的顺序。数据顺序切换电路6与计数器15相连，用于从计数器15接收被解码的计数值和控制信号，并还与解码器11相连，用于从低有效位(A0及A1)接收被解码的地址数据，从而操作数据顺序切换电路6，根据被解码的地址数据，被解码的计数值及控制信号切换4-字节数据的顺序。数据顺序切换电路6还与写操作目的锁存电路4和写放大器7相连。为了写操作的目的，数据顺序切换电路6从写操作目的锁存电路4接收以4-字节为单位的并行数据，用于根据被解码的地址数据和被解码的计数值以及控制信号切换4-字节数据的顺序，从而数据顺序切换电路6向写放大器7传输被切换顺序的4-字节数据。
此外，半导体存储器件具有数据顺序控制电路16，用于切换4-字节数据的顺序。数据顺序控制电路16与计数器15相连用于从计数器15接收被解码的计数值和控制信号，并与解码器11相连用于从低有效位(A0及A1)接收被解码的地址数据，从而数据顺序控制电路16根据被解码的地址数据，被解码的计数值及控制信号切换4-字节数据的顺序。数据顺序控制电路16还与读操作目的锁存电路5相连。为了读操作的目的，数据顺序控制电路16根据被解码的地址数据及被解码的计数值切换锁存在读操作目的锁存电路5中的4-字节数据的顺序，从而读操作目的锁存电路5按切换的顺序输出读取的数据。
在上面的描述中，在操作数据顺序切换电路6切换数据的顺序之前已经将所有的数据存储到写操作目的锁存电路4中。另一种方案是在当将数据存入写操作目的锁存电路4的同时在未示出的寄存器中指定数据锁存位置，为从写操作目的锁存电路4到写放大器7的输出的顺序直接传输锁存4-字节数据，以便与切换数据顺序提供相同的效果，由此数据被写入具有较少数目数据块的存储单元阵列1中。
下面主要描述上述半导体存储器件的操作。连续数据D0,D1,D2,D3,-Dn被外部提供的参考时钟信号同步的输入半导体存储器件的输入端，其中输入端与写操作目的锁存电路4和读操作目的锁存电路5相连。写操作目的锁存电路4接收顺序传输的连续数据D0,D1,D2,D3,-Dn，从而操作写操作目的锁存电路4将连续数据D0,D1,D2,D3,-Dn转化为以4-字节为单位的并行数据。数据顺序切换电路6接收以4-字节为单位的并行数据，用于根据来自解码器11的被解码的地址数据和来自计数器15的被解码的计数值切换4-字节数据的顺序。数据顺序切换电路6向写放大器7传输被切换顺序的4-字节数据，从而操作写放大器7将被切换顺序的4-字节数据写入由列解码器2和行解码器3所指定的存储单元中。
同时，为了读操作的目的，读出放大器8被操作以从指定的存储单元读出4-字节单位的数据。与读出放大器8相连的数据缓冲器9接收读取的数据用于数据的放大。数据缓冲器9将放大的数据以4-字节为单位传输到读操作目的锁存电路5。读操作目的锁存电路5接收来自数据缓冲器9的以4-字节为单位的读取的数据从而数据顺序控制电路16产生控制信号，根据来自解码器11的被解码的地址数据及来自时钟计数器15的被解码的计数值控制或切换所输出的4-字节数据的顺序，从而读操作目的锁存电路5与时钟信号同步的示出顺序切换的数据的输出。
读/写控制电路14产生控制信号，从而操作读出放大器8在由数据顺序切换电路6对4-字节数据的切换操作期间从存储单元阵列1读取下一个数据，读取的数据被读出放大器8进行锁存。
下面将描述数据顺序切换电路6对4-字节数据的顺序进行切换的操作。操作数据顺序切换电路6计算来自解码器11的标题地址的低有效位(A0及A1)及来自计数器15的被解码的计数值的逻辑值“EXOR”，从而数据顺序切换电路6根据所计算的逻辑值“EXOR”切换4-字节单位的数据的顺序。图2为数据顺序切换电路根据所计算的逻辑值“EXOR”切换4-字节单位的数据的操作的示意表。假设4-字节数据“D0,D1,D2，及D3”被输入数据顺序切换电路6。从计数器15进入数据顺序切换电路6的被解码的计数值总是以(0,0),(0,1),(1,0)，及(1,1)的顺序进行变化，如果标题地址的低有效位(A0及A1)是(0,0)，则逻辑值“EXOR”通过改变(0,0),(0,1),(1,0)及(1,1)的被解码的计数值从而以(0,0),(0,1),(1,0)及(1, 1)的顺序进行变化，由此数据从数据顺序切换电路6以D0,D1,D2,及D3的顺序输出。如果标题地址的低有效位(A0及A1)为(0,1),则逻辑值“EXOR”通过改变(0,0),(0,1),(1,0)，及(1,1)的被解码的计数值从而以(0,1),(0,0),(1,1)及(1,0)的顺序变化，由此数据从数据顺序切换电路6以D1,D0,D3,D2的顺序输出。如果标题地址的低有效位(A0及A1)为(1,0)，则逻辑值“EXOR”通过改变(0,1),(0,0),(1,1)及(1,0)的被解码的计数值从而以(1,0),(1,1),(0,0)及(0,1)的顺序进行变化，由此数据从数据顺序切换电路6以D2,D3,D0，及D1的顺序输出。如果标题地址的低有效位(A0及A1)为(1,1)，则逻辑值“EXOR”通过改变(0,1),(0,0),(1,1)，及(1,0)的被解码的计数值从而以(1,1),(1,0),(0,1)及(0,0)的顺序变化，由此数据从数据顺序切换电路6以D3,D2,D1,D0的顺序输出。
上述的顺序-切换的4-字节数据被写入由标题地址的低有效位指定的地址中。假设存储单元阵列1的区域“A”是以“地址0”，“地址4”及“地址8”的顺序被定位，存储单元阵列1的区域“B”是以“地址1”，“地址5”及“地址9”的顺序被定位，存储单元阵列1的区域“C”是以“地址2”，“地址6”及“地址10”的顺序被定位，存储单元阵列1的区域“D”是以“地址3”，“地址6”及“地址11”的顺序被定位。如果标题地址的低有效位(A0及A1)是(1,0)，指定地址“地址2”，则数据“D2”被存入存储单元阵列1的区域“C”，数据“D3”被存入存储单元阵列1的区域“D”，数据“D0”被存入存储单元阵列1的区域“A”，数据“D1”被存入存储单元阵列1的区域“B”。正如这里所述，即使以任何顺序输入数据D0,D1,D2,D3，数据顺序切换电路6切换数据D0,D1,D2,D3的顺序，从而各个数据D0,D1,D2,D3对应与它们的地址被存入区域“A”,“B”,“C”,“D”。
下面将对半导体存储器件的数据读操作进行描述。如果标题地址的低有效位是(0,0)，指定“地址0”，则首先输出存在存储单元阵列1的区域“A”中的数据D0，接着输出存在存储单元阵列1的区域“B”中的数据D1，然后输出存在存储单元阵列1的区域“C”中的数据D2，最后输出存在存储单元阵列1的区域“D”中的数据D3。如果标题地址的低有效位(A0及A1)是(0,1)，指定“地址1”，则首先输出存在存储单元阵列1的区域“B”中的数据D1，接着输出存在存储单元阵列1的区域“A”中的数据D0，然后输出存在存储单元阵列1的区域“D”中的数据D3，最后输出存在存储单元阵列1的区域“C”中的数据D2。如果标题地址的低有效位(A0及A1)是(1,0)，指定“地址2”，则首先输出存在存储单元阵列1的区域“C”中的数据D2，接着输出存在存储单元阵列1的区域“D”中的数据D3，然后输出存在存储单元阵列1的区域“A”中的数据D0，最后输出存在存储单元阵列1的区域“B”中的数据D1。如果标题地址的低有效位(A0及A1)是(1,1)，指定“地址3”，则首先输出存在存储单元阵列1的区域“D”中的数据D3，接着输出存在存储单元阵列1的区域“C”中的数据D2，然后输出存在存储单元阵列1的区域“B”中的数据D1，最后输出存在存储单元阵列1的区域“A”中的数据D0。如上所述，即使指定了任何地址，也首先输出对应于所指定地址的数据。
在上面的实施例中，4-字节数据被同时写入和读出存储单元阵列1。也即，被同时写入和读出存储单元阵列的数据数为4。如果m-字节数据被同时写入和读出存储单元阵列1或同时写入和读出存储单元阵列的数据数是“m”，则操作数据顺序切换电路6计算低有效位及时钟计数器输出的逻辑值“EXOR”，其中低有效位的数目被限定为log2m，从而根据所计算的逻辑值“EXOR”确定数据输出的顺序。
如果，如上所述，通过未示出的CPU读出以4-字节为单位的数据D0,D1,-Dn，则同时从存储单元阵列1读出或写入的数据的适宜的单位或组被固定为D0到D3,D4到D7，及Dn-3到Dn，假设同时从存储单元阵列1读出或写入适宜的数据单位或数据组时不需要对字线的切换操作。
根据本发明，在当数据顺序切换电路6切换前面数据组的顺序时将下一组数据存储进读出放大器8，随后读操作目的锁存电路5锁存前面数据组的被切换顺序的数据，为此，CPU被允许连续抽取数据，从而提高外部数据总线的自由度。
数据顺序切换电路6使用简单的逻辑切换数据的顺序，为此，即使在多个字节的数据将被猝发传输时也可实现高速的处理。
图3中示出了本发明的第一种变化形式，每个数据顺序切换电路6和数据顺序控制电路16可包含由多个开关17构成的切换网，每个都具有预先设定的输入和输出路径，从而切换网络可根据低有效位的被解码的数据选择多种模式中的任何一个，例如(A0,A1)。也即，在此情况下，数据顺序切换电路6不需用时钟计数值选择多种模式中的一个。切换网络的结构使得在当数据输出的顺序是根据低有效位的逻辑值“EXOR”及时钟计数器15的输出进行确定时，数据以相同的顺序输出。如果m-字节数据被同时写入或读出存储单元阵列1或同时写入及读出存储单元阵列1的数据数是“m”，则所需的切换开关17的数目是m2。同时写入和读出存储单元阵列1的数据数的增加导致所需开关17的数目的增加。然而，根据上面的描述，单个的数据顺序切换电路6通常用于写和读的操作，以减少电路所占的面积。开关17可包含单个的晶体管或数个传输门或逻辑门。
根据上面的实施例，所读取的数据从读出放大器8通过数据缓冲器9传输到数据顺序切换电路6。在传输到数据顺序切换电路6之前可暂时在数据缓冲器9种锁存数据。在此情况下，在数据顺序切换电路6切换数据顺序期间，可以准备从与字线相连的存储单元读取数据的操作。
根据上面的实施例，即使CPU只需要数据D3，连续数据D0,D1,D2，及D3被同时输出。然而，允许CPU忽略数据D0,D1,D2或在安装在其内的主高速缓冲存储器中复制数据D0,D1,D2。
上述的新型的半导体存储器件具有下面的优点。
每个数据顺序切换电路6和数据顺序控制电路16成组的切换数据的顺序用于同时从存储单元阵列写入和读出数据，从而保证CPU首先获取由标题地址的低有效位指定的数据，随后按所切换的顺序连续获取剩余的数据，而无须切换所选的字线。
数据顺序切换电路6通过简单的逻辑操作计算标题地址的低有效位及时钟计数器的输出的EXOR，其中低有效位的数目由log2m决定，从而数据顺序切换电路6根据所计算的“EXOR”确定数据的顺序。
不仅数据顺序切换电路6被提供用于切换数据读操作中的数据的顺序，而且数据顺序控制电路16单独提供用于切换数据读操作中的数据的顺序，从而即使增加从存储单元阵列1同时写入和读出的数据数，也可抑制数据顺序切换电路6的所需的面积。
上述半导体存储器件的数据读出线路不具有构成数据顺序切换电路的晶体管。这实现了电路设计中的最小布线距离，从而减少了芯片面积，并抑制了线路中信号传输的延迟。
对本领域的技术人员而言，本发明可作各种修改，但需明确的是本发明所示出并描述的实施例并不构成对本发明的限制，相应的，需明确权利要求包含在本发明实质及范围内的各种变化。

Claims (26)

1．一种切换包含多字节的单位数据的方法，所述单位数据对于至少一个数据写或读操作被作为一个单位连续传输，其特征在于：
其中，根据存储区的所指定的地址，通过对所述单位数据的任意顺序的切换，从而首先传输与所述指定地址对应的所述单位数据的一相应数据，接着以预定的基本的循环顺序连续传输剩余的数据，从而如果指定了所述存储区的任何一地址，则包含所述多个字节的所述单位数据作为一个单位被连续传输，不会干扰切换与所述存储区相连的字线的操作。
2．根据权利要求1所述的方法，其特征在于所述预定基本循环顺序被设定为这样一种顺序，即当设定了所述单位数据中的最初地址数时设定其顺序。
3．根据权利要求1所述的方法，其特征在于构成所述单位数据的所述多字节的数目为2i，其中i为自然数。
4．根据权利要求1所述的方法，其特征在于根据所述被指定的地址和所计算的时钟值间的EXOR逻辑值切换所述单位数据的顺序，设定所述时钟的计数操作在与所述字节数相同的周期内进行。
5．根据权利要求4所述的方法，其特征在于如果构成所述单位数据的所述多字节的数目为“m”，则所述指定的地址由标题地址的低有效位给出，并设定所述低有效位由log2m给出。
6．根据权利要求1所述的方法，其特征在于通过多个彼此互连构成具有多个信号路径的切换装置的切换操作切换所述单位数据的任意顺序，从而并根据所述指定的地址选择其中的任何一个，设定如果构成所述单位数据的所述多字节数为“m”，则由标题地址的低有效位给出所述指定的地址，其中所述低有效位的数目由log2m给出，所述切换装置的数目由m2给出。
7．一种将数据写入存储区及从所述存储区读出数据的半导体存储器件，其特征在于：
所述半导体存储器件具有用于切换单位数据顺序的电路，其中所述的单位数据包含多个字节，且单位数据对于至少一个数据写或读操作被作为一个单位连续传输，从而，根据存储区所指定的地址，首先传输与所述指定的地址对应的所述单位数据中的一相应数据，接着以预定的基本的循环顺序连续传输剩余的数据，从而如果指定了所述存储区的任何一地址，则包含所述多个字节的所述单位数据作为一个单位被连续传输，不会干扰切换与所述存储区相连的字线的操作。
8．根据权利要求7所述的半导体器件，其特征在于所述预定基本循环顺序被设定为这样一种顺序，即当设定了所述单位数据中的最初的地址数时设定其顺序。
9．根据权利要求7所述的半导体器件，其特征在于构成所述单位数据的所述多字节的数目为2i，其中i为自然数。
10．根据权利要求7所述的半导体器件，其特征在于操作所述电路以计算所述被指定的地址和所计算的时钟值间的EXOR逻辑值，设定所述时钟的计数操作在与所述字节数相同的周期内进行，从而操作所述电路根据EXOR的所述计算的逻辑值和时钟的所述计算值切换所述单位数据的顺序。
11．根据权利要求10所述的半导体器件，其特征在于如果构成所述单位数据的所述多字节的数目为“m”，则所述指定的地址由标题地址的低有效位给出，设定所述低有效位由log2m给出。
12．根据权利要求所述的半导体器件，其特征在于所述电路包含多个切换装置的互连网络以形成多个信号路径，从而所述切换装置根据所述指定的地址选择所述多个路径中的任何一个，设如果构成所述单位数据的所述多字节数为“m”，则由标题地址的低有效位给出所述指定的地址，其中所述低有效位的数目由log2m给出，所述切换装置的数目由m2给出。
13．一种半导体存储器件，其特征在于包含：
存储单元阵列；
写-数据-锁存电路，用于接收与外部提供的时钟信号同步按时间顺序输入的数据，从而所述写-数据锁存电路并行输出包含多个字节的多个单位数据；
时钟计数器，用于计数外部提供的时钟；
地址解码器，用于解码对应于所述输入数据的地址中标题地址的低有效位；
数据-顺序切换电路，与所述时钟计数器相连，用于从所述时钟计数器接收计数的时钟，所述数据-顺序切换电路与所述地址解码器相连，用于从所述地址解码器接收被解码的低有效位，所述数据-顺序切换电路还与所述写-数据锁存电路相连，用于接收包含多个字节的所述单位数据的所述并行输出，以便切换包含作为一个单位将要被连续传输的多个字节的所述单位数据的顺序，从而，根据被解码的所述低有效位和所述计数的时钟数值，首先传输对应由所述被解码的低有效位所指定的地址的所述单位数据的一相应数据，接着以预定的基本的循环顺序连续传输所述单位数据的剩余数据，由此如果指定了任何一地址，则包含所述多个字节的所述单位数据被作为一个单位连续传输到所述存储单元阵列，不会干扰用于将所述数据写入所述存储单元阵列的切换与所述存储区相连的字线的操作，所述数据-顺序切换电路还切换作为一个单位从存储单元阵列连续传输的读单位数据的顺序，从而，根据所述被解码的低有效位和所述计数的时钟数值，首先从所述数据-顺序切换电路输出对应由被解码的所述低有效位所指定的用于读操作的地址的所述读-单位数据的数据，接着以所述预定的基本的循环顺序连续输出所述读-单位数据的剩余数据，由此如果指定了任何一地址，则包含所述多个字节的所述单位数据被作为一个单位从所述存储单元阵列连续传输，不会干扰用于从所述存储单元阵列读取所述数据的切换所述字线的操作；及
读-数据锁存电路，其与所述数据顺序切换电路相连，用于接收来自所述数据-顺序切换电路的输出，以实现与所述时钟信号同步的所述读-数据的时序输出。
14．根据权利要求13所述的半导体器件，其特征在于所述预定基本循环顺序被设定为这样一种顺序，即当设定了所述单位数据中的最初的地址数时设定其顺序。
15．根据权利要求13所述的半导体器件，其特征在于构成所述单位数据的所述多字节的数目为2i，其中i为自然数。
16．根据权利要求13所述的半导体器件，其特征在于操作所述电路以计算所述被指定的地址和所计算的时钟值间的EXOR逻辑值，设所述时钟的计数操作在与所述字节数相同的周期内进行，从而操作所述电路根据EXOR的所述计算的逻辑值和时钟的所述计算值切换所述单位数据的顺序。
17．根据权利要求16所述的半导体器件，其特征在于如果构成所述单位数据的所述多字节的数目为“m”，并设定所述低有效位由log2m给出，则所述指定的地址由标题地址的低有效位给出。
18．根据权利要求13所述的半导体器件，其特征在于所述电路包含多个切换装置的互连网络，以形成多个信号路径，从而所述切换装置根据所述指定的地址选择所述多个路径中的任何一个，设如果构成所述单位数据的所述多字节数为“m”，则由标题地址的低有效位给出所述指定的地址，其中所述低有效位的数目由log2m给出，所述切换装置的数目由m2给出。
19．根据权利要求13所述的半导体存储器件，其特征在于还包含设置在所述存储单元阵列与所述数据顺序切换电路之间的数据缓冲电路，用于在所述数据顺序切换电路的切换操作期间锁存来自所述存储单元阵列的所述读取数据。
20．一种半导体存储器件，其特征在于包含：
存储单元阵列；
写-数据-锁存电路，用于接收与外部提供的时钟信号同步按时间顺序输入的数据，从而所述写-数据锁存电路并行输出包含多个字节的多个单位数据；
时钟计数器，用于计数外部提供的时钟；
地址解码器，用于解码对应于所述输入数据的地址的标题地址的低有效位；
数据-顺序切换电路，与所述时钟计数器相连，用于从所述时钟计数器接收计数的时钟，所述数据-顺序切换电路与所述地址解码器相连，用于从所述地址解码器接收被解码的低有效位，所述数据-顺序切换电路还与所述写-数据锁存电路相连，用于接收包含多个字节的所述单位数据的所述并行输出，以便切换包含作为一个单位将要被连续传输的多个字节的所述单位数据的顺序，从而，根据所述被解码的低有效位和所述所计数的时钟数值，首先传输对应由被解码的所述低有效位所指定的地址的所述单位数据的一相应数据，接着以预定的基本的循环顺序连续传输所述单位数据的剩余数据，由此如果指定了任何一地址，则包含所述多个字节的所述单位数据被作为一个单位连续传输到所述存储单元阵列，不会干扰用于将所述数据写入所述存储单元阵列的切换与所述存储区相连的字线的操作；
读-数据锁存电路，其与所述存储单元阵列相连，用于接收来自所述存储单元阵列的作为一个单位连续传输的单位数据切换电路的输出；及
与所述时钟计数器相连用于从所述时钟计数器接收所述的计数的时钟值的数据-顺序控制电路，所述数据顺序切换电路还与所述地址解码器相连用于从所述地址解码器接收所述被解码的低有效位，所述数据-顺序控制电路还与所述读-数据锁存电路相连用于切换所述读-数据锁存电路中的所述读-单位数据的顺序，从而根据所述被解码的低有效位和所述所计数的时钟数值，首先从所述读-数据锁存电路输出对应由所述被解码的低有效位所指定用于所述读操作的地址的所述读-单位数据的数据，接着以所述预定的基本的循环顺序连续输出所述读-单位数据的剩余数据，由此如果指定了任何一用于读操作的地址，则包含所述多个字节的所述读-单位数据被作为一个单位从所述存储单元阵列连续传输，不会干扰用于从所述存储单元阵列读取所述数据的切换所述字线的操作；从而实现与所述时钟信号同步的从所述读-数据锁存电路的读数据的时序输出。
21．根据权利要求20所述的半导体器件，其特征在于所述预定基本循环顺序被设定为这样一种顺序，即当设定了所述单位数据中的最初的地址数时设定其顺序。
22．根据权利要求20所述的半导体器件，其特征在于构成所述单位数据的所述多字节的数目为2i，其中i为自然数．
23．根据权利要求20所述的半导体器件，其特征在于操作所述电路计算所述被指定的地址和所计算的时钟值间的EXOR逻辑值，设所述时钟的计数操作在与所述字节数相同的周期内进行，从而操作所述电路根据EXOR的所述计算的逻辑值和时钟的所述计算值切换所述单位数据的顺序，其中所述数据顺序控制电路包含多个切换装置的互连网络以形成多个信号路径，从而所述切换装置根据所述指定的地址选择所述多个路径中的任何一个，假设如果构成所述单位数据的所述多字节数为“m”，则由标题地址的低有效位给出所述指定的地址，其中所述低有效位的数目由log2m给出，所述切换装置的数目由m2给出。
24．根据权利要求23所述的半导体器件，其特征在于如果构成所述单位数据的所述多字节的数目为“m”，并设定所述低有效位由log2m给出，则所述指定的地址由标题地址的低有效位给出。
25．根据权利要求20所述的半导体器件，其特征在于每个所述数据顺序切换电路和所述数据顺序控制电路包含多个切换装置的互连网络以形成多个信号路径，从而所述切换装置根据所述指定的地址选择所述多个路径中的任何一个，假设如果构成所述单位数据的所述多字节数为“m”，则由标题地址的低有效位给出所述指定的地址，其中所述低有效位的数目由log2m给出，所述切换装置的数目由m2给出。
26．根据权利要求20所述的半导体存储器件，其特征在于还包含设置在所述存储单元阵列与所述读-数据锁存电路之间的数据缓冲电路，用于在所述数据顺序控制电路的切换操作期间锁存来自所述存储单元阵列的所述读取数据。
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