KR100328330B1 - 버스트 전송용 데이터 시퀀스를 변화시키는 것이 가능한 - Google Patents

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Abstract

본 발명은 메모리 영역에 데이터를 기록하고 메모리 영역으로부터 데이터를 독출하는 것이 가능한 반도체 메모리 장치를 제공하며, 이 반도체 메모리 장치는 데이터 기록 또는 독출 동작중에서 적어도 하나의 동작 동안에 복수개의 바이트로 구성된 단위 데이터의 시퀀스를 하나의 단위로 연속 전송되어지도록 스위칭하는 회로를 갖고, 메모리 영역의 지정된 어드레스에 따라서, 그 지정된 데이터에 대한 단위 데이터의 대응 데이터가 먼저 전송된 후, 나머지 데이터를 소정의 기본 주기 시퀀스로 연속 전송함으로써, 메모리 영역의 어떤 어드레스가 지정되게 되면, 복수개의 바이트로 구성된 단위 데이터가 메모리 영역에 접속된 워드선의 어떠한 스위칭 동작을 수행함이 없이 하나의 단위로 연속 전송된다.

Description

버스트 전송용 데이터 시퀀스를 변화시키는 것이 가능한 고속 반도체 메모리 장치 {HIGH SPEED SEMICONDUCTOR MEMORY DEVICE CAPABLE OF CHANGING DATA SEQUENCE FOR BURST TRANSMISSION}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 고속 데이터 기록 및 독출 동작을 위한 버스트 전송을 위해 데이터 시퀀스를 변경할 수 있는 고속 반도체 메모리 장치에 관한 것이다.
컴퓨터에 대한 최근 대두되는 문제중 하나는 향상된 고속 중앙 처리 장치 (CPU) 와 다이나믹 랜덤 액세스 메모리 (DRAM) 사이의 고속 수행 능력의 차가 크다는데 있다. 상술한 문제를 해결하기 위해서, CPU 와 DRAM 과 같은 주메모리 사이에 캐시 메모리를 제공하여 CPU 가 캐시 메모리를 액세스할 수 있도록 한 것이 제안되어 왔다. 이 캐시 메모리는 DRAM 과 같은 주메모리보다 작은 용량을 가지고 있지만, 고속 데이터 기록 및 독출 동작을 위한 고속 액세스가 가능하다. 캐시 메모리는 조메모리에 저장된 일부 데이터와 동일한 복사 데이터를 갖는다. 이들 복사 데이터는 복수 데이터 세트를 구비하고, 각각의 데이터 세트는 개별 블록에 저장된 연속 어드레스에 대응하는 복수의 데이터를 구비한다. 연속 데이터 세트는 캐시 메모리에 개별적으로 저장된다. CPU 는 캐시 메모리로부터 필요로하는 복사 데이터를 독출하기 위해 캐시 메모리를 액세스 했다. 그러나 캐시 메모리가 필요로 하는 복사 데이터를 갖고 있지 않은 경우, CPU 가 필요로하는 복사 데이터를 독출하기 위해 캐시 메모리중 비어 있는 메모리 영역을 제차 액세스하기 전에, 주메모리에 저장된 현재 필요로 하는 데이터의 복사가 캐시 메모리중 비어 있는 메모리 영역에 복사된다. 그러나, 캐시 메모리가 임의의 복사 데이터를 저장하기 위해 비어 있는 메모리 영역을 갖고 있지 않은 경우, CPU 가 캐시 메모리로부터 필요로하는 복사 데이터를 독출하기 위해 캐시 메모리를 액세스하기 전에, 비교적 요구도가 작은 데이터가 캐시 메모리로부터 주 메모리로 전송되어, 비어 있는 메모리 영역이 형성되고, 주메모리에 현재 필요로하는 데이터의 복사 데이터를 캐시 메모리중 비어있는 메모리 영역에 생성시킨다.
따라서, 연속 어드레스에 대응하는 연속 데이터 칼럼의 고속 기록 및 독출 동작을 위해 고속으로 캐시 메모리를 액세스하는 것이 주메모리에 요구된다. 이 요구에 응답하여,　　ＤＲＡＭ　은　연속　어드레스에　대응하는　데이터의　버스트　전송을　수행하도록　향상되어　왔고，　단　하나의　헤드　어드레스만이　지정되어，　외부로부터　공급되는　기준　클록　신호와　동기하여　데이터　칼럼의　형태로　헤드　어드레스에　후속하는　연속　어드레스에　대응하는　연속　데이터와　조합하여　이　헤드　어드레스　데이터의　기록　및　독출　동작을　한다．　　동기　ＤＲＡＭ　　및　고속　스태틱　랜덤　액세스　메모리　（ＳＲＡＭ）　는　버스트　전송이　가능한　종래의　향상된　주메모리이다．　　　　　버스트　전송을　위한　데이터　칼럼의　길이가　버스트　길이이다．
통상적으로，　제　１　페이지　모드를　갖는　범용　ＤＲＡＭ　은　연속적으로　데이터의　전송을　수행하여，　후속　데이터가　전송되기　전에　데이터가　전송된다．　향상된　범용　ＤＲＡＭ　의　데이터　전송　속도는　５０ＭＨｚ　로　２０　ｎｓ　이다．　　그동안，　　동기　ＤＲＡＭ　은　향상된　범용　ＤＲＡＭ　과　같이　데이터를　기록　및　독출하기　위해　데이터　전송을　수행하는 시간과　거의 동일한 시간이 걸린다. 　　 그럼에도　불구하고， 동기　ＤＲＡＭ　은　하나의　세트의　복수의　데이터를　동시에　기록　및　판독　동작을　하기　위한　멀티플렉싱　내부　처리가　가능하기　때문에，　　　데이터　전송은 버스트　전송　주파수라고　하는　１００ＭＨｚ　또는　그　이상의　기준　클록　신호　주파수에　대응하는　유효한　전송　속도로　수행된다．
한편，　프리패치　시스템은　주메모리의　멀티플렉싱　내부　처리로　데이터　입력　및　출력　속도　증가에　영향을　준다．　　　프리패치　시스템에서，메모리는　복수　데이터　세트의　동일한　복수의　내부　처리를　병렬로　수행한다．　　　데이터　입력은　순차적으로　수행되고，　이러한　이유　때문에　순차적으로　입력되거나　또는　도입되는　데이터는　병렬　내부　처리로　처리될　수있는　만큼의　데이터량을　축적하도록　일시적으로　래치되어, 　복수　데이터　세트의　동일한　복수　내부　처리가　병렬로　수행되며，　일시적으로　래치될　데이터의　수는　병렬　내부　처리의　수와　동일하다．　　　　병렬　내부　처리는　개별　기준　클록　신호를　개별적으로　필요로　하고，　이러한　이유　때문에　병렬　내부　처리와　동일한　기준　클록　신호의　수가　요구된다．
그러나，　　상술한　종래　프리패치　시스템　메모리　장치는　이하　문제가　대두된다．　　　ｎ　바이트　단위　버스트　전송을　수행하기　위해서는，　헤드　어드레스의　하위　비트　및　클록의　카운트수가　서로 가산되어 ｎ　바이트　단위로　데이터의　기록　및　독출　동작을　수행한다. 이　경우에， 독출될　데이터는　헤드　어드레스　데이터　및　헤드　어드레스에　후속하는　연속　어드레스를　갖는　후속하는　（ｎ－１）바이트　데이터로　이루어진다．　　예를들면，　　４개의　바이트가　ｎ바이트　데이터　（Ｄ０－Ｄｎ－１）로부터　독출되는　것을　생각할　수　있다． 　Ｄ０　가　헤드어드레스로서　지정되면，데이터　Ｄ０－Ｄ３　이　독출된다．　　　Ｄ２　가　헤드어드레스로서　지정되면　데이터　Ｄ２－Ｄ５　가　독출된다．　　　Ｄｋ　가　헤드어드레스로서　지정되면，　　데이터　Ｄｋ－Ｄｋ＋３　가　독출되며，　　여기에서　ｋ　는　０　내지　ｎ－４　이다．
데이터를　저장하는　메모리　셀　어레이는　공통　워드선에　접속된　４　개의　블록을　구비하는　것으로　가정한다．　　데이터　Ｄ０－Ｄ３　을　독출하기　위해서는，　동일한　공통　워드선을　지정할　필요가　있다．　　　데이터　Ｄ１－Ｄ４　를　독출하기　위해서는，　데이터　Ｄ１－Ｄ３　를　독출하는　제　１　공통　워드선과　데이터　Ｄ４　를　독출하는　제　２　공통　워드선　둘다를　지정할　필요가　있다．　　　즉，　데이터　Ｄ１－Ｄ３　를　저장하는　메모리에　공통으로　접속된　제　１　공통　워드선은　제　１　공통　워드선이　비활성　상태로　들어가기　전에　데이터　Ｄ１－Ｄ３를　독출하기　위해　활성화되고, 그후， 데이터　Ｄ４　를　저장하는　메모리셀에　접속된　제　２　공통　워드선이　선택되고，　또한　그　메모리셀에　접속된　비트선은　프리차지　상태로부터　벗어나게　되어　센스　증폭기가　데이터　Ｄ４　를　저장하는　메모리셀에　접속된 워드선을　활성화시켜　데이터　Ｄ４　를　독출한다．　　워드선을　스위칭하기위해　처리하는　동안，　　CPU 는 대기 처리와 접속하기를 요구한다. 데이터 D1-D4 를 독출하는 처리는 데이터 D0-D3 을 독출하는 처리보다 더 복잡해진다. 상기 설명은 기록 동작에 대해서 일반적이며 적절하다.
연속 어드레스에 대응하는 연속 데이터를 기록 및 독출하는데 필요한 시간은, 연속 데이터의 일부를 저장하는 메모리셀에 접속된 공통 워드선이 연속 데이터의 잔여 부분을 저장하는 메모리셀에 접속되는 다른 공통 워드선으로 스위칭될 필요가 있는 지의 여부에 의존한다. 필요하다면, 연속 데이터를 기록 및 독출하는데 필요한 시간은 상기 워드선 스위칭 동작에 필요한 시간에 크게 의존한다. 이것은 반도체 메모리 장치의 향상된 고속 수행능력을 구현하는 것을 어렵게 한다.
상술한 환경에서, 고속 데이터 기록 및 독출 동작을 위한 버스트 전송을 위해 신규한 고속 반도체 메모리에 대한 개발이 요구되어 왔다.
따라서, 본 발명의 목적은 상술한 문제와 무관한 신규한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 고속 데이터 기록 및 독출을 위한 버스트 전송을 위해 신규한 고속 반도체 메모리 장치를 제공하는데 있다.
제 1 본 발명은 하나 이상의 데이터 기록 및 독출 동작을 위한 단위로서 연속적으로 전송될 복수의 바이트로 이루어진 단위 데이터의 순서를 스위칭하는 방법을 제공하며, 메모리 영역의 지정 어드레스에 따라, 단위 데이터의 임의의 순서가 스위칭되어 지정 어드레스에 대한 단위 데이터의 대응 데이터가 먼저 전송되고, 그후, 소정의 기본 사이클 순서로 잔여 데이터가 연속적으로 전송되기 때문에, 메모리 영역의 임의의 어드레스가 지정되면, 복수의 바이트로 이루어진 단위 데이터가 메모리 영역에 접속된 워드선을 스위칭하는 임의의 동작을 개재시키지 않고 하나의 단위로서 연속적으로 전송된다.
제 2 본 발명은 메모리 영역에 데이터를 기록하고 메모리 영역으로부터 독출 데이터를 판독할 수 있는 반도체 메모리 장치를 제공하며, 반도체 메모리 장치는 하나 이상의 데이터 기록 또는 판독 동작으로서 연속적으로 전송될 복수의 바이트로 이루어진 단위 데이터의 순서를 스위칭하는 회로를 갖기 때문에, 메모리 영역의 지정 어드레스에 따라서, 먼저 지정 어드레스에 대한 단위 데이터의 대응하는 데이터가 전송되고, 그후, 소정의 기본 사이클 순선로 잔여 데이터가 연속적으로 전송되므로서, 메모리 영역의 임의의 어드레스가 지정되면, 메모리 영역에 접속된 워드선을 스위칭하는 임의의 동작을 개재시키지 않고 하나의 단위로서 연속적으로 전송된다.
제 3 본 발명은, 메모리셀 어레이; 외부로부터 공긍된 클록 신호에 동기하여 신간 순서적으로 입력된 입력 데이터를 수신하여 복수의 바이트로 이루어진 복수의 단위 데이터의 병렬 출력을 수행하는 기록 데이터 래치 회로; 외부로부터 공급된 클록을 카운트하는 클록 카운터; 입력 데이터에 대응하는 어드레스의 헤드 어드레스의 하위 비트를 디코딩하는 어드레스 디코더; 클록 카운터로부터 카운트된 클록 값을 수신하는 클록 카운터에 접속되고, 어드레스로부터 디코딩된 하위 비트를 수신하는 어드레스 디코더에 접속되고, 복수의 데이터로 이루어진 단위 데이터의 병렬 출력을 수신하는 기록데이터 래치 회로에 접속되어, 하나의 단위로서 연속적으로 전송될 복수의 바이트로 이루어진 단위 데이터의 순서를 스위칭하고, 디코딩된 하위 비트 및 카운트된 클록값에 따라서, 먼저 디코딩된 하위 비트에 의해 지정된 어드레스에 대한 단위 데이터의 대응하는 데이터가 전송되고, 그후 단위 데이터의 잔여 데이터가 소정의 기본 사이클 순서로 연속 전송되므로서, 어드레스가 지정되면 복수의 데이터로 이루어진 단위 데이터가 메모리셀 어레이에 데이터를 기록하기 위해 메모리 영역에 접속된 워드선을 스위칭하는 임의의 동작을 개재시키지 않고 메모리셀 어레이에 하나의 단위로서 연속적으로 전송되고, 메모리셀 어레이로부터 하나의 단위로서 연속적으로 전송된 단위 데이터를 독출하는 순서를 스위칭하도록 동작되어, 디코딩된 하위 비트 및 카운트된 클록값에 따라서, 먼저 독출 동작을 위해 디코딩된 하위 비트에 의해서 지정된 어드레스에 대한 독출 단위 데이터의 대응하는 데이터가 데이터 순서 스위칭 회로로부터 출력되고, 그후, 독출 단위 데이터의 잔여 데이터가 소정의 사이클 순서로 연속적으로 출력되므로서, 임의의 어드레스가 지정되면, 복수의 바이트로 이루어진 독출 단위 데이터는 메모리셀 어레이로부터 데이터를 독출하기 위해 워드선을 스위칭하는 임의의 동작을 개재시키지 않고 메모리셀 어레이로부터 하나의 단위로서 연속적으로 전송되는 데이터 순서 스위칭 회로; 및 클록 신호에 동기하여 독출 데이터의 시간 순서 출력을 구현하기 위해 데이터 순서 스위칭 회로로부터의 출력을 수신하는 데이터 순서 스위칭 회로에 접속되는 독출 데이터 래치 회로를 구비하는 반도체 메모리 장치를 제공한다.
제 4 본 발명은, 메모리셀 어레이; 외부로부터 공긍된 클록 신호에 동기하여 신간 순서적으로 입력된 입력 데이터를 수신하여 복수의 바이트로 이루어진 복수의 단위 데이터의 병렬 출력을 수행하는 기록 데이터 래치 회로; 외부로부터공급된 클록을 카운트하는 클록 카운터; 입력 데이터에 대응하는 어드레스의 헤드 어드레스의 하위 비트를 디코딩하는 어드레스 디코더; 클록 카운터로부터 카운트된 클록 값을 수신하는 클록 카운터에 접속되고, 어드레스로부터 디코딩된 하위 비트를 수신하는 어드레스 디코더에 접속되고, 복수의 데이터로 이루어진 단위 데이터의 병렬 출력을 수신하는 기록데이터 래치 회로에 접속되어, 하나의 단위로서 연속적으로 전송될 복수의 바이트로 이루어진 단위 데이터의 순서를 스위칭하고, 디코딩된 하위 비트 및 카운트된 클록값에 따라서, 먼저 디코딩된 하위 비트에 의해 지정된 어드레스에 대한 단위 데이터의 대응하는 데이터가 전송되고, 그후 단위 데이터의 잔여 데이터가 소정의 기본 사이클 순서로 연속 전송되므로서, 어드레스가 지정되면 복수의 데이터로 이루어진 단위 데이터가 메모리셀 어레이에 데이터를 기록하기 위해 메모리 영역에 접속된 워드선을 스위칭하는 임의의 동작을 개재시키지 않고 메모리셀 어레이에 하나의 단위로서 연속적으로 전송되는 데이터 순서 스위칭 회로; 메모리셀 어레이로부터 하나의 단위로서 연속적으로 전송된 독출 단위 데이터를 수신하는 메모리셀 어레이에 접속되는 독출 데이터 래치 회로; 및 클록 카운터로부터 카운트된 클록값을 수신하는 클록 카운터에 접속되고, 어드레스 디코더로부터 디코딩된 하위 비트를 수신하는 어드레스 디코더에 접속되고, 독출 데이터 래치 회로에서 독출 단위 데이터의 순서를 스위칭하는 독출 데이터 래치 회로에 접속되어, 디코딩된 하위 비트 및 카운트된 클록값에 따라서, 먼저 독출 동작을 위해 디코딩된 하위 비트에 의해서 지정된 어드레스에 대한 독출 단위 데이터의 대응하는 데이터가 독출 데이터 래치 회로로부터 출력되고, 그후, 독출 단위 데이터의 잔여 데이터가 소정의 기본 사이클 순서로 연속적으로 출력되므로서, 임의의 어드레스가 독출 동작을 위해 지정되면, 복수의 바이트로 이루어진 독출 단위 데이터가 메모리셀 어레이로부터 데이터를 독출하기 위해 워드선을 스위칭하는 임의의 동작을 개재시키지 않고 메모리셀 어레이로부터 하나의 단위로서 연속적으로 전송되므로서, 클록 신호와 동기하여 독출 데이터 래치 회로로부터 독출 데이터의 시간 순서 출력을 구현하는 데이터 순서 제어 회로를 구비하는 반도체 메모리 장치를 제공한다.
본 발명의 상술한 목적 및 그외의 목적, 형태 및 이점은 이하 상세한 설명으로부터 명백해질 것이다.
도 1 은 본 발명에 따른 제 1 실시예에서 4 바이트 단위로 데이터를 버스트 전송하는 프리패치 시스템에서 동작가능한 제 1 의 신규한 반도체 메모리 장치를 나타낸 블록도.
도 2 는 계산된 논리값 'EXOR' 에 따라서 4 바이트 데이터의 순서를 스위칭하는 데이터 순서 스위칭 회로의 동작법을 나타낸 표.
도 3 은 복수개의 스위치로 구성된 스위칭 네트워크를 구비하고, 각각이 이전에 설정된 입출력 경로를 갖는, 시퀀스 스위칭 회로의 선택적인 구성을 나타낸 다이어그램.
도 4 는 본 발명에 따른 제 2 실시예에서 4 바이트 단위의 데이터 버스트 전송을 위해 프리패치 시스템에서 동작가능한 신규한 제 2 반도체 메모리 장치를 나타낸 블럭도.
※ 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이2 : 칼럼 디코더
3 : 로우 디코더4 : 기록동작용 래치회로
5 : 독출동작용 래치회로6 : 데이터 시퀀스 스위칭 회로
7 : 기록 증폭기8 : 센스 증폭기
9 : 데이터 버퍼10 : 제 3 어드레스 버퍼
11 : 디코더12 : 제 2 어드레스 버퍼
13 : 제 1 어드레스 버퍼14 : 독출/기록 제어회로
15 : 카운터
제 1 의 본 발명은 메모리 영역 중에서 어떤 어드레스가 지정되면, 메모리 영역에 접속된 워드선을 스위칭시키는 어떠한 동작을 수행함이 없이 복수의 바이트를 구비한 단위 데이터는 하나의 단위로서 연속 전송되도록, 메모리 영역 중에서 지정된 어드레스에 따라서, 단위 데이터의 어떤 시퀀스가 스위칭되어 지정된 어드레스에 대한 단위 데이터 중에서 대응하는 하나의 데이터가 먼저 전송된 후, 나머지 데이터가 소정의 기본 주기 시퀀스로 연속 전송되는, 데이터 기록 또는 독출 동작 중에서 하나 이상의 동작에 대하여 하나의 단위로서 연속 전송되는 복수의 바이트를 구비한 단위 데이터의 시퀀스를 스위칭시키는 방법을 제공한다.
소정의 기본 주기 시퀀스는 단위 데이터의 최신 어드레스 번호가 지정될 경우의 시퀀스로 정의되는 것이 바람직하다.
또한, 단위 데이터를 구성하는 복수의 바이트의 가능한 수는 2i인 것이 바람직하며, 여기서 i 는 자연수이다.
또한, 클럭의 연산 동작이 복수의 바이트와 동수의 싸이클로 수행된다면, 단위 데이터의 어떤 시퀀스는 지정된 어드레스와 클럭계수값 사이의 EXOR 논리값에 따라서 스위칭되는 것이 바람직하다.
더욱이, 단위 데이터를 구성하는 복수의 바이트의 수가 'm' 이면, 지정된 어드레스는 헤드 어드레스의 하위 비트에 의하여 주어지는 것이 바람직하며, 하위 비트의 수는 log2m 으로 주어진다.
또한, 단위 데이터의 어떤 시퀀스는 복수의 신호 경로를 갖는 네트워크를 형성하도록 상호 접속된 복수의 스위칭 장치의 스위칭 동작에 의하여 스위칭되고, 이들 중에서 어떤 것도 지정된 어드레스에 따라서 선택 가능한 것이 바람직하고, 단위 데이터를 구성하는 복수의 바이트의 수가 'm' 이면, 지정된 어드레스는 헤드 어드레스의 하위 비트에 의하여 주어지고, 여기서 하위 비트의 수는 log2m 으로 주어지고 스위칭 장치의 수는 m2로 주어진다.
제 2 의 본 발명은 메모리 영역의 지정된 어드레스에 따라서, 지정된 어드레스에 대한 단위 데이터 중에서 대응하는 하나의 데이터가 먼저 전송된 후, 나머지 데이터가 소정의 기본 주기 시퀀스로 연속 전송됨으로써, 메모리 영역 중에서 어떤 어드레스가 지정되면, 메모리 영역에 접속된 워드선을 스위칭하는 어떠한 동작을 수행함이 없이 복수의 바이트를 구비한 단위 데이터가 하나의 단위로서 연속 전송되도록, 반도체 메모리 장치가 데이터 기록 또는 독출 동작 중에서 하나 이상의 동작에 대하여 하나의 단위로서 연속 전송되는 복수의 바이트를 구비한 단위 데이터의 시퀀스를 스위칭시키기 위한 회로를 갖는, 데이터를 메모리 영역에 기록하고 메모리 영역으로부터 데이터를 독출할 수 있는 반도체 메모리 장치를 제공한다.
소정의 기본 주기 시퀀스는 단위 데이터의 최신 어드레스 번호가 지정될 경우의 시퀀스로 정의되는 것이 바람직하다.
또한, 단위 데이터를 구성하는 복수의 바이트의 가능한 수는 2i인 것이 바람직하며, 여기서 i 는 자연수이다.
또한, 클럭의 연산 동작이 복수의 바이트와 동수의 싸이클로 수행된다면,지정된 어드레스와 클럭계수값 사이의 EXOR 의 논리값을 계산하기 위하여 회로가 작동되고, 계산된 EXOR 의 논리값과 클럭계수값에 따라서 단위 데이터의 시퀀스를 스위칭하기 위하여 회로가 작동되는 것이 바람직하다.
더욱이, 단위 데이터를 구성하는 복수의 바이트의 수가 'm' 이면, 지정된 어드레스는 헤드 어드레스의 하위 비트에 의하여 주어지는 것이 바람직하며, 하위 비트의 수는 log2m 으로 주어진다.
또한, 회로는 복수의 신호 경로를 형성하는 복수의 스위칭 장치의 상호 접속의 네트워크를 구비하고, 지정된 어드레스에 따라서 복수의 경로 중에서 어떤 하나를 선택하기 위하여 스위칭 장치가 작동되는 것이 바람직하고, 단위 데이터를 구성하는 복수의 바이트의 수가 'm' 이면, 지정된 어드레스는 헤드 어드레스의 하위 비트에 의하여 주어지고, 여기서 하위 비트의 수는 log2m 으로 주어지고 스위칭 장치의 수는 m2로 주어진다.
제 3 의 본 발명은 메모리 셀 어레이, 기록-데이터 래치 회로가 복수의 바이트를 구비한 복수의 단위 데이터의 병렬 출력을 수행하도록 외부에서 공급된 클럭 신호와 동시에 입력되는 입력 데이터를 시간-순서적으로 받기 위한 기록-데이터 래치 회로, 외부에서 공급된 클럭을 연산하기 위한 클럭 카운터, 입력 데이터에 대응하는 어드레스 중에서 헤드 어드레스의 하위 비트를 디코딩하기 위한 어드레스 디코더, 디코딩된 하위 비트와 클럭계수값에 따라서 지정된 어드레스에 대한 단위 데이터 중에서 대응하는 하나의 데이터가 디코딩된 하위 비트에 의하여 먼저 전송된 후 단위 데이터 중에서 나머지 데이터가 소정의 기본 주기 시퀀스로 연속 전송됨으로써, 어떤 어드레스가 지정되면, 메모리 셀 어레이에 데이터를 기록하기 위해 메모리 영역에 접속된 워드선을 스위칭시키는 어떠한 동작을 수행함이 없이 복수의 바이트를 구비한 단위 데이터가 메모리 셀 어레이로 하나의 단위로서 연속 전송되고 또한, 데이터-시퀀스 스위칭 회로가 작동되어 메모리 셀 어레이로부터 하나의 단위로서 연속 전송되는 독출 단위 데이터의 시퀀스가 스위칭되고, 디코딩된 하위 비트와 클럭계수값에 따라서 독출 동작 동안에 디코딩된 하위 비트에 의하여 지정된 어드레스로 독출 단위 데이터 중에서 대응하는 하나의 데이터가 데이터-시퀀스 스위칭 회로로부터 먼저 출력되고 독출 단위 데이터 중에서 나머지 데이터의 소정의 기본 주기 시퀀스로 연속적인 출력이 후속함으로써, 어떤 어드레스가 지정되면, 메모리 셀 어레이로부터 데이터를 독출하기 위한 워드선을 스위칭시키는 어떠한 동작을 수행함이 없이 복수의 바이트를 구비한 독출 단위 데이터가 메모리 셀 어레이로부터 하나의 단위로서 연속 전송되도록, 하나의 단위로서 연속 전송되는 복수의 바이트를 구비한 단위 데이터의 시퀀스를 스위칭하기 위하여, 클럭 카운터로부터 클럭계수값을 받기 위하여 클럭 카운터에 접속되고 어드레스 디코더로부터 디코딩된 하위 비트를 받기 위하여 어드레스 디코더에 접속되며 복수의 바이트를 구비한 단위 데이터의 병렬 출력을 받기 위하여 기록-데이터 래치 회로에 역시 접속된 데이터-시퀀스 스위칭 회로, 및 클럭 신호와 동시에 독출 데이터의 시간-순서적 출력을 실현하기 위해 데이터-시퀀스 스위칭 회로로부터 출력을 받기 위한 데이터-시퀀스 스위칭 회로에 접속된 독출-데이터 래치 회로를 구비하는 반도체 메모리 장치를 제공한다.
소정의 기본 주기 시퀀스는 단위 데이터의 최신 어드레스 번호가 지정될 경우의 시퀀스로 정의되는 것이 바람직하다.
또한, 단위 데이터를 구성하는 복수의 바이트의 가능한 수는 2i인 것이 바람직하며, 여기서 i 는 자연수이다.
또한, 클럭의 연산 동작이 복수의 바이트와 동수의 싸이클로 수행된다면, 지정된 어드레스와 클럭계수값 사이의 EXOR 의 논리값을 계산하기 위하여 데이터-시퀀스 스위칭 회로가 작동되고, 계산된 EXOR 의 논리값과 클럭계수값에 따라서 단위 데이터의 시퀀스를 스위칭하기 위하여 데이터-시퀀스 스위칭 회로가 작동되는 것이 바람직하다.
더욱이, 단위 데이터를 구성하는 복수의 바이트의 수가 'm' 이면, 지정된 어드레스는 헤드 어드레스의 하위 비트에 의하여 주어지는 것이 바람직하며, 하위 비트의 수는 log2m 으로 주어진다.
또한, 데이터-시퀀스 스위칭 회로가 복수의 신호 경로를 형성하는 복수의 스위칭 장치의 상호 접속의 네트워크를 구비하고, 지정된 어드레스에 따라서 복수의 경로 중에서 어떤 하나를 선택하기 위하여 스위칭 장치가 작동되는 것이 바람직하고, 단위 데이터를 구성하는 복수의 바이트의 수가 'm' 이면, 지정된 어드레스는 헤드 어드레스의 하위 비트에 의하여 주어지고, 여기서 하위 비트의 수는 log2m 으로 주어지고 스위칭 장치의 수는 m2로 주어진다.
또한, 데이터-시퀀스 스위칭 회로의 스위칭 동작 동안에 메모리 셀 어레이로부터 독출 데이터를 래치하기 위한 데이터-시퀀스 스위칭 회로와 메모리 셀 어레이 사이에 제공되는 데이터 버퍼 회로를 더 구비하는 것이 바람직하다.
제 4 의 본 발명은, 메모리 셀 어레이; 외부에서 인가된 클럭신호에 동기하여 시간순으로 차례로 입력된 입력 데이터를 수신하여, 복수개의 바이트를 구성하는 복수개의 단위 데이터의 병렬 출력을 행하는 기록 데이터 래치회로; 외부에서 인가된 클럭을 계수하는 클럭 카운터; 상기 입력 데이터에 대응하는 어드레스들의 헤드 어드레스의 하위 비트를 디코딩하는 어드레스 디코더; 상기 클럭 카운터에 접속되어 상기 클럭 카운터로부터 클럭 계수값을 수신하며, 또한 상기 어드레스 디코더에 접속되어 상기 어드레스 디코더로부터 디코딩된 하위비트를 수신하며, 또한 상기 기록 데이터 래치회로에 접속되어, 복수개의 바이트를 구성하는 상기 단위 데이터의 상기 병렬 출력을 수신하고, 복수개의 바이트로 구성된 상기 단위 데이터의 시퀀스를 하나의 단위로서 연속 전송되어지도록 스위칭하기 위하여, 상기 디코딩된 하위비트와 상기 클럭 계수값에 따라서, 상기 디코딩된 하위비트에 의해 지정된 어드레스에 대한 상기 데이터의 대응 데이터가 먼저 전송된 후, 상기 단위 데이터의 나머지 데이터의 소정의 기본 주기 시퀀스가 연속 전송되어, 어떤 어드레스가 지정되는 경우, 상기 메모리 셀 어레이에 상기 데이터를 기록하기 위하여, 상기 복수개의 바이트로 구성된 단위 데이터가 하나의 단위로, 상기 메모리 영역에 접속된 워드선을 스위칭하는 어떠한 동작을 수행함이 없이, 상기 메모리 셀 어레이에 연속 전송되는, 데이터 시퀀스 스위칭 회로; 상기 메모리 셀 어레이에 접속되어, 상기 메모리 셀 어레이로부터 하나의 단위로 연속 전송된 독출 단위 데이터를 수신하는 독출 데이터 래치회로; 및 상기 클럭 카운터에 접속되어 상기 클럭 카운터로부터 상기 클럭 계수값을 수신하고, 또한 상기 데이터 시퀀스 스위칭 회로는 상기 어드레스 디코더에 접속되어 상기 어드레스 디코더로부터 상기 디코딩된 하위비트를 수신하며, 또한, 상기 데이터 시퀀스 스위칭 회로는 상기 독출 데이터 래치회로에 접속되어 상기 독출 데이터 래치회로내의 상기 독출 단위 데이터의 시퀀스를 스위칭하고, 상기 디코딩된 하위비트와 상기 클럭 계수값에 따라서, 독출 동작을 위해 상기 디코딩된 하위비트에 의해 지정된 어드레스에 대한 상기 독출 단위 데이터의 대응 데이터가 먼저 상기 데이터 시퀀스 스위칭 회로로부터 출력된 후, 상기 독출 단위 데이터의 나머지 데이터의 상기 기본 주기 시퀀스로 연속 출력되어, 상기 메모리 셀 어레이로부터 상기 데이터를 독출하기 위하여, 상기 복수개의 바이트로 구성된 상기 독출 단위 데이터가 상기 메모리 셀 어레이로부터 하나의 단위로, 상기 워드선을 스위칭하는 어떠한 동작도 수행함이 없이, 연속으로 전송됨으로써, 상기 클럭 신호에 동기하여 상기 독출 데이터 래치회로로부터의 상기 독출 데이터의 시간 순차 출력을 구현하는, 데이터 시퀀스 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
소정의 기본 주기 시퀀스는 단위 데이터의 최신 어드레스 번호가 지정될 경우의 시퀀스로 정의되는 것이 바람직하다.
또한, 단위 데이터를 구성하는 복수의 바이트의 가능한 수는 2i인 것이 바람직하며, 여기서 i 는 자연수이다.
또한, 클럭의 연산 동작이 복수의 바이트와 동수의 싸이클로 수행된다면, 지정된 어드레스와 클럭계수값 사이의 EXOR 의 논리값을 계산하기 위하여 데이터-시퀀스 스위칭 회로가 작동되고, 계산된 EXOR 의 논리값과 클럭계수값에 따라서 단위 데이터의 시퀀스를 스위칭하기 위하여 데이터-시퀀스 스위칭 회로가 작동되는 것이 바람직하고, 데이터-시퀀스 제어 회로는 복수의 신호 경로를 형성하는 복수의 스위칭 장치의 상호 접속의 네트워크를 구비하고, 지정된 어드레스에 따라서 복수의 경로 중에서 어떤 하나를 선택하기 위하여 스위칭 장치가 작동되는 것이 바람직하고, 단위 데이터를 구성하는 복수의 바이트의 수가 'm' 이면, 지정된 어드레스는 헤드 어드레스의 하위 비트에 의하여 주어지고, 여기서 하위 비트의 수는 log2m 으로 주어지고 스위칭 장치의 수는 m2로 주어진다..
또한, 단위 데이터를 구성하는 복수의 바이트의 수가 'm' 이면, 지정된 어드레스는 헤드 어드레스의 하위 비트에 의하여 주어지는 것이 바람직하며, 하위 비트의 수는 log2m 으로 주어진다.
또한, 데이터-시퀀스 스위칭 회로 및 데이터-시퀀스 제어 회로의 각각이 복수의 신호 경로를 형성하는 복수의 스위칭 장치의 상호 접속의 네트워크를 구비하고, 지정된 어드레스에 따라서 복수의 경로 중에서 어떤 하나를 선택하기 위하여 스위칭 장치가 작동되는 것이 바람직하고, 단위 데이터를 구성하는 복수의 바이트의 수가 'm' 이면, 지정된 어드레스는 헤드 어드레스의 하위 비트에 의하여 주어지고, 여기서 하위 비트의 수는 log2m 으로 주어지고 스위칭 장치의 수는 m2로 주어진다.
또한, 데이터-시퀀스 제어 회로에 의해 스위칭 동작 동안에 메모리 셀 어레이로부터 독출 데이터를 래치하기 위한 독출-데이터 래치 회로와 메모리 셀 어레이 사이에 제공되는 데이터 버퍼 회로를 더 구비하는 것이 바람직하다.
제 1 실시예
이하, 본 발명에 따른 제 1 실시예를, 4 바이트 단위의 데이터를 버스트 전송하기 위해 프리패치 시스템에서 동작가능한 신규한 제 1 반도체 메모리 장치를 나타낸 블록도인 도 1 을 참조하여, 상세히 설명하기로 한다.
그러나, 단위 바이트의 수는 2i로 변경될 수 있으며, 여기서 'i'는 자연수이다. 상기 반도체 메모리 장치는, 4 바이트 단위의 데이터 (A, B, C 및 D) 의 기록동작 및 독출동작을 할 수 있도록 복수의 메모리셀로 이루어지는 메모리셀 어레이 (1) 를 갖는다. 복수의 비트 (A0, A1, A2, A3, ..., Ay) 는 기록 또는 독출되도록 요구된 데이터의 헤드 어드레스에 대응하는 것으로 가정하며, 여기서, A0는 최하위 비트이고 Ay 는 최상위 비트이다. 또, 상기 반도체 메모리 장치는 도시되지 않은 외부 버스를 통해 전송되는 중간 비트 (A2, A3, ..., Ax) 를 수신하는 제 1 어드레스 버퍼 (13) 를 갖는다. 또, 상기 반도체 메모리 장치는 외부 버스를 통해 전송되는 상위 비트 (Ax+1, Ax+2, ..., Ax+y) 를 수신하는 제 2 어드레스 버퍼 (12) 를 갖는다. 또, 상기 반도체 메모리 장치는 외부 버스를 통해 전송되는 하위 비트 (A1 및 A2) 를 수신하는 제 3 어드레스 버퍼 (10) 를 갖는다.상기 반도체 메모리 장치는 또한 칼럼 디코더 (2) 를 가지며, 상기 칼럼 디코더 (2) 는 제 2 어드레스 버퍼 (12) 의 출력 단자에 접속되어 제 2 어드레스 버퍼 (12) 로부터 상위 비트 (Ax+1, Ax+2, ..., Ax+y) 를 수신하며 상기 칼럼 디코더 (2) 가 동작되어 상위 비트 (Ax+1, Ax+2, ..., Ax+y) 를 디코딩된 비트 선 선택 데이터로 디코딩한다. 상기 칼럼 디코더 (2) 는 또한 메모리셀 어레이 (1) 의 메모리셀에 접속된 비트 선에 접속되어 디코딩된 비트 선 선택 데이터에 따라 지정된 비트 선을 선택한다. 또, 상기 반도체 메모리 장치는 로우 디코더 (3) 를 가지며, 상기 로우 디코더 (3) 는 제 1 어드레스 버퍼 (13) 의 출력 단자에 접속되어 제 1 어드레스 버퍼(13)로부터 중간 비트 (A2, A3, ..., Ax) 를 수신하며 상기 로우 디코더 (3) 가 동작되어 상기 중간 비트 (A2, A3, ..., Ax) 를 디코딩된 워드 선 선택 데이터로 디코딩한다. 또한, 상기 로우 디코더 (3) 는 메모리셀 어레이 (1) 의 메모리셀에 접속된 워드선에 접속되어 디코딩된 워드선 선택 데이터에 따라 지정된 워드선을 선택한다. 또, 상기 반도체 메모리 장치는, 도시되지 않은 외부 데이터 버스를 통해 시간-순차적으로 전송되는 연속 데이터 D0, D1, D2, D3, ..., Dn의 순차적인 전송을 수신하기 위한 기록동작용 래치회로 (4) 를 가지며, 상기 기록 동작용 래치회로 (4) 가 동작되어 외부에서 공급되는 기준클럭신호에 동기하여 연속 데이터 D0, D1, D2, D3, ..., Dn를 래치하여 상기 기록동작용 래치회로 (4) 로부터 4 바이트 단위의 병렬 데이터를 출력하며, 여기서 'n' 은 자연수이다. 상기 반도체 메모리 장치는 제 3 어드레스 버퍼 (10) 의 출력단자에 접속되어 제 3 어드레스 버퍼 (10) 로부터 하위 비트 (A1 과 A2) 를 수신하는 디코더 (11) 를 가지며, 상기 디코더 (11) 가 동작되어 하위 비트 (A1 과 A2) 를 디코딩된 어드레스 데이터로 디코딩한다. 상기 반도체 메모리 장치는 또한 메모리셀 어레이 (1) 의 메모리셀에 접속된 비트선에 접속되어 있는 기록 증폭기 (7) 를 가지며 상기 기록 증폭기 (7) 가 동작되어 4 바이트 단위의 데이터를 지정된 메모리셀 내부로 기록한다. 또한, 상기 반도체 메모리 장치는 메모리셀 어레이 (1) 의 메모리셀에 접속된 비트선에 접속되어 있는 센스 증폭기 (8) 를 가지며 상기 센스 증폭기 (8) 가 동작되어 4 바이트 단위의 데이터를 지정된 메모리셀로부터 독출한다. 상기 반도체 메모리 장치는 또한 센스 증폭기 (8) 에 접속되어 4 바이트 단위의 독출 데이터를 수신하고 이 데이터를 증폭하는 데이터 버퍼 (9) 를 갖는다. 상기 반도체 메모리 장치는 또한 4 바이트 단위의 데이터를 지정된 메모리셀로부터 수신하는 독출동작용 래치회로 (5) 를 가지며, 상기 독출동작용 래치회로 (5) 가 동작되어 기준클럭신호에 동기하여 모든 4 바이트 단위에 대한 독출 데이터를 래치하여 상기 독출동작용 래치회로 (5) 로부터 연속 데이터를 시간-순차적으로 출력한다. 상기 반도체 메모리 장치는 또한 독출동작과 기록동작을 스위칭하기 위해 제어신호를 발생시키는 독출/기록 제어회로 (14) 를 갖는다. 상기 독출/기록 제어회로 (14) 는 기록 증폭기 (7), 센스 증폭기 (8) 및 데이터 버퍼 (9) 에 접속되어 제어신호를 기록 증폭기 (7), 센스 증폭기 (8) 및 데이터 버퍼 (9) 로 전송한다. 또한, 상기 반도체 메모리 장치는 카운트 동작을 위해 외부에서 공급되는 기준클럭신호를 수신하여 카운트된 값 0, 1, 2 또는 3 을 얻고 또한 그 카운트된 값 0, 1, 2 또는 3 을 디코딩하는 카운터 (15) 를 갖는다. 상기 카운터 (15) 는 독출/기록 제어회로(14)에 접속되어 상기 독출/기록 제어회로 (14) 로부터 제어신호를 수신한다. 상기 카운터 (15) 는 또한 5개의 신호선을 통해 기록동작용 래치회로 (4) 및 독출동작용 래치회로 (5) 에 접속되어 디코딩된 계수값과 제어신호를 상기 기록동작용 래치회로 (4) 및 독출동작용 래치회로 (5) 로 전송한다.
또한, 상기 반도체 메모리 장치는 4 바이트 데이터의 시퀀스를 스위칭하기 위한 데이터 시퀀스 스위칭 회로 (6) 를 갖는다. 상기 데이터 시퀀스 스위칭 회로 (6) 는 카운터 (15) 에 접속되어 디코딩된 계수값과 제어신호를 카운터 (15) 로부터 수신하고 또한 디코더 (11) 에 접속되어 하위 비트 (A0 와 A1) 로부터 디코딩된 어드레스 데이터를 수신하며, 상기 데이터 시퀀스 스위칭 회로 (6) 가 동작되어 4 바이트 데이터의 시퀀스를 디코딩된 어드레스 데이터, 디코딩된 계수값 및 제어신호에 따라 스위치한다. 상기 데이터 시퀀스 스위칭 회로 (6) 는 또한 기록 증폭기 (7) 와 데이터 버퍼 (9) 에 접속될 뿐만 아니라 기록동작용 래치회로 (4) 와 독출동작용 래치회로 (5) 에도 접속되어 있다. 기록동작을 목적으로, 상기 데이터 시퀀스 스위칭 회로 (6) 는 기록동작용 래치회로 (4) 로부터 4 바이트 단위의 병렬 데이터를 수신하여 디코딩된 어드레스 데이터와 디코딩된 계수값에 따라 상기 4 바이트 데이터의 시퀀스를 스위칭하며, 상기 데이터 시퀀스 스위칭 회로 (6) 는 시퀀스-스위칭된 4 바이트 데이터를 기록 증폭기 (7) 로 전송한다. 독출동작을 목적으로, 데이터 시퀀스 스위칭 회로 (6) 는 데이터 버퍼 (9) 로부터 4 바이트 단위의 독출 데이터를 수신하여 디코딩된 어드레스 데이터와 디코딩된 계수값에 따라 상기 4 바이트 독출 데이터의 시퀀스를 스위칭하며, 상기 데이터 시퀀스 스위칭 회로 (6) 는 시퀀스-스위칭된 4 바이트 독출 데이터를 독출동작용 래치회로 (5) 로 전송한다.
상기 설명에서는, 데이터 시퀀스 스위칭 회로 (6) 가 동작되어 데이터의 시퀀스를 스위치하기 전에 모든 데이터가 기록동작용 래치회로 (4) 내에 저장되었다. 그럼에도 불구하고, 대안적으로는 데이터가 기록동작용 래치회로 (4) 내에 저장될 때와 동시에 도시되지 않은 레지스터내의 데이터 래칭 위치를 지정할 수도 있으며, 따라서 4 바이트 데이터가 래치되어 기록동작용 래치회로 (4) 로부터 기록 증폭기 (7) 로의 출력을 다음에 직접 전송하여 데이터의 시퀀스를 스위칭하는 것과 거의 동일한 효과를 제공하고, 그럼으로써 데이터는 클럭수가 감소된 채로 메모리셀 어레이 (1) 내로 기록된다.
다음으로, 상기 반도체 메모리 장치의 동작에 대해 설명한다.
연속 데이터 D0, D1, D2, D3, ..., Dn 이, 외부에서 공급되는 기준클럭신호에 동기하여 반도체 메모리 장치의 입력단자 내부로 입력되며, 상기 입력단자는 기록동작용 래치회로 (4) 및 독출동작용 래치회로 (5) 에 접속되어 있다. 기록동작용 래치회로 (4) 는 연속 데이터 D0, D1, D2, D3, ..., Dn 의 순차적인 전송을 수신하며, 기록동작용 래치회로 (4) 가 동작되어 연속 데이터 D0, D1, D2, D3, ..., Dn 를 4 바이트 단위의 병렬 데이터로 변환한다. 데이터 시퀀스 스위칭 회로 (6) 는 4 바이트 단위의 병렬 데이터를 수신하여 상기 4 바이트 데이터의 시퀀스를 디코더 (11) 로부터의 디코딩된 어드레스 데이터 및 카운터 (15) 로부터의 디코딩된 계수값에 따라 스위칭한다. 상기 데이터 시퀀스 스위칭 회로 (6) 는 시퀀스-스위칭된 4 바이트 데이터를 기록 증폭기 (7) 로 전송하고, 상기 기록 증폭기 (7) 가 동작되어 시퀀스-스위칭된 4 바이트 데이터를 칼럼 디코더 (2) 및 로우 디코더 (3) 에 의해 지정된 메모리셀 내부에 기록한다.
한편, 독출동작을 목적으로, 센스 증폭기 (8) 가 동작되어 4 바이트 단위의 데이터를 지정된 메모리셀로부터 독출한다. 센스 증폭기 (8) 에 접속된 데이터 버퍼 (9) 는 4 바이트 단위의 독출 데이터를 수신하여 이 데이터를 증폭한다. 상기 데이터 버퍼 (9) 는 증폭된 4 바이트 단위의 독출 데이터를 데이터 시퀀스 스위칭 회로 (6) 로 전송한다. 데이터 시퀀스 스위칭 회로 (6) 는 데이터 버퍼 (9) 로부터 4 바이트 단위의 독출 데이터를 수신하며, 상기 데이터 시퀀스 스위칭 회로 (6) 가 동작되어 디코더 (11) 로부터의 디코딩된 어드레스 데이터 및 카운터 (15) 로부터의 디코딩된 계수값에 따라 4 바이트 독출 데이터의 시퀀스를 스위칭하며, 상기 데이터 시퀀스 스위칭 회로 (6) 가 시퀀스-스위칭된 4 바이트 독출 데이터를 독출동작용 래치회로 (5) 로 전송한다. 상기 독출동작용 래치회로 (5) 가 동작되어 모든 4 바이트 단위에 대한 독출 데이터를 래치함으로써 기준클럭신호에 동기하여 독출동작용 래치회로 (5) 로부터 연속 데이터를 시간-순차적으로 출력한다.
독출/기록 제어 회로 (14) 는 제어 신호를 생성하여, 센스 증폭기 (8) 가, 데이터 시퀀스 스위칭 회로 (6) 에 의해 4 바이트 데이터로 스위칭 동작하는 동안에, 메모리 셀 어레이 (1) 로부터 다음 데이터를 독출하도록 동작하고, 독출 데이터는 센스 증폭기 (8) 에 의해 래치되게 한다.
데이터 시퀀스 스위칭 회로 (6) 에 의한 4 바이트 데이터의 시퀀스를 스위칭하는 동작에 대해 설명한다. 데이터 시퀀스 스위칭 회로 (6) 가 디코더 (11) 로부터 헤드 어드레스의 하위비트 (A0 및 A1) 의 'EXOR' 논리값 및 카운터 (15) 로부터 디코딩된 계수값을 연산하도록 동작함으로써, 데이터 시퀀스 스위칭 회로 (6) 가 연산된 'EXOR' 논리값에 따라서 4 바이트 데이터의 시퀀스를 스위칭하게 된다. 도 2 는, 데이터 시퀀스 스위칭 회로 연산된 'EXOR' 논리값에 따라서 4 바이트 데이터의 시퀀스를 스위칭하는 동작을 예시한 도표이다. 4 바이트 데이터 'D0, D1, D2, D3' 가 데이터 시퀀스 스위칭 회로 (6) 에 입력되는 것으로 가정한다. 카운터 (15) 로부터 데이터 시퀀스 스위칭 회로 (6) 로 디코딩된 계수값은 항상 (0,0), (0,1), (1,0), (1,1) 의 순서로 변한다. 헤드 어드레스의 하위비트 (A0 과 A1) 가 (0,0) 이면, (0,0), (0,1), (1,0), (1,1) 의 디코딩된 계수값을 변화시켜 'EXOR' 논리값이 (0,0), (0,1), (1,0), (1,1) 의 순서가 되도록 변화시킴으로써, 데이터 시퀀스 스위칭 회로 (6) 로부터의 데이터 출력은 D0, D1, D2, D3 의 순서가 된다. 헤드 어드레스의 하위비트 (A0 과 A1) 가 (0,1) 이면, (0,0), (0,1), (1,0), (1,1) 의 디코딩된 계수값을 변화시켜 'EXOR' 논리값이 (0,1), (0,0), (1,1), (1,0) 의 순서가 되도록 변화시킴으로써, 데이터 시퀀스 스위칭 회로 (6) 로부터의 데이터 출력은 D1, D0, D3, D2 의 순서가 된다. 헤드 어드레스의 하위비트 (A0 과 A1) 가 (1,0) 이면, (0,1), (0,0), (1,1), (1,0) 의 디코딩된 계수값을 변화시켜 'EXOR' 논리값이 (1,0), (1,1), (0,0), (0,1) 의 순서가 되도록 변화시킴으로써, 데이터 시퀀스 스위칭 회로 (6) 로부터의 데이터 출력은 D2, D3, D0, D1 의 순서가 된다. 헤드 어드레스의 하위비트 (A0 과 A1) 가 (1,1) 이면, (0,1), (0,0), (1,1), (1,0) 의 디코딩 된 계수값을 변화시켜 'EXOR' 논리값이 (1,1), (1,0), (0,1), (0,0) 의 순서가 되도록 변화시킴으로써, 데이터 시퀀스 스위칭 회로 (6) 로부터의 데이터 출력은 D3, D2, D1, D0 의 순서가 된다.
상기 시퀀스-스위칭된 4 바이트 데이터는 헤드 어드레스의 하위비트 (A0 과 A1) 에 의해 지정된 어드레스에 기록된다. 메모리 셀 어레이 (1) 의 'A' 영역 은 '어드레스 0', '어드레스 4', 및 '어드레스 8' 의 순서로 할당되고, 메모리 셀 어레이 (1) 의 'B' 영역 은 '어드레스 1', '어드레스 5', 및 '어드레스 9' 의 순서로 할당되고, 메모리 셀 어레이 (1) 의 'C' 영역 은 '어드레스 2', '어드레스 6', 및 '어드레스 10' 의 순서로 할당되고, 메모리 셀 어레이 (1) 의 'D' 영역 은 '어드레스 3', '어드레스 6', 및 '어드레스 11' 의 순서로 할당된다. 헤드 어드레스의 하위비트 (A0 과 A1) 가 '어드레스 2' 를 지정하는 (1,0) 인 경우에, 데이터 'D2' 는 메모리 셀 어레이 (1) 의 'C' 영역 에 저장되고, 데이터 'D3' 는 메모리 셀 어레이 (1) 의 'D' 영역 에 저장되고, 데이터 'D0' 는 메모리 셀 어레이 (1) 의 'A' 영역 에 저장되고, 데이터 'D1' 는 메모리 셀 어레이 (1) 의 'B' 영역 에 저장된다. 상기한 바와 같이, 데이터 (D0, D1, D2, D3) 가 임의의 시퀀스로 입력되는 경우에도, 데이터 시퀀스 스위칭 회로 (6) 는 데이터 (D0, D1, D2, D3) 의 시퀀스를 스위칭함으로써, 각 데이터 (D0, D1, D2, D3) 가 이들의 어드레스에 대응하는 영역 ('A', 'B', 'C', 'D') 에 각각 저장된다.
다음 설명은 반도체 메모리 장치의 데이터 독출 동작에 관한 것이다.
헤드 어드레스의 하위비트 (A0 과 A1) 가 '어드레스 0' 를 지정하는 (0,0) 인 경우에, 메모리 셀 어레이 (1) 의 'A' 영역 에 저장된 데이터 D0 이 먼저 출력되고, 그런 다음 메모리 셀 어레이 (1) 의 'B' 영역 에 저장된 데이터 D1 이 출력되고, 그런 다음 메모리 셀 어레이 (1) 의 'C' 영역 에 저장된 데이터 D2 가 출력되고, 그런 다음 메모리 셀 어레이 (1) 의 'D' 영역 에 저장된 데이터 D3 이 마지막으로 출력된다. 헤드 어드레스의 하위비트 (A0 과 A1) 가 '어드레스 1' 을 지정하는 (0,1) 인 경우에, 메모리 셀 어레이 (1) 의 'B' 영역 에 저장된 데이터 D1 이 먼저 출력되고, 그런 다음 메모리 셀 어레이 (1) 의 'A' 영역 에 저장된 데이터 D0 이 출력되고, 그런 다음 메모리 셀 어레이 (1) 의 'D' 영역 에 저장된 데이터 D3 이 출력되고, 그런 다음 메모리 셀 어레이 (1) 의 'C' 영역 에 저장된 데이터 D2 가 마지막으로 출력된다. 헤드 어드레스의 하위비트 (A0 과 A1) 가 '어드레스 2' 를 지정하는 (1,0) 인 경우에, 메모리 셀 어레이 (1) 의 'C' 영역 에 저장된 데이터 D2 가 먼저 출력되고, 그런 다음 메모리 셀 어레이 (1) 의 'D' 영역 에 저장된 데이터 D3 이 출력되고, 그런 다음 메모리 셀 어레이 (1) 의 'A' 영역 에 저장된 데이터 D0 이 출력되고, 그런 다음 메모리 셀 어레이 (1) 의 'B' 영역 에 저장된 데이터 D1 이 마지막으로 출력된다. 헤드 어드레스의 하위비트 (A0 과 A1) 가 '어드레스 3' 을 지정하는 (1,1) 인 경우에, 메모리 셀 어레이 (1) 의 'D' 영역 에 저장된 데이터 D3 이 먼저 출력되고, 그런 다음 메모리 셀 어레이 (1) 의 'C' 영역 에 저장된 데이터 D2 이 출력되고, 그런 다음 메모리 셀 어레이 (1) 의 'B' 영역 에 저장된 데이터 D1 이 출력되고, 그런 다음 메모리 셀 어레이 (1) 의 'A' 영역 에 저장된 데이터 D0 이 마지막으로 출력된다. 상기한 바와 같이, 임의의 어드레스가 지정되더라도, 임의의 지정된 어드레스에 대응하는 데이터가 먼저 출력된다.
상기 실시예에 있어서, 4 바이트 데이터는 메모리 셀 어레이 (1) 에 대한 기록 및 독출이 동시에 이루어진다. 즉, 메모리 셀 어레이 (1) 에 대해 동시에 기록 및 독출되는 데이터의 수가 4 개이다. m-바이트 데이터가 메모리 셀 어레이 (1) 에 대해 기록 및 독출이 동시에 이루어지거나 또는 메모리 셀 어레이 (1) 에 대해 동시에 기록 및 독출되는 데이터의 수가 'm' 인 경우에, 데이터 시퀀스 스위칭 회로 (6) 는 하위비트의 EXOR 및 클럭 카운터의 출력을 연산하도록 동작하며, 연산된 'EXOR' 논리값에 따라서 데이터의 출력의 시퀀스를 결정하기 위해, 상기 하위비트의 수는 log2m 으로 정의된다.
상술한 바와 같이, 데이터 (D0, ...Dn) 가 도시되지 않은 CPU 에 의해 4 바이트 장치내에 독출되는 경우에, 메모리 셀 어레이 (1) 에 대해 기록 및 독출이 동시에 이루어지도록 하기 위해, 데이터 집합 또는 데이터 가용 장치가 D0 내지 D3, D4 내지 D7, 및 Dn-3 내지 Dn 에 고정되며, 메모리 셀 어레이 (1) 에 대해 기록 및 독출이 동시에 이루어지도록 하기 위한 데이터 집합 또는 데이터 가용 장치는 워드 선의 스위칭 동작을 필요로 하지 않는다.
본 발명에 따르면, 다음 세트의 데이터는, 데이터 시퀀스 스위칭 회로 (6) 가 이전 세트의 데이터의 시퀀스를 스위칭하는 동안에, 센스 증폭기 (8) 에 저장되며, 다음의 독출 동작을 위해, CPU 가 계속하여 데이터를 패치하도록 허용하므로, 래치 회로 (5) 는 이전 세트의 시퀀스-스위칭된 데이터를 래치함으로써, 외부 데이터 버스의 자유도를 증가시킨다.
버스트-전송될 데이터의 바이트 수가 많은 경우에도 고속 처리가 가능하기 때문에, 데이터 시퀀스 스위칭 회로 (6) 는 데이터의 시퀀스를 스위칭하기 위해서 단순한 논리 연산을 이용한다.
도 3 에 예시된 바와 같이, 제 1 변형예에 있어서, 데이터 시퀀스 스위칭 회로 (6) 는 다수의 스위치 (17) 를 포함하는 스위칭 네트워크를 포함할 수도 있으며, 상기 각 스위치가 입력 및 출력 경로를 가지고 있기 때문에, 스위칭 네트워크가 (A0 과 A1) 등의 하위비트의 디코딩된 데이터에 따라서 다수의 패턴 중 어느 하나를 선택하는 것이 가능하다. 즉, 이러한 경우에 있어서, 데이터 시퀀스 스위칭 회로 (6) 는 다수의 패턴 중 어느 하나를 선택하기 위한 클럭 계수값을 필요로 하지 않는다. 스위칭 네트워크가 이러한 구성을 가지기 때문에, 하위비트의 'EXOR' 논리값 및 클럭 카운터의 출력에 따라서 데이터의 출력의 시퀀스가 결정될 때의 시퀀스와 동일한 시퀀스로 데이터가 출력된다. m-바이트 데이터가 메모리 셀 어레이 (1) 에 대해 기록 및 독출이 동시에 이루어지거나 또는 메모리 셀 어레이 (1) 에 대해 동시에 기록 및 독출되는 데이터의 수가 'm' 인 경우에, 필요한 스위치의 수는 m2이다. 메모리 셀 어레이 (1) 에 대해 기록 및 독출이 동시에 이루어지는 데이터의 수가 증가하게되면, 필요한 스위치 (17) 의 수는 지수적으로 증가하게 된다. 그럼에도 불구하고, 상기 실시예에 있어서, 데이터 시퀀스 스위칭 회로 (6) 는 데이터 기록 및 독출 동작에 공통으로 이용되기 때문에 회로가 차지하는 면적을 감소시킨다. 스위치 (17) 는 단일 트랜지스터 또는 전송 게이트 또는 논리 게이트 중 어느 하나를 포함할 수도 있다.
상기 실시예에 따르면, 독출 데이터는 데이터 버퍼 (9) 를 통해 센스 증폭기 (8) 로부퍼 데이터 시퀀스 스위칭 회로 (6) 에 전송된다. 데이터 시퀀스 스위칭 회로 (6) 에 전송되기전에, 데이터 버퍼 (9) 내의 데이터를 일시적으로 래치할 수 있다. 이러한 경우에 있어서, 데이터 시퀀스 스위칭 회로 (6) 가 데이터의 시퀀스를 스위칭하고 있는 동안에, 워드 선에 접속된 메모리 셀로부터 데이터의 독출 동작을 대기시킬 수 있다.
상기 실시예에 따르면, CPU 가 단지 데이터 D3 만을 필요로 하는 경우에도, 연속된 데이터 (D0, D1, D2, D3) 가 동시에 출력된다. 그럼에도 불구하고, CPU 는 데이터 (D0, D1, D2) 를 무시하거나 또는 CPU 에 내장된 주 캐쉬 메모리 내에 데이터 (D0, D1, D2) 를 복사한다.
상기 신규한 반도체 메모리 장치는 하기의 이점을 가진다.
데이터 시퀀스 스위칭 회로 (6) 는, 메모리 셀 어레이로부터 기록 및 독출을 동시에 수행하기 위해 집합 내의 데이터의 시퀀스를 스위칭하는 동작을 함으로써, CPU 가 헤드 어드레스의 하위비트에 의해 지정된 데이터를 먼저 인출하는 것이 가능하고, 그러나 선택된 워드 선의 스위칭 없이 스위칭된 시퀀스내에 잔류하는 데이터가 연속적으로 인출된다.
데이터 시퀀스 스위칭 회로 (6) 는 필요한 회로 규격을 줄이기 위해, 데이터 기록 및 독출 동작에 공통으로 이용된다.
데이터 시퀀스 스위칭 회로 (6) 는 헤드 어드레스의 하위비트의 EXOR 및 클럭 카운터의 출력을 연산하기 위해 단순한 논리 연산을 이용하며, 상기 하위비트의 수는 log2m 으로 정의되기 때문에, 데이터 시퀀스 스위칭 회로 (6) 는 연산된 'EXOR' 에 따라서 데이터의 시퀀스를 결정한다.
데이터 시퀀스 스위칭 회로 (6) 가 선단 집합의 데이터의 시퀀스를 스위칭하는 동안에 다음 세트의 데이터가 센스 증폭기 (8) 에 저장되고, 다음의 독출 동작을 위해, CPU 가 계속하여 데이터를 인출하도록 허용하므로, 래치 회로 (5) 는 이전 세트의 시퀀스-스위칭된 데이터를 래치함으로써, 외부 데이터 버스의 자유도를 증가시킨다.
제 2 실시예
이하, 본 발명에 따른 제 2 실시예를, 4바이트 단위의 데이터 버스트 전송용 프리패치 시스템에서 동작가능한 신규한 제 2 반도체 메모리 장치를 나타낸 블럭도인 도 4 를 참조하여, 좀더 자세하게 설명하기로 한다.
그러나, 단위 바이트수는 2i로 변경될 수도 있으며, 여기서 'i' 는 자연수이다. 이 제 2 실시예는, 데이터 시퀀스 스위칭 회로가 데이터 기록동작에서 데이터 시퀀스를 스위칭하기 위하여 제공되는 한편, 또한, 데이터 시퀀스 제어회로가 데이터 독출동작에서 데이터 시퀀스를 스위칭하기 위하여 제공되는 점이 서로 다르므로, 메모리 셀 어레이에 기록되거나 또는 그 메모리 셀 어레이로부터 독출된 데이터수가 증가되는 경우에도, 데이터 시퀀스 스위칭 회로의 필요 영역의 어떠한 증대도 억제될 수 있게 된다.
반도체 메모리 장치는 4바이트 단위의 데이터 기록 및 독출 동작을 가능하게 하는 복수개의 메모리 셀로 구성된 메모리 셀 어레이 (1) 를 갖는다. 이하의 설명에서는, 복수개의 비트 (A0, A1, A2, A3, ... Ay) 가 기록 및 독출되어질 요구 데이터의 헤드 어드레스에 대응하는 것으로 가정하며, 여기서, A0 는 최하위 비트인 한편, Ay 는 최상위 비트이다. 또한, 반도체 메모리 장치는 도시되지 않은 외부 버스를 통하여 전송된 중간 비트 (A2, A3, ... Ax) 를 수신하는 제 1 어드레스 버퍼 (13) 를 갖는다. 또, 반도체 메모리 장치는, 외부버스를 통하여 전송된 상위비트 (Ax+1, Ax+2, ... Ax+y) 를 수신하는 제 2 어드레스 버퍼 (12) 를 갖는다. 또, 반도체 메모리 장치는, 외부버스를 통하여 전송된 하위비트 (A1 및 A2) 를 수신하는 제 3 어드레스 버퍼 (10) 를 갖는다. 또한, 이 반도체 메모리 장치는, 상기 컬럼 디코더 (2) 는 제 2 어드레스 버퍼 (12) 의 출력단자에 접속되어 상기 제 2 어드레스 버퍼 (12) 로부터 상위 비트 (Ax+1, Ax+2, ..., Ax+y) 를 수신한 후 상위 비트 (Ax+1, Ax+2, ..., Ax+y) 를 디코딩된 비트선 선택 데이터로 디코딩하도록 동작되는 컬럼 디코더 (2) 를 갖는다. 또, 이 칼럼 디코더 (2) 는, 디코딩된 비트선 선택 데이터에 따라 지정된 비트선을 선택하기 위하여, 메모리셀 어레이 (1) 의 메모리 셀들에 접속된 비트선에 접속된다. 또, 이 반도체 메모리는, 제 1 어드레스 버퍼 (13) 의 출력단자에 접속되어 제 1 어드레스 버퍼 (13) 로부터 중간 비트 (A2, A3, ... Ax) 를 수신한 후 그 중간 비트 (A2, A3, .. Ax) 를 디코딩된 워드선 선택데이터로 디코더하도록 동작되는 로우 디코더 (3) 를 갖는다. 또한, 이 로우 디코더 (3) 는 그 디코딩된 워드선 선택데이터에 따라 지정된 워드선을 선택하기 위하여 메모리셀 어레이 (1) 의 메모리 셀들에 접속된다. 또, 이 반도체 메모리 장치는 도시되지 않은 외부버스를 통하여 전송된 연속데이터 (D0, D1, D2, D3, ... Dn) 의 시퀀스 전송을 수신하기 위한 기록동작용 래치회로 (4) 를 가지며, 이 기록동작용 래치회로 (4) 는 외부에서 인가된 기준클럭에 동기하여 연속 데이터 (D0, D1, D2, D3, ... Dn) 를 래치시켜 그 기록동작용 래치회로 (4) 로부터 4바이트 단위의 병렬 데이터를 출력하도록 동작되며, 여기서, 'n' 은 자연수이다. 또, 이 반도체 메모리 장치는, 제 3 어드레스 버퍼 (10) 로부터 하위비트 (A1 및 A2) 를 수신하기 위하여 제 3 어드레스 버퍼 (10) 의 출력단자에 접속된 디코더 (11) 를 가지며, 이 디코더 (11) 는 그 하위비트 (A1 및 A2) 를 디코딩된 어드레스 데이터로 디코딩되도록 동작된다.
반도체 메모리 장치는 또한 메모리 셀 어레이 (1) 의 메모리 셀에 접속된 비트 선에 접속된 기록 증폭기 (7) 를 가져서, 기록 증폭기 (7) 가 4-바이트 단위를, 지정된 메모리 셀로 기록하도록 동작된다. 반도체 메모리 장치는 메모리 셀 어레이 (1) 의 메모리 셀에 접속된 비트 선에 접속된 센스 증폭기 (8) 를 가져서 센스 증폭기 (8) 가 4 바이트 단위의 데이터를 지정된 메모리 셀로부터 독출하도록 동작된다. 반도체 메모리 장치는 또한 4바이트 단위의 독출 데이터를 수신하고 그 데이터를 증폭하기 위하여, 상기 센스 증폭기에 접속된 데이터 버퍼 (9) 를 갖는다. 반도체 메모리 장치는 또한 데이터 버퍼로부터 4 바이트 단위로 독출 데이터를 수신하기 위하여 데이터 버퍼 (9) 에 접속된 독출 동작용 래치 회로 (5) 를 가져서, 독출 동작용 래치 회로 (5) 로부터 연속적인 데이터의 시간순차 출력을 위하여 기준 클럭 신호와 동기화할 때 독출 동작용 래치 회로 (5) 가 모든 4 바이트 단위로 독출 데이터를 래치하도록 동작된다.
반도체 메모리 장치는 또한 제어 신호를 생성하기 위한 기록/독출 제어 회로 (14) 를 가져서, 독출 및 기록 동작을 스위칭한다. 독출/기록 제어 회로 (14) 는 기록 증폭기 (7), 센스 증폭기 (8) 및 데이터 버퍼 (9) 에 접속되어서, 제어 신호를 거기로 전속한다. 반도체 메모리 장치는 또한 동작을 카운팅하기 위하여 외부에서 공급된 기준 클럭 신호를 수신하는 카운터 (15) 를 가져서 카운트된 값 0,1,2 혹은 3 을 얻으며, 또한 카운트된 값 0,1,2 혹은 3 을 디코딩한다. 카운터 (15) 는 독출/기록 제어 회로 (14) 에 접속되어 독출/기록 제어 회로 (14) 로부터 제어 신호를 수신한다. 카운터 (15) 는 5 개의 신호 선을 통하여 상기 기록 동작용 래치 회로 (4) 와 독출 동작용 래치 회로 (5) 에 접속되어서 디코딩된 카운트 값과 제어신호를 기록 동작용 래치 회로 (4) 와 독출 동작용 래치 회로 (5) 로 전송한다.
또한, 반도체 메모리 장치는 데이터 시퀀스 스위칭 회로 (6) 을 가져서 4 바이트 데이터의 시퀀스를 스위칭한다. 데이터 시퀀스 스위칭 회로 (6) 는 카운터 (15) 에 접속되어서 디코딩된 계수값과 제어 신호를 카운터 (15) 로부터 수신하고 또한 디코더 (11) 에 접속되어서 하위비트 (A0 및 A1) 로부터 디코딩된 어드레스 데이터를 수신하여서, 데이터 시퀀스 스위칭 회로 (6) 는 디코딩된 어드레스 데이터, 디코딩된 카운트 값 및 제어 신호에 따라서 4 바이트 데이터의 시퀀스를 스위칭하도록 동작한다. 데이터 시퀀스 스위칭 회로 (6) 는 기록 증폭기 (7) 에 접속될뿐만아니라 기록 동작용 래치 회로 (4) 에 또한 접속된다. 기록 동작을 위하여, 데이터 시퀀스 스위칭 회로 (6) 는 기록 동작용 래치 회로 (4) 로부터 4 바이트 단위로 병렬 데이터를 수신하여, 디코딩된 어드레스 데이터, 디코딩된 카운트 값 및 제어 신호에 따라서 4 바이트 데이터의 시퀀스를 스위칭하여서, 데이터 시퀀스 스위칭 회로 (6) 가 시퀀스 스위칭된 4 바이트 데이터를 기록 증폭기 (7) 로 전송한다.
또한, 반도체 메모리 장치는 데이터 시퀀스 제어 회로 (16) 를 가져서 4 바이트 데이터의 시퀀스를 스위칭한다. 데이터 시퀀스 제어 회로 (16) 는 카운터 (15) 에 접속되어서 디코딩된 계수값과 제어 신호를 카운터 (15) 로부터 수신하고 또한 디코더 (11) 에 접속되어서 하위비트 (A0 및 A1) 로부터 디코딩된 어드레스 데이터를 수신하여, 데이터 시퀀스 제어 회로 (16) 가 디코딩된 어드레스 데이터, 디코딩된 카운트 값 및 제어 신호에 따라서 4 바이트 데이터의 시퀀스를 스위칭하도록 동작된다. 데이터 시퀀스 제어 회로 (16) 는 또한 독출 동작용 래치 회로 (5) 에 또한 접속된다. 독출 동작을 위하여, 데이터 시퀀스 제어 회로 (16) 는 디코딩된 어드레스 데이터 및 디코딩된 카운트 값에 따라서 독출 동작용 래치 회로 (5) 에서 래치된 4 바이트 독출 데이터의 시퀀스를 스위칭하여서, 독출 동작용 래치 회로 (5) 가 스위칭된 시퀀스 내의 독출 데이터를 출력한다.
상기 설명에서, 데이터 시퀀스 스위칭 회로 (6) 가 데이터의 시퀀스를 스위칭하도록 동작하기 전에, 모든 데이터는 기록 동작용 래치 회로 (4) 에 저장된다. 그러나, 선택적으로는 데이터가 기록 동작용 래치 회로 (4) 에 저장될 때와 동시에 도시되지 않은 레지스터 내에 데이터 래칭 위치를 지정할 가능성이 있어서, 데이터의 시퀀스를 스위칭하는 것과 동일한 효과를 실질적으로 제공하기 위하여, 4 바이트 데이터는, 기록 동작용 래치 회로 (4) 로부터 기록 증폭기 (7) 로 출력의 연속적인 직접 전송을 위하여 래치되어서, 데이터는 감소된 클럭의 수로 메모리 셀 어레이 (1) 로 기록된다.
다음으로, 상기 반도체 메모리 장치의 작동에 대하여 설명하기로 한다.
연속적인 데이터 D0, D1, D2, D3, …Dn 이 반도체 메모리 장치의 입력단자로 입력되고 상기 데이터가 외부에서 공급되는 기준 클럭 신호와 동기되는데 있어서, 상기 입력단자는 기록동작용 래치회로 (4) 및 독출동작용 래치회로 (5) 에 접속된다. 상기 기록동작용 래치회로 (4) 는 상기 연속적인 데이터 D0, D1, D2, D3, …Dn 의 시퀀스 전송을 수신하여, 상기 기록동작용 래치회로 (4) 가 상기 연속적인 데이터 D0, D1, D2, D3, …Dn 를 4 바이트 단위의 병렬 데이터로 전환하도록 한다. 상기 데이터 시퀀스 스위칭 회로 (6) 는, 디코더 (11) 로부터 디코딩된 어드레스 데이터 및 카운터 (15) 로부터 디코딩된 계수값에 따라 4 바이트 데이터의 시퀀스를 스위칭하기 위한 4 바이트 단위의 병력 데이터를 수신한다. 데이터 시퀀스 스위칭 회로 (6) 는 시퀀스-스위칭된 4 바이트 데이터를 기록 증폭기로 전송하여, 상기 기록 증폭기 (7) 가 시퀀스-스위칭된 4 바이트 데이터를 열 디코더 (2) 및 행 디코더 (3) 에 의해 지정된 메모리 셀로 기록하도록 한다.
한편, 독출동작을 목적으로, 센스 증폭기 (8) 가 작동하여 지정된 메모리 셀로부터 4 바이트 단위의 데이터를 독출한다. 상기 센스 증폭기 (8) 에 접속된 데이터 버퍼 (9) 는 데이터의 증폭을 위해 4 바이트 단위의 독출 데이터를 수신한다. 상기 데이터 버퍼 (9) 는 상기 증폭된 독출 4 바이트 단위의 데이터를 독출동작용 래치회로 (5) 로 전송한다. 상기 독출동작용 래치회로 (5) 는 데이터 버퍼 (9) 로부터 4 바이트 단위의 독출 데이터를 수신하여, 데이터 시퀀스 제어회로 (16) 가 디코더 (11) 로부터 디코딩된 어드레스 데이터 및 클럭 카운터 (15) 로부터 디코딩된 카운트 값에 따라, 4 바이트 독출 데이터의 출력에 있어서의 시퀀스를 제어 또는 스위칭하는 제어 신호를 생성하도록 하며, 기준 클럭 신호와 동기할 때, 독출동작용 래치회로 (5) 가 시퀀스-스위칭된 출력을 나타내도록 한다.
독출/기록 제어 회로 (14) 는 제어 신호들을 생성하여, 데이터 시퀀스 스위칭 회로 (6) 가 4 바이트 데이터로 동작을 스위칭하는 동안에 센스 증폭기 (8) 가 메모리 셀 어레이 (1) 로부터 다음 데이터를 독출하도록 하며, 상기 독출 데이터는 센스 증폭기 (8) 에 의해 래치된다.
이하, 데이터 시퀀스 스위칭 회로 (6) 가 4 바이트 데이터의 시퀀스를 스위칭하는 동작을 설명하기로 한다.
상기 데이터 시퀀스 스위칭 회로 (6) 는 디코더 (11) 로부터의 헤드 어드레스의 하위비트 (A0 및 A1) 및 카운터 (15) 로부터의 디코딩된 계수값 양자의 논리값 'EXOR'을 계산하여, 상기 데이터 시퀀스 스위칭 회로 (6) 가 계산된 논리값 'EXOR'에 따라 4 바이트 데이터의 시퀀스를 스위칭하도록 한다. 도 2 는 데이터 시퀀스 스위칭 회로가 상기 계산된 논리값 'EXOR' 에 따라 4 바이트 데이터의 시퀀스를 스위칭하는 동작을 나타낸 테이블이다. 4 바이트 데이터 'D0, D1, D2 및 D3' 는 데이터 시퀀스 스위칭 회로 (6) 로 입력된다고 가정한다. 카운터 (15) 로부터 데이터 시퀀스 스위칭 회로 (6) 로 디코딩된 계수값은 항상 (0,0), (0,1), (1,0) 및 (1,1) 의 순서로 변화된다. 헤드 어드레스의 하위비트 (A0 및 A1) 가 (0,0) 이면, (0,0), (0,1), (1,0) 및 (1,1) 의 디코딩된 계수값에 의해 논리값 'EXOR' 이 (0,0), (0,1), (1,0) 및 (1,1) 의 순서로 변화되고, 그럼으로써, 데이터 시퀀스 스위칭 회로 (6) 로부터의 데이터의 출력은 D0, D1, D2, D3 의 순서가 된다. 헤드 어드레스의 하위비트 (A0 및 A1) 가 (0,1) 이면, (0,0), (0,1), (1,0) 및 (1,1) 의 디코딩된 계수값에 의해 논리값 'EXOR' 이 (0,1), (0,0), (1,1) 및 (1,0) 의 순서로 변화되고, 그럼으로써, 데이터 시퀀스 스위칭 회로 (6) 로부터의 데이터의 출력은 D1, D0, D3, D2 의 순서가 된다. 헤드 어드레스의 하위비트 (A0 및 A1) 가 (1,0) 이면, (0,1), (0,0), (1,1) 및 (1,0) 의 디코딩된 계수값에 의해 논리값 'EXOR' 이 (1,0), (1,1), (0,0) 및 (0,1) 의 순서로 변화되고, 그럼으로써, 데이터 시퀀스 스위칭 회로 (6) 로부터의 데이터의 출력은 D2, D3, D0, D1 의 순서가 된다. 헤드 어드레스의 하위비트 (A0 및 A1) 가 (1,1) 이면, (0,1), (0,0), (1,1) 및 (1,0) 의 디코딩된 계수값에 의해 논리값 'EXOR' 이 (1,1), (1,0), (0,1) 및 (0,0) 의 순서로 변화되고, 그럼으로써, 데이터 시퀀스 스위칭 회로 (6) 로부터의 데이터의 출력은 D3, D2, D1, D0 의 순서가 된다.
상기 시퀀스-스위칭된 4바이트 데이터가 헤드 어드레스의 하위비트 (A0 및 A1) 에 의해 지정된 어드레스에 기록된다. 메모리 셀 어레이 (1) 의 영역 'A' 이 '어드레스 0', '어드레스 4' 및 '어드레스 8' 에 차례로 할당되고, 메모리 셀 어레이 (1) 의 영역 'B' 이 '어드레스 1', '어드레스 5' 및 '어드레스 9' 에 차례로 할당되며, 메모리 셀 어레이 (1) 의 영역 'C' 이 '어드레스 2', '어드레스 6' 및 '어드레스 10' 에 차례로 할당되고, 메모리 셀 어레이 (1) 의 영역 'D' 이 '어드레스 3', '어드레스 6' 및 '어드레스 11' 에 차례로 할당되는 것으로 가정한다. 만약, 헤드 어드레스의 하위비트 (A0 및 A1) 가 '어드레스 2' 를 지정하는 (1,0) 이면, 데이터 'D2' 가 메모리 셀 어레이 (1) 의 영역 'C' 에 저장되며, 데이터 'D3' 가 메모리 셀 어레이 (1) 의 영역 'D' 에 저장되고, 데이터 'D0' 가 메모리 셀 어레이 (1) 의 영역 'A' 에 저장되며, 데이터 'D1' 이 메모리 셀 어레이 (1) 의 영역 'B' 에 저장된다. 이상 설명한 바와 같이, 데이터 (D0, D1, D2, D3) 가 어떠한 시퀀스로 입력되는 경우에도, 데이터 시퀀스 스위칭 회로 (6) 는, 각 데이터 (D0, D1, D2, D3) 가 그 어드레스에 대응하는 영역 'A', 'B', 'C' 및 'D' 에 저장되도록, 데이터 (D0, D1, D2, D3) 의 시퀀스를 스위칭한다.
이하, 반도체 메모리 장치의 데이터 기록 동작에 대하여 설명한다.
만약 헤드 어드레스의 하위비트 (A0 및 A1) 가 '어드레스 0' 를 지정하는 (0,0) 이면, 먼저 메모리 셀 어레이 (1) 의 영역 'A' 에 저장된 데이터 D0 이 출력된 후, 메모리 셀 어레이 (1) 의 영역 'B' 에 저장된 데이터 D1 이 출력되며, 그후, 메모리 셀 어레이 (1) 의 영역 'C' 에 저장된 데이터 D2 가 출력되며, 마지막으로, 메모리 셀 어레이 (1) 의 영역 'D' 에 저장된 데이터 D3 가 출력된다. 만약, 헤드 어드레스의 하위비트 (A0 및 A1) 가 '어드레스 1' 을 지정하는 (0,1) 이면, 먼저 메모리 셀 어레이 (1) 의 영역 'B' 에 저장된 데이터 D1 이 출력된 후, 메모리 셀 어레이 (1) 의 영역 'A' 에 저장된 데이터 D0 이 출력되며, 그후, 메모리 셀 어레이 (1) 의 영역 'D' 에 저장된 데이터 D3 가 출력되며, 마지막으로, 메모리 셀 어레이 (1) 의 영역 'C' 에 저장된 데이터 D2 가 출력된다.만약, 헤드 어드레스의 하위비트 (A0 및 A1) 가 '어드레스 2' 를 지정하는 (1,0) 이면, 메모리 셀 어레이 (1) 의 영역 'C' 에 저장된 데이터 D2 가 출력된 후, 메모리 셀 어레이 (1) 의 영역 'D' 에 저장된 데이터 D3 가 출력되며, 그후, 메모리 셀 어레이 (1) 의 영역 'A' 에 저장된 데이터 D0 이 출력되며, 마지막으로, 메모리 셀 어레이 (1) 의 영역 'B' 에 저장된 데이터 D1 이 출력된다. 만약, 헤드 어드레스의 하위비트 (A0 및 A1) 가 '어드레스 3' 을 지정하는 (1,1) 이면, 먼저 메모리 셀 어레이 (1) 의 영역 'D' 에 저장된 데이터 D3 가 출력된 후, 메모리 셀 어레이 (1) 의 영역 'C' 에 저장된 데이터 D2 가 출력되며, 그후 메모리 셀 어레이 (1) 의 영역 'B' 에 저장된 데이터 D1 이 출력되며, 마지막으로, 메모리 셀 어레이 (1) 의 영역 'A' 에 저장된 데이터 D0 이 출력된다. 이상 설명한 바와 같이, 어떠한 어드레스가 지정되더라도, 어떤 지정된 어드레스에 대응하는 데이터가 먼저 출력된다.
상기 실시예에서는, 4바이트 데이터가 동시에 메모리 셀 어레이 (1) 에 기록되거나 또는 어레이 (1) 로부터 독출된다. 즉, 메모리 셀 어레이 (1) 로부터 동시에 독출되거나 또는 기록되는 데이터 수는 4개이다. 만약, m 바이트 데이터가 메모리 셀 어레이 (1) 로부터 동시에 독출되거나 또는 기록되거나, 또는 메모리 셀 어레이 (1) 로부터 동시에 독출되거나 또는 기록되는 데이터 수가 'm' 개이면, 데이터 시퀀스 스위칭 회로 (6) 는 최하위 비트와 클럭 카운터로부터의 출력 양자의 배타적 OR 을 연산하도록 동작하며, 이때, 최하위 비트의 수는, 그 계산된 논리값 'EXOR' 에 따라서 데이터 출력의 시퀀스를 결정할 수 있도록, log2m 으로 정의된다.
이상 설명한 바와 같이, 만약, 데이터 (D0, ... Dn) 가 도시되지 않은 CPU 에 의해 4바이트 단위로 독출되는 경우에, 메모리 셀 어레이 (1) 로부터 동시에 독출되거나 또는 기록되어질 데이터의 가용 단위 또는 세트가 워드선의 스위칭 동작이 불필요한 것이라면, 메모리 셀 어레이 (1) 로부터 동시에 독출되거나 또는 기록되어질 데이터의 가용 단위 또는 세트는 D0 내지 D3, D4 내지 D7, 및 Dn-3 내지 Dn 으로 고정된다.
본 발명에 따르면, CPU 가 데이터를 연속 패치함으로써 외부 데이터 버스의 자유도를 증대시키는 것이 가능하기 때문에, 다음 세트의 데이터는, 데이터 시퀀스 스위칭 회로 (6) 가 이전 세트의 데이터 시퀀스를 스위칭한 후 독출동작용 래치회로 (5) 가 이전 세트의 시퀀스 스위칭된 데이터를 래치하도록 동작하는 동안에 센스 증폭기 (8) 에 저장된다.
데이터 시퀀스 스위칭 회로 (6) 는 단순 논리 연산을 이용하여 데이터의 시퀀스를 스위칭하므로, 많은 바이트의 데이터가 버스트 전송될 경우에도, 고속 처리가 실현가능하다.
제 1 변형예서는, 도 3 에 도시된 바와 같이, 각 데이터 시퀀스 스위칭 회로 (6) 및 데이터 시퀀스 제어 회로 (6) 는 복수의 스위치들 (17) 을 포함하는 스위칭 네트워크를 포함할 수도 있으며, 각 스위치는 미리 설정된 입력 및 출력 경로를 가지고, 그 스위칭 네트워크는, 예를 들면 (A0, A1) 와 같은 하위 비트의 디코딩된 데이터에 따라서 복수의 패턴들 중의 어느 하나를 선택할 수 있다.즉, 이 경우, 데이터 시퀀스 스위칭 회로 (6) 는 복수의 패턴들 중의 어느 하나를 선택하기 위해 클럭 계수값을 필요로 하지 않는다. 스위칭 네트워크는, 데이터 출력시의 시퀀스가 하위 비트의 논리값 'EXOR' 및 클럭 카운터 (15) 로부터의 출력에 따라서 결정되는 경우와 동일한 시퀀스로, 데이터가 출력되는 구성을 갖는다. 만약, m 바이트의 데이터가 메모리 셀 어레이 (1) 로/로부터 동시에 기록/독출되거나 또는 메모리 셀 어레이 (1) 로/로부터 동시에 기록/독출된 데이터의 수가 'm' 개일 경우, 필요한 스위치 (17) 의 수는 m2이 된다. 메모리 셀 어레이 (1) 로/로부터 동시에 기록/독출된 데이터의 수가 증가하게 될 경우에는, 필요한 스위치 (17) 의 수가 지수함수적으로 증가하게 된다. 그럼에도 불구하고, 상기 실시예에 따르면, 회로의 점유 영역을 감소시키기 위해, 일반적으로 단 하나의 데이터 시퀀스 스위칭 회로 (6) 가 기록 및 독출 동작 용으로 사용된다. 그 스위치 (17) 는 하나의 트랜지스터 또는 트랜스퍼 게이트 또는 논리 게이트를 포함할 수도 있다.
상기 실시예에 따르면, 판독 데이터는 데이터 버퍼 (9) 를 통해 센스 증폭기 (8) 로부터 데이터 시퀀스 스위칭 회로 (6) 로 전송된다. 데이터 시퀀스 스위칭 회로 (6) 로의 전송전에, 데이터를 데이터 버퍼 (9) 에 일시적으로 래치 (latch) 시킬 수도 있다. 이 경우, 그 데이터 시퀀스 스위칭 회로 (6) 가 데이터의 시퀀스를 스위칭하기 위해 작동하는 동안, 워드 하인에 접속된 메모리 셀로부터의 데이터를 독출하는 작업을 준비하는 것이 가능하다.
상기 실시예에 따르면, CPU 가 단지 D3 만을 필요로 할 경우에도, 연속 데이터 D0, D1, D2 및 D3 가 동시에 출력된다. 그럼에도 불구하고, CPU 는 그 데이터 D0, D1, D2 를 무시하거나 또는 그 데이터 D0, D1, D2 를 CPU 에 딸린 주 캐시 메모리에 복사된다.
상기의 새로운 반도체 메모리 소자는 다음과 같은 이점을 제공한다.
각 데이터 시퀀스 스위칭 회로 (6) 및 데이터 시퀀스 제어 회로 (16) 는, 메모리 셀 어레이로/로부터 동시에 기록/독출되도록 하기 위해, 데이터의 시퀀스를 세트로 스위칭하도록 작동되며, CPU 는 먼저 헤드 어드레스의 하위 비트에 의해 지정된 데이터를 패치한 다음, 나머지 데이터를 선택된 워드 선을 스위칭하지않고 스위칭된 시퀀스로 연속적으로 패치한다.
데이터 시퀀스 스위칭 회로 (6) 는 헤드 어드레스의 하위 비트의 EXOR 을 계산하는 단순 논리 연산 및 클럭 카운터로부터의 출력을 나타내며, 하위 비트의 수는 log2m 으로 결정되고, 데이터 시퀀스 스위칭 회로 (6) 는 그 계산된 'EXOR' 에 따라서 데이터의 시퀀스를 결정한다.
데이터의 기록 작업시에 데이터의 시퀀스를 스위칭하기 위해 데이터 시퀀스 스위칭 회로 (6) 가 제공될 뿐만 아니라, 데이터의 독출 작업시에 데이터의 시퀀스를 스위칭하기 위해 데이터 시퀀스 제어 회로 (16) 가 개별적으로 제공되며, 메모리 셀 어레이 (1) 로 동시에 기록된, 또는 메모리 셀 어레이 (1) 로부터 동시에 독출된 데이터의 수가 증가될 경우에도, 데이터 시퀀스 스위칭 회로 (6) 의 필요 영역에서의 어떠한 증가도 억제될 수 있다.
상기 반도체 메모리 소자의 데이터 독출 선은 데이터 시퀀스 스위칭 회로 (6) 를 구성하는 어떠한 트랜지스터도 갖지 않는다. 이는 회로 설계에 있어서의 최소 배선 간격을 실현함으로써, 칩의 면적을 줄일 뿐만 아니라 배선상의 신호 전송에 있어서 어떠한 지연도 억제할 수 있다.
본 발명의 수정이 당업자들에게는 명백할 것이나, 도시 및 예시에 의해 설명된 실시예들을 한정하려는 것으로 간주해서는 안 된다. 따라서, 본 발명의 사상과 범주내에서의 모든 수정 사항들은 본원발명의 청구범위에 의해 포함될 것이다.

Claims (26)

  1. 하나이상의 데이터 기록 또는 독출 동작동안에 하나의 단위로서 연속 전송되어지는 복수개의 바이트로 구성된 단위 데이터의 시퀀스를 스위칭하는 방법으로서,
    메모리 영역의 지정된 어드레스에 따라서, 상기 지정된 어드레스에 대한 상기 단위 데이터의 대응 데이터가 먼저 전송된 후, 소정 기본 주기 시퀀스로 나머지 데이터가 연속 전송되도록 함으로써, 상기 메모리 영역의 어떤 어드레스가 지정되는 경우에 상기 복수개의 바이트로 구성된 상기 단위 데이터는 상기 메모리 영역에 접속된 워드선을 스위칭하는 어떠한 수행함이 없이 한 단위로서 연속 전송되도록 상기 단위 데이터들의 시퀀스를 스위칭하는 것을 특징으로 하는 스위칭 방법.
  2. 제 1 항에 있어서,
    상기 소정의 기준 주기 시퀀스는 상기 단위 데이터내의 최신 어드레스 번호가 지정될 때의 시퀀스로 정의되는 것을 특징으로 하는 스위칭 방법.
  3. 제 1 항에 있어서,
    상기 단위 데이터를 구성하는 상기 복수개의 바이트의 가능한 갯수는 2i이며, i 는 자연수인 것을 특징으로 하는 스위칭 방법.
  4. 제 1 항에 있어서,
    상기 단위 데이터의 어떤 시퀀스는 상기 지정된 어드레스와 클럭 계수값 간의 EXOR 의 논리값에 따라 스위칭되며, 상기 클럭의 계수 동작은 상기 복수개의 바이트와 동일한 갯수의 싸이클로 수행되는 것을 특징으로 하는 스위칭 방법.
  5. 제 4 항에 있어서,
    상기 단위 데이터를 구성하는 상기 복수개의 바이트수가 'm' 개인 경우에, 상기 지정된 어드레스는 헤드 어드레스의 하위 비트에 의해 주어지며, 상기 하위 비트수는 log2m 에 의해 주어지는 것을 특징으로 하는 스위칭 방법.
  6. 제 1 항에 있어서,
    상기 단위 데이터의 어떤 시퀀스는 복수개의 신호경로를 갖는 네트워크를 형성하기 위하여 서로 상호접속된 복수개의 스위칭 장치의 스위칭 동작에 의해 스위칭되며, 그 복수개의 신호경로들중의 어느 하나의 경로는 상기 지정된 어드레스에 따라 선택가능하며, 상기 단위 데이터를 구성하는 상기 복수개의 바이트수가 'm' 개인 경우에, 상기 지정된 어드레스는 헤드 어드레스의 하위 비트에 의해 주어지며, 상기 하위비트수는 log2m 에 의해 주어지며, 상기 스위칭 장치의 갯수는 m2개로 주어지는 것을 특징으로 하는 스위칭 방법.
  7. 메모리 영역에 데이터를 기록하고 상기 메모리 영역으로부터 데이터 독출이 가능한 반도체 메모리 장치로서,
    상기 반도체 메모리 장치는, 하나 이상의 데이터 기록 또는 독출 동작 동안에 메모리 영역의 지정된 어드레스에 따라, 상기 단위 데이터 중 상기 지정된 어드레스에 상응하는 데이터가 먼저 전송되고, 그 후 소정의 기본 주기 시퀀스로 나머지 데이터를 연속 전송함으로써, 상기 메모리 영역의 어떤 어드레스가 지정되면 상기 복수의 바이트로 이루어진 상기 단위 데이터가 상기 메모리 영역에 접속된 워드 라인을 스위칭하지 않고 연속적으로 전송되도록 상기 복수개의 바이트로 구성된 단위 데이터의 시퀀스를 스위칭하는 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 지정된 기본 주기 시퀀스는 상기 단위 데이터내의 최신 어드레스 번호가 지정될 때의 시퀀스로 정의되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 단위 데이터를 구성하는 상기 복수개의 바이트의 가능한 갯수는 2i이며, i 는 자연수인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 회로는, 상기 지정된 어드레스와 클럭 계수값 간의 EXOR 의 논리값을 연산하도록 동작되며, 상기 클럭의 계수동작은 상기 복수개의 바이트와 동일한 갯수의 싸이클로 수행되며, 상기 회로는 상기 EXOR 의 연산된 논리값과 상기 클럭의 계수값 양자에 따라서 상기 단위 데이터의 시퀀스를 스위칭하도록 동작되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 단위 데이터를 구성하는 상기 복수개의 바이트수가 'm' 개인 경우에, 상기 지정된 어드레스는 헤드 어드레스의 하위 비트에 의해 주어지며, 상기 하위 비트수는 log2m 에 의해 주어지는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 7 항에 있어서,
    상기 회로는 복수개의 신호경로를 형성하기 위하여 복수개의 스위칭 장치의 상호접속 네트워크를 이루며, 상기 스위칭 장치는 상기 지정된 어드레스에 따라서 상기 복수개의 신호경로중에서 어느 하나의 경로를 선택하도록 동작하며, 상기 단위 데이터를 구성하는 상기 복수개의 바이트수가 'm' 개인 경우에, 상기 지정된 어드레스는 헤드 어드레스의 하위 비트에 의해 주어지며, 상기 하위비트수는 log2m 에 의해 주어지며, 상기 스위칭 장치의 갯수는 m2개로 주어지는 것을 특징으로 하는 반도체 메모리 장치.
  13. 메모리 셀 어레이;
    외부에서 인가된 클럭신호에 동기하여 시간순으로 차례로 입력된 입력 데이터를 수신하여, 복수개의 바이트를 구성하는 복수개의 단위 데이터의 병렬 출력을 행하는 기록 데이터 래치회로;
    외부에서 인가된 클럭을 계수하는 클럭 카운터;
    상기 입력 데이터에 대응하는 어드레스들의 헤드 어드레스의 하위 비트를 디코딩하는 어드레스 디코더;
    복수개의 바이트로 구성된 상기 단위 데이터의 시퀀스를 하나의 단위로서 연속 전송되어지도록 스위칭하기 위하여, 상기 클럭 카운터에 접속되어 상기 클럭 카운터로부터 클럭 계수값을 수신하며, 또한 상기 어드레스 디코더에 접속되어 상기 어드레스 디코더로부터 디코딩된 하위비트를 수신하며, 또한 상기 기록 데이터 래치회로에 접속되어 복수개의 바이트를 구성하는 상기 단위 데이터의 상기 병렬 출력을 수신하고, 그리하여, 상기 디코딩된 하위비트와 상기 클럭 계수값에 따라서, 상기 디코딩된 하위비트에 의해 지정된 어드레스에 대한 상기 단위 데이터의 대응 데이터가 먼저 전송된 후, 상기 단위 데이터의 나머지 데이터의 소정의 기본 주기 시퀀스가 연속 전송되어, 어떤 어드레스가 지정되는 경우, 상기 메모리 셀 어레이에 상기 데이터를 기록하기 위해, 상기 메모리 영역에 접속된 워드선을 스위칭하는 어떠한 동작을 수행함이 없이, 상기 복수개의 바이트로 구성된 단위 데이터가 하나의 단위로 상기 메모리 셀 어레이에 연속 전송되며, 또한, 상기 데이터 시퀀스 스위칭 회로는 상기 메모리 셀 어레이로부터 하나의 단위로 연속 전송된 독출 단위 데이터를 스위칭하도록 동작되며, 그리하여, 상기 디코딩된 하위비트와 상기 클럭 계수값에 따라서, 독출 동작을 위해 상기 디코딩된 하위비트에 의해 지정된 어드레스에 대한 상기 독출 단위 데이터의 대응 데이터가 먼저 상기 데이터 시퀀스 스위칭 회로로부터 출력된 후, 상기 독출 단위 데이터의 나머지 데이터의 상기 기본 주기 시퀀스로 연속 출력되어, 어떤 어드레스가 지정되는 경우, 상기 메모리 셀 어레이로부터 상기 데이터를 독출하기 위하여, 상기 워드선을 스위칭하는 어떠한 동작도 수행함이 없이, 상기 복수개의 바이트로 구성된 상기 독출 단위 데이터가 상기 메모리 셀 어레이로부터 하나의 단위로 연속으로 전송되는, 데이터 시퀀스 스위칭 회로; 및
    상기 데이터 시퀀스 스위칭 회로에 접속되어, 상기 데이터 시퀀스 회로로부터의 출력을 수신하여, 상기 클럭 신호에 동기하여 상기 독출 데이터의 시간 순서에 따른 출력을 구현하는 독출 데이터 래치회로를 구비하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 지정된 기본 주기 시퀀스는 상기 단위 데이터내의 최신 어드레스 번호가 지정될 때의 시퀀스로 정의되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 단위 데이터를 구성하는 상기 복수개의 바이트의 가능한 갯수는 2i이며, i 는 자연수인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 데이터 시퀀스 스위칭 회로는, 상기 지정된 어드레스와 클럭 계수값 간의 EXOR 의 논리값을 연산하도록 동작되며, 상기 클럭의 계수동작은 상기 복수개의 바이트와 동일한 갯수의 싸이클로 수행되며, 상기 데이터 시퀀스 스위칭 회로는 상기 EXOR 의 연산된 논리값과 상기 클럭의 계수값 양자에 따라서 상기 단위 데이터의 시퀀스를 스위칭하도록 동작되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 단위 데이터를 구성하는 상기 복수개의 바이트수가 'm' 개인 경우에, 상기 지정된 어드레스는 헤드 어드레스의 하위 비트에 의해 주어지며, 상기 하위 비트수는 log2m 에 의해 주어지는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 13 항에 있어서,
    상기 데이터 시퀀스 스위칭 회로는 복수개의 신호경로를 형성하기 위하여 복수개의 스위칭 장치의 상호접속 네트워크를 이루며, 상기 스위칭 장치는 상기 지정된 어드레스에 따라서 상기 복수개의 신호경로중에서 어느 하나의 경로를 선택하도록 동작하며, 상기 단위 데이터를 구성하는 상기 복수개의 바이트수가 'm' 개인 경우에, 상기 지정된 어드레스는 헤드 어드레스의 하위 비트에 의해 주어지며, 상기 하위비트수는 log2m 에 의해 주어지며, 상기 스위칭 장치의 갯수는 m2개로 주어지는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 13 항에 있어서,
    상기 데이터 시퀀스 스위칭 회로의 스위칭 동작 동안에 상기 메모리 셀 어레이로부터 상기 독출 데이터를 래치시키기 위하여, 상기 메모리 셀 어레이와 상기 데이터 시퀀스 스위칭 회로사이에 제공된 데이터 버퍼 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 메모리 셀 어레이;
    외부에서 인가된 클럭신호에 동기하여 시간순으로 차례로 입력된 입력 데이터를 수신하여, 복수개의 바이트를 구성하는 복수개의 단위 데이터의 병렬 출력을 행하는 기록 데이터 래치회로;
    외부에서 인가된 클럭을 계수하는 클럭 카운터;
    상기 입력 데이터에 대응하는 어드레스들의 헤드 어드레스의 하위 비트를 디코딩하는 어드레스 디코더;
    복수개의 바이트로 구성된 상기 단위 데이터의 시퀀스를 하나의 단위로서 연속 전송되어지도록 스위칭하기 위하여, 상기 클럭 카운터에 접속되어 상기 클럭 카운터로부터 클럭 계수값을 수신하며, 또한 상기 어드레스 디코더에 접속되어 상기 어드레스 디코더로부터 디코딩된 하위비트를 수신하며, 또한 상기 기록 데이터 래치회로에 접속되어, 복수개의 바이트를 구성하는 상기 단위 데이터의 상기 병렬 출력을 수신하고, 그리하여, 상기 디코딩된 하위비트와 상기 클럭 계수값에 따라서, 상기 디코딩된 하위비트에 의해 지정된 어드레스에 대한 상기 단위 데이터의 대응 데이터가 먼저 전송된 후, 상기 단위 데이터의 나머지 데이터의 소정의 기본 주기 시퀀스가 연속 전송되어, 어떤 어드레스가 지정되는 경우, 상기 메모리 셀 어레이에 상기 데이터를 기록하기 위해, 상기 메모리 영역에 접속된 워드선을 스위칭하는 어떠한 동작을 수행함이 없이, 상기 복수개의 바이트로 구성된 단위 데이터가 하나의 단위로 상기 메모리 셀 어레이에 연속 전송되는, 데이터 시퀀스 스위칭 회로;
    상기 메모리 셀 어레이에 접속되어, 상기 메모리 셀 어레이로부터 하나의 단위로 연속 전송된 독출 단위 데이터를 수신하는 독출 데이터 래치회로; 및
    상기 클럭 카운터에 접속되어 상기 클럭 카운터로부터 상기 클럭 계수값을 수신하고, 또한 상기 어드레스 디코더에 접속되어 상기 어드레스 디코더로부터 상기 디코딩된 하위비트를 수신하며, 또한, 상기 독출 데이터 래치회로에 접속되어 상기 독출 데이터 래치회로내의 상기 독출 단위 데이터의 시퀀스를 스위칭하고, 그리하여, 상기 디코딩된 하위비트와 상기 클럭 계수값에 따라서, 독출 동작을 위해 상기 디코딩된 하위비트에 의해 지정된 어드레스에 대한 상기 독출 단위 데이터의 대응 데이터가 먼저 상기 데이터 시퀀스 스위칭 회로로부터 출력된 후, 상기 독출 단위 데이터의 나머지 데이터의 상기 기본 주기 시퀀스로 연속 출력되어, 어떤 어드레스가 지정되는 경우, 상기 메모리 셀 어레이로부터 상기 데이터를 독출하기 위하여, 상기 워드선을 스위칭하는 어떠한 동작도 수행함이 없이, 상기 복수개의 바이트로 구성된 상기 독출 단위 데이터가 상기 메모리 셀 어레이로부터 하나의 단위로 연속으로 전송됨으로써, 상기 클럭 신호에 동기하여 상기 독출 데이터 래치회로로부터의 상기 독출 데이터의 시간 순차 출력을 구현하는, 데이터 시퀀스 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 지정된 기본 주기 시퀀스는 상기 단위 데이터내의 최신 어드레스 번호가 지정될 때의 시퀀스로 정의되는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 20 항에 있어서,
    상기 단위 데이터를 구성하는 상기 복수개의 바이트의 가능한 갯수는 2i이며, i 는 자연수인 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 20 항에 있어서,
    상기 데이터 시퀀스 스위칭 회로는, 상기 지정된 어드레스와 클럭 계수값 간의 EXOR 의 논리값을 연산하도록 동작되며, 상기 클럭의 계수동작은 상기 복수개의 바이트와 동일한 갯수의 싸이클로 수행되며, 상기 데이터 시퀀스 스위칭 회로는 상기 EXOR 의 연산된 논리값과 상기 클럭의 계수값 양자에 따라서 상기 단위 데이터의 시퀀스를 스위칭하도록 동작되며,
    상기 데이터 시퀀스 제어회로는 복수개의 신호경로를 형성하기 위하여 복수개의 스위칭 장치의 상호접속 네트워크를 이루며, 상기 스위칭 장치는 상기 지정된 어드레스에 따라서 상기 복수개의 신호경로중에서 어느 하나의 경로를 선택하도록 동작하며, 상기 단위 데이터를 구성하는 상기 복수개의 바이트수가 'm' 개인 경우에, 상기 지정된 어드레스는 헤드 어드레스의 하위 비트에 의해 주어지며, 상기 하위비트수는 log2m 에 의해 주어지며, 상기 스위칭 장치의 갯수는 m2개로 주어지는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 단위 데이터를 구성하는 상기 복수개의 바이트수가 'm' 개인 경우에, 상기 지정된 어드레스는 헤드 어드레스의 하위 비트에 의해 주어지며, 상기 하위 비트수는 log2m 에 의해 주어지는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 20 항에 있어서,
    상기 복수개의 데이터 시퀀스 스위칭 회로 및 상기 데이터 시퀀스 제어회로 각각은, 복수개의 신호경로를 형성하기 위하여 복수개의 스위칭 장치의 상호접속 네트워크를 이루며, 상기 스위칭 장치들은 상기 지정된 어드레스에 따라서 상기 복수개의 신호경로중에서 어느 하나의 경로를 선택하도록 동작하며, 상기 단위 데이터를 구성하는 상기 복수개의 바이트수가 'm' 개인 경우에, 상기 지정된 어드레스는 헤드 어드레스의 하위 비트에 의해 주어지며, 상기 하위비트수는 log2m 에 의해 주어지며, 상기 스위칭 장치의 갯수는 m2개로 주어지는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 20 항에 있어서,
    상기 데이터 시퀀스 제어회로에 의한 스위칭 동작 동안에 상기 메모리 셀 어레이로부터 상기 독출 데이터를 래치시키기 위하여, 상기 메모리 셀 어레이와 상기 독출 데이터 래치회로사이에 제공된 데이터 버퍼 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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