JPH05334223A - チャネル装置およびそのフレーム送受信方法 - Google Patents

Abstract

(57)【要約】 【目的】 入出力装置とのデータ転送速度に対して非同
期に動作するチャネル装置において、少なくとも２つの
連続するフレームの受信を可能とし、かつフレームレジ
スタ長を超えるフレームの送受信を可能とするチャネル
装置およびそのフレーム送受信方法を提供する。 【構成】 チャネル装置内のチャネルチップ７は、マイ
クロプログラム制御で動作し、入出力装置単位の制御情
報を格納しておくマイクロプログラム用キャッシュ記憶
１０と、主記憶装置と入出力装置とのデータ転送時の動
作速度の違いを緩衝するデータ転送用キャッシュ記憶１
１などが備えられている。そして、マイクロプログラム
用キャッシュ記憶１０の一部と受信フレームレジスタ１
２がフレーム受信バッファとして動作され、連続する２
つの受信フレームが順次、マイクロプログラム用キャッ
シュ記憶１０と受信フレームレジスタ１２へ格納され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、チャネル装置のデータ
転送技術に関し、特に入出力装置とのデータ転送をフレ
ーム形式のシリアル転送で行い、用途の違う２つのキャ
ッシュ記憶と送受信用フレームレジスタを持ち、フレー
ムの連続処理を制御するチャネル装置およびそのフレー
ム送受信方法に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、チャネル装置のデータ転送技
術としては、マイクロプログラムが短時間に常時アクセ
ス可能なキャッシュ記憶を用い、入出力装置単位の制御
情報を短時間に読み出し、マイクロプログラムの入出力
処理性能を高めることができるチャネル装置がある。

【０００３】また、キャッシュ記憶と専用データレジス
タにより、キャッシュ記憶の動作速度であるチャネル装
置の動作速度と、入出力装置とのデータ転送速度をデー
タレジスタで緩衝し、これによってデータフレームを連
続して送受信可能としたチャネル装置がある。

【０００４】なお、この種の装置として関連するものに
は、特開平２−２０５９５９号公報に記載される技術な
どが挙げられる。

【０００５】

【発明が解決しようとする課題】ところが、前記のよう
な従来技術において、たとえばマイクロプログラムが常
時アクセス可能なキャッシュ記憶を用いる技術において
は、マイクロプログラムによって処理する特定のフレー
ムは連続して受信する必要がなく、さらにこのフレーム
長も数種に制限されるものであった。

【０００６】また、キャッシュ記憶と専用データレジス
タを用いるチャネル装置においては、データフレームを
送受信する場合に、マイクロプログラムを介さずにデー
タフレームを送信および受信できるものである。

【０００７】従って、従来のチャネル装置においては、
連続するフレームを受信する場合に、たとえばフレーム
受信専用のレジスタキューや記憶回路を設けなければな
らないという問題点がある。

【０００８】そこで、本発明の目的は、特に入出力装置
とのデータ転送速度に対して非同期に動作するチャネル
装置において、フレーム受信専用のレジスタキューや記
憶回路を設けることなく、１段の受信フレームレジスタ
とマイクロプログラムが短時間に常時アクセス可能なキ
ャッシュ記憶とを用い、少なくとも２つの連続するフレ
ームを受信することができるチャネル装置およびそのフ
レーム送受信方法を提供することにある。

【０００９】また、本発明の他の目的は、入出力装置と
のデータ転送速度に対し、チャネル装置の内部クロック
への同期に必要な時間を送信および受信フレームレジス
タ内でそれぞれ吸収することができるチャネル装置およ
びそのフレーム送受信方法を提供することにある。

【００１０】さらに、本発明の他の目的は、フレームレ
ジスタに必要な論理量を最適最小化するため、フレーム
レジスタ長を超えるフレームを送受信することができる
チャネル装置およびそのフレーム送受信方法を提供する
ことにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１３】すなわち、本発明のチャネル装置は、入出
力装置とのデータ転送をフレーム形式のシリアル転送で
行い、入出力装置単位の制御情報を格納するマイクロプ
ログラム用キャッシュ記憶と、受信フレームレジスタと
を備え、マイクロプログラム用キャッシュ記憶の一部と
受信フレームレジスタをそれぞれフレーム受信バッファ
として動作させるものである。

【００１４】また、本発明の他のチャネル装置は、デー
タ転送時の動作速度の違いを緩衝するデータ転送用キャ
ッシュ記憶、受信フレームレジスタの入力ポインタ、お
よびデータ転送用キャッシュ記憶への書き込み制御回路
を持つ受信制御回路と、送信フレームレジスタの出力ポ
インタ、およびデータ転送用キャッシュ記憶からの読み
出し制御回路を持つ送信制御回路とを備え、受信フレー
ムレジスタと送信フレームレジスタの一部を入出力装置
とのデータ転送速度とチャネル装置の動作速度の違いを
吸収する緩衝データレジスタとして共用するものであ
る。

【００１５】さらに、本発明のチャネル装置のフレーム
送受信方法は、受信フレームレジスタと送信フレームレ
ジスタを標準フレーム長とし、この標準フレーム長を越
えるフレームに対し、送信および受信制御回路がマイク
ロプログラム用キャッシュ記憶とデータ転送用キャッシ
ュ記憶を同時に動作させるものである。

【００１６】

【作用】前記したチャネル装置によれば、マイクロプロ
グラム用キャッシュ記憶、および受信フレームレジスタ
が備えられることにより、マイクロプログラム用キャッ
シュ記憶の一部と受信フレームレジスタをフレーム受信
バッファとして動作させることができるので、連続する
２つの受信フレームを順次マイクロプログラム用キャッ
シュ記憶と受信フレームレジスタへ格納することができ
る。

【００１７】その上、第３のマイクロプログラムで処理
する受信フレームを連続に受信した場合に、このマイク
ロプログラムに対して第３のフレームを受信したことを
報告することができる。

【００１８】また、前記した他のチャネル装置によれ
ば、受信制御回路および送信制御回路が備えられること
により、受信フレームレジスタと送信フレームレジスタ
の一部をデータ転送速度と動作速度の違いを吸収する緩
衝データレジスタとして共用することができるので、受
信制御回路により複数の連続したデータ転送用フレーム
のデータフィールドをデータ転送用キャッシュ記憶へ格
納し、複数の連続したデータ転送用フレームを受信する
ことができる。

【００１９】その上、送信制御回路によりデータフィー
ルドをデータ転送用キャッシュ記憶から読み出し、複数
の連続したデータ転送用フレームの送信することができ
る。

【００２０】さらに、前記したチャネル装置のフレーム
送受信方法は、標準フレーム長を越えるフレームに対し
て、マイクロプログラム用キャッシュ記憶とデータ転送
用キャッシュ記憶を同時に動作されることができるの
で、受信フレームの一部をデータ転送用キャッシュ記憶
を経由させて主記憶装置に格納し、マイクロプログラム
がマイクロプログラム用キャッシュ記憶に格納された受
信フレームの一部とを合わせてマイクロプログラム処理
フレームとして受信することができる。

【００２１】その上、マイクロプログラムが主記憶装置
に用意したデータと送信フレームレジスタとを合わせて
フレームレジスタ長を越えるフレームを送信することが
できる。

【００２２】すなわち、チャネル装置は、１フレームを
格納できる受信フレームレジスタと、マイクロプログラ
ムが短時間に常時アクセス可能なキャッシュ記憶内に１
フレームを格納できる受信フレーム領域を持ち、受信制
御回路がマイクロプログラム用キャッシュ記憶内の受信
フレーム領域と受信フレームレジスタ内を監視し、マイ
クロプログラム用キャッシュ記憶内の受信フレーム領域
内のフレームをマイクロプログラムが処理中である場合
に、受信した次のフレームを受信フレームレジスタ内に
待たせる書き込み待ち処理を行いながら連続する２つの
フレームを受信することができる。

【００２３】これにより、マイクロプログラム用キャッ
シュ記憶の一部を受信フレーム領域に割り当て、標準フ
レーム長の受信フレームレジスタをただ１つ持ち、マイ
クロプログラムで処理する受信フレームを連続２フレー
ム処理可能とすることができる。

【００２４】また、受信フレームレジスタおよび送信フ
レームレジスタは、入出力装置とのデータ転送速度とチ
ャネル装置内部クロックとの同期に必要な時間待ちレジ
スタとして動作し、受信制御回路と送信制御回路をそれ
ぞれバイト単位に同期化させ、可変長データをデータ転
送用キャッシュ記憶を経由して連続送受信可能とするこ
とができる。

【００２５】これにより、受信フレームレジスタおよび
送信フレームレジスタにより、入出力装置とのデータ転
送速度とチャネル装置の内部クロックとの違いを吸収す
ることができる。

【００２６】さらに、受信制御回路および送信制御回路
は、可変長フレームの送受信に対して、受信フレームレ
ジスタおよび送信フレームレジスタを標準的なフレーム
のフレーム長で実現することができる。

【００２７】これにより、受信制御回路と送信制御回路
でそれぞれ両キャッシュ記憶を併用し、受信および送信
フレームレジスタ長を超えるフレームの送受信を可能と
することができる。

【００２８】

【実施例】図１は本発明の一実施例であるチャネル装置
を含むシステム概略構成図、図２は本実施例のチャネル
装置を示す詳細ブロック図、図３は本実施例のチャネル
装置において、受信フレームレジスタ、送信フレームレ
ジスタおよびマイクロプログラム用キャッシュ記憶を示
す構成図、図４は本実施例におけるチャネルチップ内の
受信制御回路を示す構成図である。

【００２９】まず、図１により本実施例のチャネル装置
を含むシステム構成を説明する。

【００３０】本実施例のシステム構成は、たとえば入出
力装置とのデータ転送をフレーム形式のシリアル転送で
行い、フレームの連続処理を制御するチャネル装置を備
えたシステムとされ、主記憶装置１、システム制御装置
２、入出力処理装置３、複数の入出力装置４で構成さ
れ、入出力処理装置３には、チャネル処理装置５および
複数のチャネル装置６が備えられている。

【００３１】チャネル装置６は、本実施例においてはチ
ャネルチップ７とシリアルパラレル変換器８で構成さ
れ、主記憶装置１からのチャネルコマンドの読み出し、
チャネル処理装置５と入出力装置４との間のデータ転
送、チャネルコマンドの終了結果の主記憶装置１への書
き込みを行い、チャネルチップ７と入出力装置４とは、
シリアルパラレル変換器８を通して光ケーブル９により
接続され、フレーム形式の送受信によってビットシリア
ルにデータ転送が行われるようになっている。

【００３２】次に、チャネル装置６において、本発明に
関する部分を図２により詳細に説明する。

【００３３】チャネル装置６内のチャネルチップ７は、
マイクロプログラム制御で動作し、本発明の特徴である
マイクロプログラムの入出力処理性能を高めるため、入
出力装置４単位の制御情報を格納しておくマイクロプロ
グラム用キャッシュ記憶１０と、主記憶装置１と入出力
装置４とのデータ転送時の動作速度の違いを緩衝するデ
ータ転送用キャッシュ記憶１１を持っている。

【００３４】さらに、レジスタとして、シリアルパラレ
ル変換器８からのフレームを受信する受信フレームレジ
スタ１２、シリアルパラレル変換器８へフレームを送信
するための送信フレームレジスタ１３、主記憶装置１か
らデータを読み出す読み出しデータレジスタ（ＦＤＲ）
１４、主記憶装置１へデータを格納するための格納デー
タレジスタ（ＳＤＲ）１５が備えられている。

【００３５】そして、フレーム受信を制御する受信制御
回路１６と、フレーム送信を制御する送信制御回路１７
と、データ転送用キャッシュ記憶１１を制御するデータ
転送制御回路１８と、マイクロプログラム用キャッシュ
記憶１０を制御するマイクロキャッシュ制御回路１９と
により制御され、マイクロプログラム用演算器２０の結
果が出力レジスタ（ＷＯＲ）２１に格納されるようにな
っている。

【００３６】この場合に、受信フレームレジスタ１２、
送信フレームレジスタ１３およびマイクロプログラム用
キャッシュ記憶１０は図３に示すような構成とされ、受
信および送信フレームレジスタ１２，１３はそれぞれ制
御情報フィールド１２ａ，１３ａとデータフィールド１
２ｂ，１３ｂよりなり、またマイクロプログラム用キャ
ッシュ記憶１０には、入出力装置制御情報格納領域１０
ａの他に特定のアドレスを受信フレーム格納領域１０ｂ
として割り当てられている。

【００３７】また、受信制御回路１６はデータの受信サ
イクルで動作し、図４に示すように受信データをデコー
ドするデコーダ２２、フレームの区切りパタンと受信デ
ータから受信フレームの入力ポインタを生成する受信フ
レーム入力ポインタ生成回路２３、入力ポインタ２４、
入力ポインタ２４のデコーダ２５などから構成されてい
る。

【００３８】さらに、マイクロキャッシュ制御回路１９
への制御信号を生成する制御信号生成回路２６、マイク
ロキャッシュ制御回路１９への制御信号をチャネル内部
クロックへ同期する同期化回路２７、データ転送制御回
路１８への制御信号を生成する制御信号生成回路２８、
データ転送制御回路１８への制御信号をチャネル内部ク
ロックへ同期する同期化回路２９が備えられている。

【００３９】一方、送信制御回路１７も受信制御回路１
６と同様の構成とされ、送信データがデコードされて出
力されるようになっている。

【００４０】次に、本実施例の作用について、データ受
信処理の流れを説明する。

【００４１】まず、入出力装置４から送信されたシリア
ルデータは、シリアルパラレル変換器８を通してパラレ
ルデータに変換され、受信制御回路１６内に持つ入力ポ
インタ２４に従い順次受信フレームレジスタ１２の各バ
イトに取り込まれる。

【００４２】そして、受信制御回路１６は受信フレーム
の制御情報フィールドの一部を読み取り、受信したフレ
ームが入出力装置４とチャネル装置６との間のインタフ
ェース制御に用いられチャネル装置６のデータ転送処理
性能に直接影響を及ぼさないマイクロプログラムで制御
可能なフレームであるか、または入出力装置４とチャネ
ル装置６との間のデータ転送に用いられ、フレームの連
続処理が必要なデータ転送用フレームであるかを判別す
る。

【００４３】この時、受信制御回路１６がマイクロプロ
グラムで制御するフレームを受信した場合、受信フレー
ムレジスタ１２内のフレームをマイクロプログラム用キ
ャッシュ記憶１０に格納するため、マイクロキャッシュ
制御回路１９に対して受信フレームの書き込みを指示
し、マイクロキャッシュ制御回路１９は、マイクロプロ
グラム用キャッシュ記憶１０内の受信フレーム格納領域
１０ｂへ受信フレームの格納を行う。

【００４４】さらに、受信フレーム格納領域１０ｂに格
納された受信フレームは、マイクロプログラムにより処
理され、マイクロプログラムは受信フレームの処理を終
了後、受信フレーム格納領域１０ｂを受信制御回路１６
に対して開放する。

【００４５】一方、受信制御回路１６が受信フレームの
制御情報フィールドを読み取り、データ転送用フレーム
と判定した場合、受信フレームレジスタ１２内のデータ
フィールド１２ｂをデータ転送用キャッシュ記憶１１へ
格納するため、データ転送制御回路１８に対して書き込
みを指示し、データ転送制御回路１８はデータ転送用キ
ャッシュ記憶１１へ受信データを格納する。

【００４６】続いて、受信制御回路１６の動作を図４に
よりさらに詳細に説明する。

【００４７】すなわち、受信制御回路１６は、ライン１
００４より受信したフレームデータをデコーダ２２によ
り解読し、フレームの区切りパタンとデータの受信サイ
クルから受信フレーム入力ポインタ生成回路２３によっ
て受信フレームの入力ポインタ２４を生成する。

【００４８】さらに、入力ポインタ２４をデコーダ２５
でデコードし、デコーダ２５のデコード出力信号により
受信フレームレジスタ１２への書き込みを行うととも
に、制御情報フィールド１２ａ内のフレーム種別を表す
バイト位置に対応したポインタ値をライン１０２２によ
り制御信号生成回路２６，２８へ送る。

【００４９】そして、マイクロキャッシュ制御回路１９
への制御信号生成回路２６は、ライン１０２２からのポ
インタ値とライン１０２０からの受信データよりフレー
ム種を判別し、マイクロプログラムで制御するフレーム
であった場合は、マイクロプログラム用キャッシュ記憶
１０への書き込みワード単位に、受信フレームレジスタ
１２に確定した受信データを、各ワードに対応するポイ
ンタ出力デコードライン１０２２を同期化回路２７でチ
ャネル内部クロックに同期した制御信号ライン１０２４
により、マイクロキャッシュ制御回路１９に対してフレ
ーム書き込みを指示する。

【００５０】一方、データ転送制御回路１８への制御信
号生成回路２８は、ライン１０２２からのポインタ値と
ライン１０２０からの受信データよりフレーム種を判別
し、フレームの連続処理が必要なデータ転送用フレーム
であった場合は、受信フレームレジスタ１２に格納した
受信データのデータフィールド１２ｂをバイト単位にデ
ータ転送用キャッシュ記憶１１へ書き込むため、データ
フィールド１２ｂに対応するポインタ出力デコードライ
ン１０２２を同期化回路２９でチャネル内部クロックに
同期した制御信号ライン１０２５により、データ転送制
御回路１８に対してフレーム書き込みを指示する。

【００５１】この場合に、受信フレームレジスタ１２の
データフィールド１２ｂは、可変長のデータフィールド
１２ｂをバイト単位に順次データ転送用キャッシュ記憶
１１に格納するため、データフィールド１２ｂを最小バ
イト数で実現する際にそのバイト数を決定する要因は、
シリアルパラレル変換器８を通して受信するパラレルデ
ータの受信サイクルとチャネルチップ７の内部タイミン
グにより動作するデータ転送用キャッシュ記憶１１への
書き込みサイクルとの違いであり、これは受信フレーム
レジスタ１２が入出力装置４とのデータ転送速度とチャ
ネルチップ７の動作速度との違いを緩衝する役割を兼用
することを示す。

【００５２】そして、データ転送用キャッシュ記憶１１
に格納されたデータは、データ転送制御回路１８により
格納データレジスタ１５を通して主記憶装置１へ格納さ
れる。

【００５３】同様に、フレームの送信は送信制御回路１
７により、受信制御回路１６と同様の動作により行われ
る。

【００５４】すなわち、マイクロプログラムによりフレ
ームを送信する場合、マイクロプログラムが送信フレー
ムを演算結果の出力レジスタ２１を用いて送信フレーム
レジスタ１３に書き込んだ後、送信制御回路１７に対し
てフレームの送信を指示し、送信制御回路１７は送信フ
レームレジスタ１３内の送信フレームを順次シリアルパ
ラレル変換器８に送信し、シリアルパラレル変換器８に
よってビットシリアルに入出力装置４へ送信する。

【００５５】そして、可変長のデータを入出力装置４へ
送信するため、データ転送制御回路１８は主記憶装置１
より読み出しデータレジスタ１４を通してデータ転送用
キャッシュ記憶１１に送信データを格納し、送信制御回
路１７は、送信フレームレジスタ１３内の制御情報フィ
ールド１３ａに引き続きデータ転送用キャッシュ記憶１
１内のデータをバイト単位に順次読み出し、シリアルパ
ラレル変換器８に送信する。この時、送信フレームレジ
スタ１３内のデータフィールド１３ｂは、受信フレーム
レジスタ１２と同一のバイト数で実現される。

【００５６】次に、連続する２つ以上のフレームを受信
する場合の動作について詳細に説明する。

【００５７】まず、入出力装置４より送信され、チャネ
ル装置６が受け取った第１の受信フレームに続き、第２
のフレームが送信され、連続して第２の受信フレームを
受信した場合、受信フレームがともにマイクロプログラ
ムで処理されるフレームであった場合、受信制御回路１
６は第１の受信フレームをマイクロプログラム用キャッ
シュ記憶１０内の受信フレーム格納領域１０ｂへ格納す
るため、前記処理に従いマイクロキャッシュ制御回路１
９に対して受信フレームレジスタ１２に順次格納された
数バイトを１ワードとしてワード単位に書き込みを指示
する。

【００５８】さらに、第１の受信フレームは、マイクロ
プログラムが第１の受信フレームの処理を終了するまで
受信フレーム格納領域１０ｂに保持されるが、この間に
受信した第２の受信フレームに対して、受信制御回路１
６はフレーム書き込み制御信号ライン１０２４を抑止
し、第２の受信フレームを受信フレームレジスタ１２内
に格納したままマイクロプログラムの処理終了を待つ。

【００５９】そして、マイクロプログラムからの受信フ
レーム格納領域１０ｂの開放を指示する制御信号１０２
６を受けて、受信制御回路１６は受信フレームレジスタ
１２内の第２の受信フレームを受信フレーム格納領域１
０ｂへ書き込むため、マイクロキャッシュ制御回路１９
に対してフレームの書き込みを指示する制御信号１０２
４を送る。

【００６０】これにより、連続して受信した２つのフレ
ームを、第１の受信フレームはマイクロプログラム用キ
ャッシュ記憶１０内の受信フレーム格納領域１０ｂへ格
納し、第２の受信フレームは受信フレームレジスタ１２
内に保持し、さらに第３の受信フレームを受け取った場
合には、受信制御回路１６はマイクロプログラムに対し
てフレームを受信せずに捨てたことを制御信号１０２７
で報告し、マイクロプログラムによる回復処理を期待す
る。

【００６１】この時、受信したフレームがともに可変長
のデータフィールドを含むデータ転送用フレームであっ
た場合は、データフィールドをバイト単位に順次データ
転送用キャッシュ記憶１１に格納するため、受信制御回
路１６は前記処理に従いデータ転送用キャッシュ記憶１
１の書き込みサイクルに合わせて、データ転送制御回路
１８に対して受信データの書き込みを指示する。

【００６２】これにより、データ転送速度とチャネルチ
ップ７の動作速度との違いを受信フレームレジスタ１２
により緩衝し、複数の受信フレームのデータフィールド
をデータ転送用キャッシュ記憶１１に格納し、データ転
送制御回路１８が、データ転送用キャッシュ記憶１１の
アドレス制御および格納データレジスタ１５を経由での
主記憶装置１へのデータ転送を制御することにより、複
数のデータ転送用フレームを連続して受信することがで
きる。

【００６３】また、受信制御回路１６は常に受信フレー
ムの制御情報フィールドを読み取り、マイクロプログラ
ムによって処理するフレームか、またはデータ転送用フ
レームかを判別し、データ転送用フレームを連続して受
信している間にマイクロプログラムによって処理するフ
レームを受信した場合は、マイクロキャッシュ制御回路
１９に対してマイクロプログラム用キャッシュ記憶１０
内への書き込みを指示する。

【００６４】次に、受信フレームの制御情報フィールド
とデータフィールドを合わせた受信フレームレジスタ１
２のバイト数を最適最小化するため、特定のフレーム種
を除いた標準フレーム長を動作速度緩衝用データフィー
ルドを含めたバイト数として受信フレームレジスタ１２
のバイト数を決定した場合、このバイト数を超える特定
フレームの処理に関して説明する。

【００６５】たとえば、受信フレームレジスタ１２のバ
イト数を超えるフレームのうち、連続処理が必要なデー
タ転送用フレームでないフレームに対して、受信制御回
路１６はこのフレームをマイクロプログラムで処理可能
とするため、マイクロプログラム用キャッシュ記憶１０
とデータ転送用キャッシュ記憶１１の両キャッシュ記憶
に対してともにその書き込みを指示する。

【００６６】さらに、制御情報フィールドは、マイクロ
キャッシュ制御回路１９によりマイクロプログラム用キ
ャッシュ記憶１０に格納され、データフィールドは、デ
ータ転送制御回路１８によりデータ転送用キャッシュ記
憶１１に格納された後、主記憶装置１へ格納される。

【００６７】そして、マイクロプログラムは、マイクロ
プログラム用キャッシュ記憶１０内の受信フレーム格納
領域１０ｂ内に格納されたフレーム制御情報フィールド
と主記憶装置１内に格納されたデータフィールドとによ
りフレームの処理を行う。

【００６８】同様に、送信フレームレジスタ１３も、マ
イクロプログラムにより送信する全ての送信フレームに
対して、その最大フレーム長のバイト数を持つ必要はな
く、マイクロプログラムが制御情報フィールドの書き込
みを行っている間にデータ転送用キャッシュ記憶１１内
へ主記憶装置１よりデータを読み出しておき、データ転
送用フレームの送信と同様にフレームを送信することが
できる。

【００６９】従って、本実施例のチャネル装置によれ
ば、１フレームを格納できる受信フレームレジスタ１２
と、マイクロプログラム用キャッシュ記憶１０内に１フ
レームを格納できる受信フレーム格納領域１０ｂを持つ
ことにより、マイクロプログラム用キャッシュ記憶１０
内の受信フレーム格納領域１０ｂ内のフレームをマイク
ロプログラムが処理中である場合に、受信した次のフレ
ームを受信フレームレジスタ１２内に待たせる書き込み
待ち処理を行いながら連続する２つのフレームを受信す
ることができる。

【００７０】また、受信フレームレジスタ１２を入出力
装置４とのデータ転送速度とチャネル装置６の内部クロ
ックとの同期に必要な時間待ちレジスタとして動作させ
ることにより、受信制御回路１６をバイト単位に同期化
させ、可変長データをデータ転送用キャッシュ記憶１１
を経由して連続受信することができる。

【００７１】同様に、送信フレームレジスタ１３におい
ても、データ転送速度および内部クロックの緩衝用とし
て動作させることによって送信制御回路１７をバイト単
位に同期化させ、可変長データをデータ転送用キャッシ
ュ記憶１１を経由して連続送信を可能とすることができ
る。

【００７２】さらに、受信制御回路１６でマイクロプロ
グラム用およびデータ転送用キャッシュ記憶１０，１１
を併用することにより、可変長フレームの受信に対して
受信フレームレジスタ１２を標準的なフレームのフレー
ム長で実現し、受信フレームレジスタ長を超えるフレー
ムを受信することができる。

【００７３】同様に、送信制御回路１７においても、マ
イクロプログラム用およびデータ転送用キャッシュ記憶
１０，１１を併用することによって可変長フレームの送
信に対して送信フレームレジスタ１３を標準的なフレー
ムのフレーム長で実現し、送信フレームレジスタ長を超
えるフレームの送信を可能とすることができる。

【００７４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００７５】たとえば、本実施例のチャネル装置につい
ては、図２に示すような回路構成に限定されるものでは
なく、少なくとも１フレームを格納できる受信フレーム
レジスタ１２と、マイクロプログラム用キャッシュ記憶
１０内に１フレームを格納できる受信フレーム格納領域
１０ｂを持つことにより、連続する２つのフレームの受
信が可能である。

【００７６】また、システム構成についても、図１のよ
うな構成に限られるものではなく、より多くの入出力装
置が接続される場合などについても広く適用可能である
ことはいうまでもない。

【００７７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【００７８】(1).マイクロプログラム用キャッシュ記憶
の一部と受信フレームレジスタをそれぞれフレーム受信
バッファとして動作させることにより、連続する２つの
受信フレームを順次マイクロプログラム用キャッシュ記
憶と受信フレームレジスタへ格納することができるの
で、連続する２つの送受信フレームのマイクロプログラ
ムによる処理が可能となる。

【００７９】(2).受信フレームレジスタと送信フレーム
レジスタの一部を入出力装置とのデータ転送速度とチャ
ネル装置の動作速度の違いを吸収する緩衝データレジス
タとして共用することにより、受信制御回路により複数
の連続したデータ転送用フレームのデータフィールドを
データ転送用キャッシュ記憶へ格納することができ、ま
た送信制御回路によりデータフィールドをデータ転送用
キャッシュ記憶から読み出すことができるので、複数の
連続したデータ転送用フレームの送受信が可能となる。

【００８０】(3).標準フレーム長を越えるフレームに対
して、送信および受信制御回路がマイクロプログラム用
キャッシュ記憶とデータ転送用キャッシュ記憶を同時に
動作させることにより、受信フレームの一部をデータ転
送用キャッシュ記憶を経由させて主記憶装置に格納し、
マイクロプログラムがマイクロプログラム用キャッシュ
記憶に格納された受信フレームの一部とを合わせてマイ
クロプログラム処理フレームとして受信し、またマイク
ロプログラムが主記憶装置に用意したデータと送信フレ
ームレジスタとを合わせてフレームレジスタ長を越える
フレームを送信することができるので、標準フレーム長
を超えるマイクロプログラム処理フレームの送受信が可
能となる。

【００８１】(4).前記(1) 〜(3) により、特に入出力装
置とのデータ転送速度に対して非同期に動作するチャネ
ル装置において、特別なレジスタキューや記憶回路を設
けることなく、少なくとも２つの可変長フレームの受信
を可能とし、かつフレームレジスタへの必要な論理量が
最適最小化されるチャネル装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるチャネル装置を含むシ
ステム概略構成図である。

【図２】本実施例のチャネル装置を示す詳細ブロック図
である。

【図３】本実施例のチャネル装置において、受信フレー
ムレジスタ、送信フレームレジスタおよびマイクロプロ
グラム用キャッシュ記憶を示す構成図である。

【図４】本実施例におけるチャネルチップ内の受信制御
回路を示す構成図である。

【符号の説明】

１ 主記憶装置 ２ システム制御装置 ３ 入出力処理装置 ４ 入出力装置 ５ チャネル処理装置 ６ チャネル装置 ７ チャネルチップ ８ シリアルパラレル変換器 ９ 光ケーブル １０ マイクロプログラム用キャッシュ記憶 １０ａ 入出力装置制御情報格納領域 １０ｂ 受信フレーム格納領域 １１ データ転送用キャッシュ記憶 １２ 受信フレームレジスタ １２ａ 制御情報フィールド １２ｂ データフィールド １３ 送信フレームレジスタ １３ａ 制御情報フィールド １３ｂ データフィールド １４ 読み出しデータレジスタ １５ 格納データレジスタ １６ 受信制御回路 １７ 送信制御回路 １８ データ転送制御回路 １９ マイクロキャッシュ制御回路 ２０ マイクロプログラム用演算器 ２１ 出力レジスタ ２２ デコーダ ２３ 受信フレーム入力ポインタ生成回路 ２４ 入力ポインタ ２５ デコーダ ２６ 制御信号生成回路 ２７ 同期化回路 ２８ 制御信号生成回路 ２９ 同期化回路

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Claims (3)

【特許請求の範囲】
1. 【請求項１】 入出力装置とのデータ転送をフレーム形
   式のシリアル転送で行い、入出力装置単位の制御情報を
   格納するマイクロプログラム用キャッシュ記憶と、受信
   フレームレジスタとを備え、前記マイクロプログラム用
   キャッシュ記憶の一部と前記受信フレームレジスタをそ
   れぞれフレーム受信バッファとして動作させ、連続する
   ２つの受信フレームを順次前記マイクロプログラム用キ
   ャッシュ記憶と前記受信フレームレジスタへ格納し、さ
   らに第３のマイクロプログラムで処理する受信フレーム
   を連続に受信した場合に、該マイクロプログラムに対し
   て第３のフレームを受信したことを報告することを特徴
   とするチャネル装置。
2. 【請求項２】 データ転送時の動作速度の違いを緩衝す
   るデータ転送用キャッシュ記憶、受信フレームレジスタ
   の入力ポインタ、および前記データ転送用キャッシュ記
   憶への書き込み制御回路を持つ受信制御回路と、送信フ
   レームレジスタの出力ポインタ、および前記データ転送
   用キャッシュ記憶からの読み出し制御回路を持つ送信制
   御回路とを備え、前記受信フレームレジスタと前記送信
   フレームレジスタの一部を入出力装置とのデータ転送速
   度とチャネル装置の動作速度の違いを吸収する緩衝デー
   タレジスタとして共用し、前記受信制御回路により複数
   の連続したデータ転送用フレームのデータフィールドを
   前記データ転送用キャッシュ記憶へ格納し、前記送信制
   御回路によりデータフィールドを前記データ転送用キャ
   ッシュ記憶から読み出し、複数の連続したデータ転送用
   フレームの送受信を行うことを特徴とするチャネル装
   置。
3. 【請求項３】 前記請求項１または２記載のチャネル装
   置において、前記受信フレームレジスタと前記送信フレ
   ームレジスタを標準フレーム長とし、該標準フレーム長
   を越えるフレームに対し、前記送信および受信制御回路
   が前記マイクロプログラム用キャッシュ記憶と前記デー
   タ転送用キャッシュ記憶を同時に動作させ、受信フレー
   ムの一部を前記データ転送用キャッシュ記憶を経由させ
   て主記憶装置に格納し、マイクロプログラムが前記マイ
   クロプログラム用キャッシュ記憶に格納された受信フレ
   ームの一部とを合わせてマイクロプログラム処理フレー
   ムとして受信し、かつ該マイクロプログラムが前記主記
   憶装置に用意したデータと前記送信フレームレジスタと
   を合わせてフレームレジスタ長を越えるフレームを送信
   することを特徴とするチャネル装置のフレーム送受信方
   法。