JPH07134643A - Ｆｉｆｏメモリ - Google Patents

Abstract

(57)【要約】 【目的】 外部とのデータ転送効率を向上させることが
できるＦＩＦＯメモリを提供することにある。 【構成】 書込み指示、読出し指示に同期して切り替え
動作されるメモリブロックＭＡ，ＭＢが設けられると共
に夫々のメモリブロックＭＡ，ＭＢに対応して入出力用
データ保持回路ＩＤＬＡ，ＩＤＬＢが設けられ、書込み
指示が与えられるときには、その動作が選択されるメモ
リブロックＭＡ，ＭＢ側の入力用データ保持回路ＩＤＬ
Ａ，ＩＤＬＢが書込みデータを保持して当該メモリブロ
ックＭＡ，ＭＢに並列的に供給し、読出し指示が与えら
れるときには、その動作が選択されるメモリブロックＭ
Ａ，ＭＢから読出しデータをマルチプレクサＭＰＸに並
列的に出力し、データ転送効率を向上させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データを先入れ先出し
形式で一時的に蓄積するＦＩＦＯメモリ（ファーストイ
ン・ファーストアウトメモリ）に関し、例えば装置間の
データ転送のスピード調整用バッファメモリに適用して
有効な技術に関するものである。

【０００２】

【従来の技術】データの処理速度や転送速度が相違する
複数の装置や機能モジュール間でデータ受け渡しを行う
場合にそのような能力や速度の相違などを吸収するため
に、ＦＩＦＯメモリなどをバッファメモリとして利用す
ることができる。例えば通信制御用ＬＳＩにおいては、
通信回線との間でデータの送受信を行う回線制御部と上
位装置と接続されるバスインタフェース部との間に送信
ＦＩＦＯメモリや受信ＦＩＦＯメモリが配置されてい
る。受信ＦＩＦＯメモリは回線制御部で受信されたデー
タを順番に蓄えていき、蓄えられたデータはバスインタ
フェース部を介して上位装置が順番に読み出してデータ
転送やデータ処理に供される。上記送信ＦＩＦＯはバス
インタフェース部を介して上位装置から供給される送信
データを順番に蓄えていき、蓄えられたデータは回線制
御部によって順番に読出されて送信に供される。上記Ｆ
ＩＦＯメモリは、回路構成的には外部アドレスが不要
で、その代わりにチップ内にアドレス発生回路であるア
ドレスカウンタ、又はシフトレジスタにより構成され、
行・列線を順番に選択するアドレスポインタを内蔵して
いる。アドレスポインタは、単一メモリアレイに含まれ
る複数の記憶段を先入れ先出し形式で指定していく。な
お、ＦＩＦＯメモリについて記載された文献の例として
は、昭和６０年１２月２５日に株式会社オーム社発行の
「マイクロコンピュータハンドブック」第２５７頁があ
る。

【０００３】

【発明が解決しようとする課題】上位システムとの間で
のデータ転送のためのオーバーヘッド低減や上位システ
ムのデータ処理能力との関係でＦＩＦＯメモリの処理能
力を向上させることの必要性を本発明者らは見出した。
しかしながら、外部からの書込み又は読出し指示に対す
るメモリブロックの動作速度には限界があり、外部から
の書込み又は読出し指示によって動作されるメモリブロ
ックが単一であれば、ＦＩＦＯメモリの処理能力はその
メモリブロックの動作速度に制限され、該メモリブロッ
クからなるＦＩＦＯメモリをバッファメモリに用いた場
合に異なるデータ処理速度をもつ装置間におけるデータ
転送処理能力には限界のあることが本発明者らによって
見いだされた。すなわち、従来のＦＩＦＯメモリの構成
ではデータ転送処理能力を向上させることは困難であっ
た。また、メモリブロックに読出されるデータが存在し
ないエンプティ状態の場合、次に書込まれたデータを読
出す場合にもメモリブロックからそのデータを読出すと
いう効率の悪いデータ処理を行っていた。

【０００４】本発明の目的は、外部とのデータ転送効率
を向上させることができるＦＩＦＯメモリを提供するこ
とにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。すなわち、書込み指示、読出し指示に同
期して切り替え動作される複数個のメモリブロックが設
けられると共に、夫々のメモリブロックに対応して入力
用データ保持用回路が設けられ、書込み指示が与えられ
るときには、その動作が選択されるメモリブロック側の
入力用データ保持回路が書込みデータを保持して当該メ
モリブロックに供給し、読出し指示が与えられるときに
は、その動作が選択されるメモリブロックから読出しデ
ータを出力回路に出力し、データ転送効率の向上を可能
にＦＩＦＯメモリを構成するものである。

【０００７】上記ＦＩＦＯメモリにおいて、読出される
べきデータがメモリブロックに存在しないエンプティ状
態の場合にデータが書込まれた直後にそのデータを読出
しするときの読出し速度を向上させるには、その書込み
データを保持する上記入力用データ保持回路の出力と上
記出力回路の入力の間にバイパス回路を設けるとよい。

【０００８】上記動作されるべきメモリブロックの切り
替え制御を比較的簡単に行うには、上記アドレス発生回
路から発生する書き込みアドレスと、読出しアドレスに
含まれる所定ビットの値を切り替え制御のための情報と
して採用することが望ましい。

【０００９】

【作用】上記した手段によれば、１つのメモリブロック
に対し連続して書込み動作が行われることはなく、１つ
のメモリブロックに書込み動作が行われている際に、次
の書込み動作は次の書込み指示に同期して別のメモリブ
ロックで行われ、各メモリブロックは、相互にタイミン
グをずらして並列的にデータの書込みをすることができ
る。読出し動作も書込み動作と同様にして行われる。換
言すれば、Ｎ個のメモリブロックがＦＩＦＯメモリに内
蔵されている場合、書込み又は読出し動作のサイクルタ
イムは見かけ上各メモリブロックの動作に必要な時間の
１／Ｎとされる。ここで、動作されるべきメモリブロッ
クの選択を、アドレス発生装置から発生するアドレスを
用いて行うことができる。例えば、２つのメモリブロッ
クを用いる場合は上記アドレスの最下位１ビットを用
い、４つのメモリブロックを用いる場合は下位２ビット
を用いて、書込み，読出しされるべくメモリブロックを
選定する。また、読出されるべきデータがメモリブロッ
クに存在しないエンプティ状態のメモリブロックにデー
タが書込まれた直後に読出し指示が外部から供給される
と、その書込みデータを保持する上記入力用データ保持
回路の出力はバイパス回路に接続され、その書込みデー
タはバイパス回路を経由して出力回路に出力される。よ
って、メモリブロックからの読出し動作を経なくとも直
接入力用データ保持回路に設定されたデータを外部に出
力することができる。

【００１０】

【実施例】図１には、本発明の一実施例であるＦＩＦＯ
メモリ１のブロック図が示される。このＦＩＦＯメモリ
１は、特に制限されないが、２つのメモリブロックＭ
Ａ，ＭＢを有し、各メモリブロックＭＡ，ＭＢは夫々８
ビットの記憶段を複数個有するメモリアレイを備える。
上記各メモリブロックＭＡ，ＭＢには、読出し指示又は
書込み指示に同期してアドレスを発生するリードアドレ
スカウンタＲＡＣと書込みアドレスを発生するライトア
ドレスカウンタＷＡＣが接続されており、発生するアド
レスの最下位ビット（ＬＳＢ）によって動作が制御され
るリードアドレスデコーダＲＡＤＡ，ＲＡＤＢとライト
アドレスデコーダＷＡＤＡ，ＷＡＤＢが含まれる。ここ
で、リードアドレスカウンタＲＡＣとライトアドレスカ
ウンタＷＡＣが出力するアドレスは、次に書込み又は読
出しされるべき記憶段を指示するための情報とされる。
該アドレスの最下位ビット（ＬＳＢ）が論理値”１”の
場合に動作可能にされる対象はリードアドレスデコーダ
ＲＡＤＡ又はライトアドレスデコーダＷＡＤＡであり、
最下位ビット（ＬＳＢ）が論理値”０”の場合に動作可
能にされる対象は、リードアドレスデコーダＲＡＤＢと
ライトアドレスデコーダＷＡＤＢである。上記書込みア
ドレスは、書込み信号Ｗ＊がローレベルにされる書込み
指示毎にインクリメントされる。したがって、ライトア
ドレスデコーダＷＡＤＡ，ＷＡＤＢは交互に動作され
る。同様に、上記読出しアドレスは、読出し信号Ｒ＊が
ローレベルにされる読出し指示毎にインクリメントさ
れ、リードアドレスデコーダＲＡＤＡ，ＲＡＤＢは交互
に動作される。また、上記各メモリブロックＭＡとＭＢ
には、外部からのデータを入力する入力用データ保持回
路ＩＤＬＡとＩＤＬＢ及び外部へデータを出力する出力
用データ保持回路ＯＤＬＡとＯＤＬＢを含むマルチプレ
クサＭＰＸが接続される。ここで、出力用データ保持回
路ＯＤＬＡとＯＤＬＢは特に制限されないが、入力を単
にスタティックに保持するラッチである。これら入力用
データ保持回路ＩＤＬＡとＩＤＬＢ及びマルチプレクサ
ＭＰＸも、上記リードアドレスデコーダＲＡＤＡ，ＲＡ
ＤＢ及びライトアドレスデコーダＷＡＤＡ，ＷＡＤＢを
制御する該アドレスの最下位ビット（ＬＳＢ）により制
御される。ここで、該アドレスの最下位ビット（ＬＳ
Ｂ）が論理値”１”の場合に、書込み指示に呼応してメ
モリブロックＭＡと対応する入力用データ保持回路ＩＤ
ＬＡが動作可能にされる。また、該アドレスの最下位ビ
ット（ＬＳＢ）が論理値”１”の場合には、読出し指示
に呼応してメモリブロックＭＡが動作可能にされると共
にマルチプレクサＭＰＸによって上記出力用データ保持
回路ＯＤＬＡの出力がバッファＢＦに供給される。該ア
ドレスの最下位ビット（ＬＳＢ）が論理値”０”の場合
に、書込み指示に呼応してメモリブロックＭＢと対応す
る入力用データ保持回路ＩＤＬＢが動作可能にされる。
また、該アドレスの最下位ビット（ＬＳＢ）が論理値”
０”の場合には、読出し指示に呼応してメモリブロック
ＭＢが動作可能にされると共にマルチプレクサＭＰＸに
よって上記出力用データ保持回路ＯＤＬＢの出力がバッ
ファＢＦに供給される。

【００１１】データをメモリブロックＭＡ又はＭＢに書
込む動作は次のようにして行われる。以下、メモリブロ
ックＭＡに書込まれる場合について説明する。外部より
書込み指示（書込み信号Ｗ＊の立ち下がり時）がライト
コントローラＷＣに供給されると、ライトコントローラ
ＷＣによりライトアドレスカウンタＷＡＣへ起動信号Ｄ
２が与えられる。その指示で今まで保持されたライトア
ドレスカウンタＷＡＣのアドレスの最下位ビット（ＬＳ
Ｂ）（ここでは、論理値”１”とする）により書込み動
作されるべきメモリブロックＭＡのライトアドレスデコ
ーダＷＡＤＡの動作が起動され、該アドレスの上位ビッ
トにより書込まれるメモリアレイＭＡの記憶段が指示さ
れる。該アドレスはそれがメモリブロックＭＡに取り込
まれるとインクリメントされ、ライトアドレスカウンタ
ＷＡＣには次に書込むメモリブロックＭＢのアドレスが
保持される。上記ライトアドレスデコーダＷＡＤＡの動
作の起動と同時に、ライトアドレスカウンタＷＡＣの値
の最下位ビット（ＬＳＢ）”１”は、入力用データ保持
回路ＩＤＬＡへも供給される。ライトアドレスカウンタ
ＷＡＣから出力された書込みアドレスの最下位ビット
（ＬＳＢ）とライトコントロールＷＣのイネーブル信号
Ｅ１（ハイイネーブル）とは、アンド回路Ａ１を介して
入力用データ保持回路ＩＤＬＡへ信号Ｅ２（ハイイネー
ブル）として供給される。このアンド回路Ａ１を介して
入力された信号Ｅ２により入力用データ保持回路ＩＤＬ
Ａは、メモリブロックＭＡに書込まれるべきデータを保
持する。すなわち、上記のように書込まれるべきメモリ
ブロックＭＡが指示されると、そのメモリブロックＭＡ
に接続されている入力用データ保持回路ＩＤＬＡに外部
から取り込まれたデータが、メモリブロックＭＡの指定
された記憶段に書込まれる。また、ライトアドレスカウ
ンタＷＡＣの値は、フラグロジックＦＬに送られ、各メ
モリブロックＭＡ，ＭＢの書込み、書込み及び読出し、
又は読出し可否の判断に用いられる。メモリブロックＭ
Ｂへの書込み動作も、上記メモリブロックＭＡへの書込
み動作と同様にして行われる。但し、メモリブロックＭ
Ｂへの書込み動作はライトアドレスカウンタＷＡＣから
出力される書込みアドレスの最下位ビット（ＬＳＢ）が
論理値”０”の場合に行われる。これらメモリブロック
ＭＡ，メモリブロックＭＢへの書込み動作は、書込み指
示に同期してインクリメントされるライトアドレスカウ
ンタＷＡＣの値の最下位ビット（ＬＳＢ）”０”又は”
１”によって指定されることから、順次交互に行われ
る。

【００１２】一方、データをメモリブロックＭＡ又はＭ
Ｂから読出す動作は次のようにして行われる。以下、メ
モリブロックＭＡから読出される場合について説明す
る。外部より読出し指示（読出し信号Ｒ＊の立ち下がり
時）がリードコントローラＲＣに供給されると、リード
コントローラＲＣによりリードアドレスカウンタＲＡＣ
へ起動信号Ｄ１が与えられる。その指示で今まで保持さ
れたリードアドレスカウンタＷＡＣのアドレスの最下位
ビット（ＬＳＢ）（ここでは、論理値”１”とする）に
より読出し動作されるべきメモリブロックＭＡのリード
アドレスデコーダＲＡＤＡの動作が起動され、該アドレ
スの上位ビットにより読出されるメモリアレイＭＡの記
憶段が指示される。該アドレスは出力されるとインクリ
メントされ、リードアドレスカウンタＷＡＣには次に読
出すメモリブロックＭＢのアドレスが保持される。上記
リードアドレスデコーダＲＡＤＡの動作の起動と同時
に、リードアドレスカウンタＲＡＣのアドレスの最下位
ビット（ＬＳＢ）論理値”１”はマルチプレクサＭＰＸ
の出力切り替えスイッチ部位に供給され、出力用データ
保持回路ＯＤＬＡに保持されたデータはバッファＢＦを
介して外部に出力するように制御される。すなわち、上
記のように読出されるべきメモリブロックＭＡが指示さ
れると、そのメモリブロックＭＡの指定された記憶段に
書込まれたデータが、出力用データ保持回路ＯＤＬＡに
読出される。また、リードアドレスカウンタＷＡＣの値
は、フラグロジックＦＬに送られ各メモリブロックＭ
Ａ，ＭＢの書込み、書込み及び読出し、又は読出し可否
の判断に用いられる。メモリブロックＭＢからの読出し
動作も、上記メモリブロックＭＡからの読出し動作と同
様にして行われる。但し、メモリブロックＭＢからの読
出し動作はリードアドレスカウンタＲＡＣから出力され
る読出しアドレスの最下位ビット（ＬＳＢ）が論理値”
０”の場合行われる。これらメモリブロックＭＡ，ＭＢ
からの読出し動作は、読出し指示に同期してインクリメ
ントされるリードアドレスカウンタＲＡＣの値の最下位
ビット”０”又は”１”によって指示されることから、
順次交互に行われる。

【００１３】上記書込み動作、読出し動作はそれぞれ別
に行われることに限定されず、メモリアレイの構成に応
じて並行処理も可能とされる。

【００１４】該メモリブロックＭＡ，ＭＢの書込み又は
読出し動作の可否の判断は、上記ライトアドレスカウン
タＷＡＣの値とリードアドレスカウンタＲＡＣの値との
比較により行われる。例えば、リードアドレスカウンタ
ＲＡＣの値よりライトアドレスカウンタＷＡＣの値の方
が大きいときには、ライトアドレスカウンタＷＡＣの値
からリードアドレスカウンタＲＡＣの値を減じた値が読
出し可能データ数として認識される。一方、リードアド
レスカウンタＲＡＣの値の方がライトアドレスカウンタ
ＷＡＣの値より大きいときには、ライトアドレスカウン
タＷＡＣの値に記憶段の総数を加えた値からリードアド
レスカウンタＲＡＣの値を減じた値が読出し可能データ
数として認識される。又、ライトアドレスカウンタＷＡ
Ｃを示すライトポインタにリードアドレスカウンタＲＡ
Ｃを示すリードポインタが追いついた場合には読出しデ
ータが存在しないエンプティ状態を示す信号ＥＦがフラ
グロジックＦＬより外部に出力され、読出し指示が抑制
される。該信号ＥＦは、書込み指示が供給されることに
より解除される。リードポインタにライトポインタが追
いた場合にはメモリ容量がいっぱいであるフル状態を示
す信号ＦＦがフラグロジックＦＬより外部に出力され、
書込み指示が抑制される。該信号ＦＦは、読出し指示が
供給された際、その指示に同期して解除される。

【００１５】図３には上記図１のＦＩＦＯメモリの書込
み動作の一例タイミングチャートが示される。例えば外
部より供給される入力データＤ０，Ｄ１は図示の連続す
る書込み指示のタイミング（時刻Ｔ０，Ｔ１）でメモリ
ブロックＭＡ，ＭＢに書込まれる。上記書込み指示の間
隔は、一つのメモリブロックＭＡ，ＭＢで必要とされる
書込み動作時刻よりも短くされている。この例に従え
ば、上記書込み動作に必要な時間は概ねＴ４とされる。
書込み信号Ｗ＊の立ち下がり（時刻Ｔ０）に同期して、
ライトアドレスカウンタＷＡＣから出力される書込みア
ドレスの最下位ビット（ＬＳＢ）論理値”１”がライト
アドレスデコーダＷＡＤＡに供給され、メモリブロック
ＭＡは動作可能とされる。同時に上記最下位ビット（Ｌ
ＳＢ）以外の上位ビット情報により該メモリブロックＭ
Ａの書込まれるべき記憶段（書込みアドレスＷＡ１）が
指示される。また、このとき上記ライトアドレスカウン
タＷＡＣの値の最下位ビット（ＬＳＢ）は論理値”１”
であるので入力用データ保持回路ＩＤＬＡがメモリブロ
ックに書込まれるべきデータＤ０を保持する。保持され
たデータＤ０は、メモリブロックＭＡの所望の記憶段に
書込まれる。メモリブロックＭＢへの書込み動作は、ラ
イトアドレスカウンタＷＡＣから出力される書込みアド
レスの最下位ビット（ＬＳＢ）が論理値”０”であると
きの書込み指示（時刻Ｔ１）に同期して開始される。そ
のタイミングは上記メモリブロックＭＡがデータＤ０を
書込んでいる後半とされる。このように、メモリブロッ
クＭＡ，ＭＢへの書込み動作はライト信号Ｗ＊を１サイ
クルずらしながら並列的に行われていることが図３より
解る。このように、メモリブロックＭＢへの書込み動作
はメモリブロックＭＡの書込み動作の終了を待たずに可
能にされる。したがって、夫々のメモリブロックＭＡ，
ＭＢの書込み動作時間は概ねＴ４であっても、ＦＩＦＯ
メモリ１は見かけ上Ｔｗ（＜Ｔ４）の書込みサイクル時
間を実現することができる。

【００１６】図４には上記図１のＦＩＦＯメモリの読出
し動作の一例タイミングチャートが示される。例えばメ
モリブロックＭＡ，ＭＢに書込まれたデータＤ３（読出
しアドレスＲＡ１），Ｄ４（読出しアドレスＲＡ２）
は、連続する読出し指示のタイミング（時刻Ｔ２，Ｔ
３）で外部に出力される。上記読出し指示の間隔は、一
つのメモリブロックＭＡ，ＭＢで必要とされる読出し動
作時間よりも短くされている。この例に従えば、上記読
出し動作に必要とされる時間は概ね時間Ｔ５とされる。
読出し信号Ｒ＊の立ち下がり（時刻Ｔ２）に同期して、
リードアドレスカウンタＲＡＣから出力される読出しア
ドレスの最下位ビット（ＬＳＢ）”１”がリードアドレ
スデコーダＲＡＤＡに供給され、メモリブロックＭＡに
起動が駆けられる。同時に上記最下位ビット（ＬＳＢ）
以外の上位情報により該メモリブロックＭＡの読出され
るべき記憶段（読出しアドレスＲＡ１）が指示される。
また、出力用データ保持回路ＯＤＬＡはメモリブロック
ＭＡから読出されたデータＤ３を保持する。このとき上
記リードアドレスカウンタＲＡＣの値の最下位ビット
（ＬＳＢ）は論理値”１”であるので、マルチプレクサ
ＭＰＸにて上記リードアドレスカウンタＲＡＣの値の最
下位ビット（ＬＳＢ）によりスイッチの切り替えが行わ
れ、上記出力用データ保持回路ＯＤＬＡに保持されたデ
ータＤ３（読出しアドレスＲＡ１）がバッファＢＦを介
して外部へ出力される。メモリブロックＭＢからの読出
し動作は、ライトアドレスカウンタＷＡＣから出力され
る読出しアドレスの最下位ビット（ＬＳＢ）が論理値”
０”であるときの読出し指示（時刻Ｔ３）に同期して開
始される。そのタイミングはメモリブロックＭＡがデー
タＤ３を読出している最中とされる。このように、メモ
リブロックＭＡ，ＭＢからの読出し動作はリード信号Ｒ
＊を１サイクルずらしながら並列に行われていることが
図４より解る。このように、メモリブロックＭＢからの
読出し動作はメモリブロックＭＡからの読出し動作の終
了を待たずに可能にされる。したがって、夫々のメモリ
ブロックＭＡ，ＭＢからの読出し動作時間は概ねＴ５で
あっても、ＦＩＦＯメモリ１は見かけ上Ｔｒ（＜Ｔ５）
の読出しサイクル時間を実現することができる。

【００１７】図２には本発明の一実施例である図１のブ
ロック図にバイパス回路ＢＡ及びＢＢを設けたブロック
図が示されている。上記バイパス回路は、上記エンプテ
ィ状態の際に信号ＥＦとは別にフラグロジックＦＬから
出力される信号φにより制御される。該信号φ（ハイイ
ネーブル）は、エンプティ状態の直後の書込み後に読み
だし指示が与えられると、その読みだしサイクルの一定
時間だけハイレベルにされる信号（図５参照）である。
該信号φがハイレベルにされ、かつ書込み動作の直後に
読出し指示が供給されると、該信号φとリードアドレス
カウンタＲＡＣから出力される読出しアドレスの最下位
ビット（ＬＳＢ）”１”を入力するアンド回路Ａ３の出
力信号Ｅ４（ハイイネーブル）がバイパス回路ＢＡに供
給される。該信号Ｅ４がハイレベルにされると、バイパ
ス回路ＢＡは入力用データ保持回路ＩＤＬＡの出力と出
力用データ保持回路ＯＤＬＡの入力を直結させる。すな
わち、バイパス回路ＢＡの入出力が導通されると、書込
み動作にて入力用データ保持回路ＩＤＬＡに保持された
データは出力用データ保持回路ＯＤＬＡへ転送される。
上記転送されたデータは、マルチプレクサＭＰＸにおい
てリードアドレスカウンタＲＡＣから出力される読出し
アドレスの最下位ビット（ＬＳＢ）”１”により出力用
データ保持回路ＯＤＬＡを選択するスイッチングにより
バッファＢＦを介して外部に出力される。バイパス回路
ＢＢへの接続動作も、上記バイパス回路ＢＡへの接続動
作と同様にして行われる。但し、バイパス回路ＢＢへの
接続動作はリードアドレスカウンタＲＡＣから出力され
る読出しアドレスの最下位ビット（ＬＳＢ）が論理値”
０”の場合行われる。

【００１８】図５には上記図２のバイパス回路ＢＡ又は
バイパス回路ＢＢを介してデータ転送される場合の書込
み及び読出し動作のタイミングチャートが示される。バ
イパス回路ＢＡは、メモリブロックＭＡに読出しデータ
が存在しないエンプティ状態に（信号φがハイレベル状
態）おいて、外部より書込み指示に次いで読出し指示が
供給された場合に、その入力と出力が導通される。ここ
で、書込み動作は上述と同様にして行われデータＤｉが
書込まれたとする。続いて読出し指示が供給されると、
読出し信号Ｒ＊の立ち下がりに同期してバイパス回路Ｂ
Ａの入出力が導通され、入力用データ保持回路ＩＤＬＡ
のデータＤｉは、該バイパス回路ＢＡを介して出力用デ
ータ保持回路ＯＤＬＡへ転送される。出力用データ保持
回路ＯＤＬＡへ転送されたデータＤｉは、マルチプレク
サＭＰＸにて上記リードアドレスカウンタＲＡＣから出
力される読出しアドレスの最下位ビット（ＬＳＢ）の論
理値”１”によるスイッチの切り替えで外部へ出力され
る。バイパスＢＢへの接続は、リードアドレスカウンタ
ＲＡＣから出力される読出しアドレスの最下位ビット
（ＬＳＢ）の論理値”０”を用いる他は上記バイパスＢ
Ａへの接続と同様のタイミングで行われる。前記図４と
上記図５とに表した読出し動作を比較すると、図５のデ
ータ出力は読出し指示（時刻Ｔ１０）とほぼ同時に行わ
れており、図４の読出し動作の指示（時刻Ｔ２）からメ
モリブロックＭＡのデータを読み出し確定するまでの時
間Ｔ６を必要としない。つまり、バイパス回路ＢＡを介
してデータを出力すると、読出し確定時間Ｔ６だけデー
タ転送処理を短縮することができる。

【００１９】上記実施例によれば、以下の作用効果を得
るものである。 （１）メモリブロックＭＡに書込み，読出し動作が行わ
れている際に、次の書込み動作は次の書込み指示に同期
してメモリブロックＭＢで行われ、各メモリブロックＭ
Ａ，ＭＢは、相互にタイミングをずらして並列的にデー
タの書込みをすることができる。換言すれば、書込み又
は読出し動作のサイクルタイムは見かけ上各メモリブロ
ックＭＡ，ＭＢの動作に必要な時間の１／２とされる。
よって、単位時間当たりのデータ転送効率を向上させる
ことができる。 （２）入力用データ保持回路ＩＤＬＡの出力と出力用デ
ータ保持回路ＩＤＬＡの入力の間にバイパス回路ＢＡを
設けることにより、エンプティ状態の書込んだ情報の読
出し動作を高速化できる。よって、書込み，読出し動作
におけるデータ転送効率を向上させることができる。 （３）リードアドレスカウンタＲＡＣ又はライトアドレ
スカウンタＷＡＣから発生するアドレスを用いて動作さ
れるべきメモリブロックＭＡ又はメモリブロックＭＢの
切り替え動作を行うことにより、ＦＩＦＯの制御動作を
簡単にすることができる。

【００２０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２１】例えば、上記実施例では２つのメモリブロ
ックを用いた場合を示したが、用いるメモリブロックの
個数は２つ以上であればいくらでもよい。また、マルチ
プレクサ内に出力用データラッチ回路を設けることな
く、入力用データラッチ回路と同様に個別に出力用デー
タラッチ回路を設けて出力データの制御を行ってもよ
い。さらに、複数のメモリブロックを用いる場合は、順
次存在するメモリブロックを選定することはなく、メモ
リブロックの空き状態に応じて書込み動作の優先度を指
定する回路を設けてメモリブロックを選択してもよい。

【００２２】本発明は、通信バッファやデータバッファ
はもとより少なくとも装置間のデータ転送を必要とする
ものに広く適用する事ができる。

【００２３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２４】すなわち、Ｎ個のメモリブロックがＦＩＦ
Ｏメモリに内蔵されている場合、書込み又は読出し動作
のサイクルタイムは見かけ上各メモリブロックの動作に
必要な時間の１／Ｎとされ、１つのメモリブロックを用
いたＦＩＦＯメモリの場合よりもデータ転送の効率を見
かけ上向上させることができる。また、メモリブロック
がエンプティ状態の場合に書込み動作の直後読出し指示
が行われる場合には、読出すべきデータをバイパス回路
を経由して出力させるためメモリブロックの読出し動作
の確立を待つ必要がなく、その分だけデータ転送の効率
を向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータ転送装置のブロ
ック図である。

【図２】図１においてバイパス回路を設けたブロック図
である。

【図３】本発明の一実施例に係る書込み動作のタイミン
グチャートである。

【図４】本発明の一実施例に係る読出し動作のタイミン
グチャートである。

【図５】本発明の一実施例に係るバイパス回路を用いた
場合の書込み読出し動作のタイミングチャートである。

【符号の説明】

１ ＦＩＦＯメモリ ＭＡ メモリブロック ＭＢ メモリブロック ＩＤＬＡ 入力用データ保持回路 ＩＤＬＢ 入力用データ保持回路 ＯＤＬＡ 出力用データ保持回路 ＯＤＬＢ 出力用データ保持回路 ＢＡ バイパス回路 ＢＢ バイパス回路 ＭＰＸ マルチプレクサ ＲＡＣ リードアドレスカウンタ ＷＡＣ ライトアドレスカウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 北島 秀則 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 佐藤 昌彦 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 書込み指示、読出し指示に同期して切り
   替え動作される複数個のメモリブロックと、 動作されるべきメモリブロックに供給される書き込みア
   ドレスと読出しアドレスを発生するアドレス発生回路
   と、 上記メモリブロックと１対１で設けられ、書込み指示に
   同期して動作されるべきメモリブロックに対応するもの
   が外部からの書込みデータを保持してメモリブロックに
   供給する複数の入力用データ保持回路と、 上記読出し指示に同期して動作されるべきメモリブロッ
   クから読出される読出しデータを選択して外部に出力す
   る出力回路と、からなることを特徴とするＦＩＦＯメモ
   リ。
2. 【請求項２】 読出されるべきデータがメモリブロック
   に存在しないエンプティ状態のメモリブロックにデータ
   が書込まれた直後に読出し指示が外部から供給されるの
   に同期して、その書込みデータを保持する上記入力用デ
   ータ保持回路の出力を上記出力回路の入力に接続するバ
   イパス回路を設けてなることを特徴とする請求項１記載
   のＦＩＦＯメモリ。
3. 【請求項３】 上記動作されるべきメモリブロックは、
   上記アドレス発生回路から発生する書き込みアドレスと
   読出しアドレスにより切り替えられて動作することを特
   徴とする請求項１又は２に記載のＦＩＦＯメモリ。