JP3514587B2 - Ｆｉｆｏを内蔵する通信制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＦＩＦＯを内蔵する
通信制御装置に係り、特に小型で高速動作が可能なＦＩ
ＦＯを内蔵する通信制御装置に関する。

【０００２】

【従来の技術】ＦＩＦＯは通信制御用の半導体装置など
に内蔵され、データの処理速度や転送速度が相違する複
数の装置や機能間でデータの受け渡しを行う場合、その
ような能力や速度の相違を吸収するため、バッファメモ
リとして利用される。

【０００３】ＦＩＦＯは、例えば複数個のメモリセルを
マトリクス配置したメモリセルアレイ，メモリセルアレ
イに含まれるメモリセルをアドレシングするためのアド
レスデコーダ，アドレシングされたメモリセルに対して
書き込み／読み出しを行う書き込み読み出し制御回路，
アクセスアドレスを内部で生成するためのリードアドレ
スカウンタ及びライトアドレスカウンタ、さらに入力デ
ータバス幅と出力データバス幅が異なる場合データバス
幅を合わせるためのバイトデータを選択する回路とを備
える。そして、メモリセルは入力データバス幅の任意の
バイト位置からメモリセルアレイの任意のアドレスに書
き込みが可能なように入力データバス幅のバイト数に相
当するデータ入力数を有し、メモリセルアレイの任意の
アドレスから出力データバス幅の任意のバイト位置に読
み出しが可能なように出力データバス幅のバイト数に相
当するデータ出力数を有する。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
ＦＩＦＯを内蔵する通信制御装置では、入力データバス
幅すなわちそのバイト数或いは出力データバス幅すなわ
ちそのバイト数が大きくなった場合、メモリセルのデー
タ入力数或いはデータ出力数が増加してメモリセルの面
積が増大し、ＦＩＦＯの面積が増大する。また、メモリ
セルアレイのデータ数が増加した場合、メモリセルのデ
ータ入力端子に接続される端子数が増加し、メモリセル
のデータ入力端子に付加される容量が増大し、書き込み
速度が遅くなる。さらに、メモリセルのデータ出力端子
に接続される端子数が増加し、メモリセルのデータ出力
端子に付加される容量が増大し、読み出し速度が遅くな
る。本発明の目的は、入出力データバス幅が大きくなっ
ても、面積の増大を抑えることができ、より高速なアク
セスを可能とするＦＩＦＯを内蔵する通信制御装置を提
供することにある。

【０００５】

【課題を解決するための手段】本発明の特徴は、ＦＩＦ
Ｏを内蔵する通信制御装置において、ＦＩＦＯのメモリ
セルアレイの入力データバスを入力データバス幅すなわ
ちそのバイト数に応じて分割し、或いは、出力データバ
スを出力データバス幅すなわちそのバイト数に応じて分
割し、さらに分割したバス間でのデータの交換を可能と
するバイトスイッチ回路を設けたことにある。

【０００６】本発明によれば、入力データバス幅の任意
のバイト位置からメモリセルアレイの任意のアドレスに
書き込みが可能であり、或いは任意のアドレスから出力
データバス幅の任意のバイト位置に読み出しが可能であ
るという特徴を失わずに、メモリセルアレイの入力デー
タバスが分割されることによりメモリセルのデータ入力
数を小さくすることになり、或いはメモリセルアレイの
出力データバスが分割されることによりメモリセルのデ
ータ出力数を小さくすることになり、これによって、メ
モリセルの面積を小さくすることが可能となり、ＦＩＦ
Ｏ全体の面積を小さくすることが可能となる。さらに、
メモリセルアレイの入力データバスが分割されることに
よりメモリセルのデータ入力端子に接続される端子数を
減らし、メモリセルのデータ入力端子に付加される容量
を減らし、書き込み速度を速くすることが可能となり、
或いは、メモリセルアレイの出力データバスが分割され
ることによりメモリセルのデータ出力端子に接続される
端子数を減らし、メモリセルのデータ出力端子に付加さ
れる容量を減らし、読み出し速度を速くすることが可能
となる。

【０００７】

【発明の実施の形態】図３は本発明におけるＦＩＦＯを
使用した通信制御システムの一実施例の構成を示す。こ
の通信制御システムは、通信インタフェース部４００と
セントラルプロセッシングユニット（以下ＣＰＵ）５０
０とメモリ６００から構成されており、各々のデータバ
スは例えば４バイト幅のシステムバス７００により結合
され、システムバス７００を介してデータの転送が行わ
れる。通信インタフェース部４００は、データ送信時に
緩衝用のバッファメモリとして使用される送信FIFO410
と、パラレルデータをシリアルデータに変換して出力す
る送信シフトレジスタ４１１と、データ受信時に緩衝用
のバッファメモリとして使用される受信FIFO420 と、シ
リアルデータをパラレルデータに変換して入力する受信
シフトレジスタ４２１と、データ送信及びデータ受信全
体を制御する送受信制御回路430から構成される。

【０００８】この通信制御システム例における送信動作
及び受信動作のデータの流れを簡単に説明すると次の通
りである。

【０００９】送信時、メモリ６００はCPU500からのメモ
リ制御信号５０１により４バイトの送信データをシステ
ムバス７００上に出力し、通信インタフェース部４００
はCPU500からの通信インタフェース部制御信号５０２に
よりシステムバス７００上の４バイトの送信データを取
り込み、送信FIFO410 において１バイト幅のデータに変
換して蓄積する。蓄積された送信FIFO410 内の送信デー
タは、送受信制御回路４３０からの送信ＦＩＦＯ制御信
号４３１により送信開始の指示を受け、送信データを１
バイトずつ送信シフトレジスタ４１１に転送し、送信シ
フトレジスタ４１１は１ビットずつシフトしながら送信
端子４１２より送信データを出力する。一方、受信時
は、受信端子４２２より入力された受信データが１ビッ
トずつシフトしながら受信シフトレジスタ４２１に詰め
込まれ、８ビットすなわち１バイト分詰め込まれる毎に
受信シフトレジスタ４２１から受信FIFO420 に受信デー
タが転送され蓄積される。受信FIFO420 は受信ＦＩＦＯ
蓄積信号４３２により受信FIFO420 内に受信データが蓄
積されていることを送受信制御回路４３０に通知し、送
受信制御回路４３０は通信インタフェース部通知信号５
０３によりCPU500に対して受信データの読み出しを要求
する。CPU500は通信インタフェース部制御信号５０２に
より通信インタフェース部４００に対して受信データの
出力を指示し、通信インタフェース部４００は受信FIFO
420 において１バイトデータを４バイトデータに変換し
た後システムバス７００上に４バイトの受信データを出
力し、メモリ６００はCPU500からのメモリ制御信号５０
１により４バイトの受信データをシステムバス７００上
から取り込み記憶保持する。

【００１０】図１は本発明の通信制御システムにおける
ＦＩＦＯの一実施例を示す。

【００１１】本実施例におけるＦＩＦＯは、メモリセル
アレイ１とアドレスデコーダ２とバイトスイッチ回路３
とリードアドレスインクリメンタ４とライトアドレスイ
ンクリメンタ５から構成され、４バイトのバス幅の入力
データバス６に対して１バイト幅のメモリセル１０１〜
１６４、及び１バイトのバス幅の出力データバス７を有
している。

【００１２】メモリセルアレイ１は、６４個の１バイト
幅のメモリセル１０１〜１６４と４本の入力データバス
１７０〜１７３と１本の出力データバス１８から構成さ
れる。各メモリセル１０１〜１６４は同様の構造を有
し、例えばメモリセル１６４を例にとって説明すれば、
読み出し時にデータを出力するデータ出力１６４ａは出
力データバス１８に接続され、書き込み時にデータを入
力するデータ入力164bは入力データバス１７０〜１７３
の内の一本の入力データバス１７３に接続され、読み出
し或いは書き込みを行う対象メモリセルを選択する制御
信号のメモリセル選択信号１６４ｃはメモリセル１６４
を示すアドレスのアドレスデコード結果のアドレス選択
信号２６４に接続され、読み出しを行う制御信号のメモ
リセルリード信号１６４ｄはＦＩＦＯ外部から読み出し
タイミングを示すリードストローブ８に接続され、書き
込みを行う制御信号のメモリセルライト信号１６４ｅは
FIFO外部から書き込みタイミングを示すライトストロー
ブ９に接続される。メモリセル１０１〜１６３について
も同様に接続されるが、データ入力１０１ｂ〜163bは、
１０１ｂが入力データバス１７０に接続され１０２ｂが
入力データバス１７１に接続され１０３ｂが入力データ
バス１７２に接続され１０４ｂが入力データバス１７３
に接続され１０５ｂが再び入力データバス１７０に接続
され以降これを繰り返す。すなわち４個置きのメモリセ
ルは、４本の入力データバス１７０〜１７３の内の同じ
入力データバスに接続されることになり、入力データバ
ス170〜１７３の内の１本の入力データバスには１６個
のメモリセルのデータ入力端子が接続される。

【００１３】アドレスデコーダ２は、読み出し動作を示
すリードストローブ８或いは書き込み動作を示すライト
ストローブ９と書き込みデータのバイト数を示すバイト
スイッチ制御信号３４を入力し、さらに読み出しを行う
メモリセルのアドレスを順番にインクリメントするリー
ドアドレスインクリメンタ４からのリードアドレス４１
或いは書き込みを行うメモリセルのアドレスを順番にイ
ンクリメントするライトアドレスインクリメンタ５から
のライトアドレス５１を入力してデコードし、そのデコ
ード結果である対象メモリセルを選択するアドレス選択
信号２０１〜２６４をメモリセルアレイ１に出力する。

【００１４】バイトスイッチ回路３は、１バイトの各入
力データバス６０〜６３から成る４バイトの入力データ
バス６から書き込みデータを入力し、書き込みデータの
バイト位置をどのように入れ替えるかを指示するバイト
スイッチ制御信号３４と、次に書き込むべきメモリセル
がメモリセルアレイ１内の４本の入力データバス170〜
１７３の内のどの入力データバスに接続されているかを
示すライトアドレス位置信号５２に基づき書き込みデー
タのバイト位置を入れ替えバイトスイッチ出力バス３０
〜３３の何れかに割り当てる。本実施例では４バイトの
バイトスイッチの例を示したが、バイトスイッチのバイ
ト数は特にこれに限られるものではない。

【００１５】リードアドレスインクリメンタ４は、リー
ドストローブ８を入力し読み出しが行われる毎に読み出
したバイト数に応じてアドレス値を更新して次に読み出
すべきアドレス値をリードアドレス４１としてアドレス
デコーダ２に出力する。

【００１６】ライトアドレスインクリメンタ５は、ライ
トストローブ９とライトアドレス位置信号５２を入力し
書き込みが行われる毎に書き込んだバイト数に応じてア
ドレス値を更新して次に書き込むべきアドレス値をライ
トアドレス５１としてアドレスデコーダ２に出力する。

【００１７】次に本実施例の動作を説明する。

【００１８】先ず、４バイトのデータを上位バイトと下
位バイトの入れ替え（以下バイトスワップ）を行わずに
メモリセル１０１から書き込みその後読み出す場合につ
いて説明する。データをメモリセル１０１から書き込む
場合、ライトアドレスインクリメンタ５のライトアドレ
ス５１は次に書き込むべきアドレス値０１を示し、アド
レスデコーダ２はライトストローブ９の入力によって書
き込み動作に入ることを検知しライトアドレス５１が示
すアドレス値０１を入力し、バイトスイッチ制御信号３
４によりバイト位置を知ることにより次の書き込みデー
タが４バイトであることを検知しアドレスデコードした
結果、アドレス選択信号２０１，２０２，２０３，２０
４を有効にする。一方、４バイトの書き込みデータＤＣ
ＢＡは入力データバス６に入力され、各々下位バイトか
ら順番にバイトデータＡがバイト入力データバス６０に
割り当てられバイトデータＢがバイト入力データバス６
１に割り当てられバイトデータＣがバイト入力データバ
ス６２に割り当てられバイトデータＤがバイト入力デー
タバス６３に割り当てられ、バイトスイッチ回路３に入
力される。バイトスイッチ回路３ではバイトスイッチ制
御信号３４とライトアドレス位置信号５２より入れ替え
るバイト位置を計算しバイト位置の入れ替えを行い書き
込みデータをバイトスイッチ出力バス３０〜３３に割り
当てる。本動作例では、バイト入力データバス６０から
入力されたバイトデータＡはバイトスイッチ出力バス３
０から出力されバイト入力データバス６１から入力され
たバイトデータＢはバイトスイッチ出力バス３１から出
力されバイト入力データバス６２から入力されたバイト
データＣはバイトスイッチ出力バス３２から出力されバ
イト入力データバス６３から入力されたバイトデータＤ
はバイトスイッチ出力バス３３から出力される。メモリ
セルアレイ１に入力されたバイトスイッチ出力バス３０
上のバイトデータＡは入力データバス１７０を介してメ
モリセル１０１のデータ入力１０１ｂに達し、この時、
アドレス選択信号２０１が有効であることとライトスト
ローブ９によりメモリセル１０１のデータ入力１０１ｂ
からバイトデータＡがメモリセル１０１内部に取り込ま
れ書き込まれる。同様にメモリセル１０２にはバイトデ
ータＢが書き込まれメモリセル１０３にはバイトデータ
Ｃが書き込まれメモリセル１０４にはバイトデータＤが
書き込まれ、つまり下位バイトから順番にメモリセル１
０１〜１０４に書き込まれたことになる。

【００１９】メモリセル１０１〜１０４に書き込まれた
バイトデータＡ，Ｂ，Ｃ，Ｄを読み出す場合、リードア
ドレスインクリメンタ４のリードアドレス４１はアドレ
ス値０１を示し、アドレスデコーダ２はリードストロー
ブ８の入力によって読み出し動作に入ることを検知しリ
ードアドレス４１が示すアドレス値０１を入力しアドレ
スデコードした結果、アドレス選択信号２０１を有効に
する。メモリセルアレイ１では、アドレス選択信号２０
１が有効であることとリードストローブ８によりメモリ
セル１０１のデータ出力１０１ａからバイトデータＡが
出力データバス１８に出力されさらに出力データバス７
に出力されて読み出される。その後、リードアドレスイ
ンクリメンタ４はアドレスをインクリメントしてリード
アドレス４１はアドレス値０２を示す。ここで再びリー
ドストローブ８が入力された場合、リードアドレス４１
が示すアドレス値０２を入力しアドレスデコードした結
果、アドレス選択信号２０２を有効にし、メモリセルア
レイ１では、アドレス選択信号２０２が有効であること
とリードストローブ８によりメモリセル１０２のデータ
出力１０２ａからバイトデータＢが出力データバス１８
に出力されさらに出力データバス７に出力されて読み出
される。以下同様にリードストローブ８が入力される毎
にバイトデータＣ，バイトデータＤが読み出される。

【００２０】次に、４バイトのデータをバイトスワップ
してメモリセル１０３から書き込む場合について説明す
る。この場合、ライトアドレスインクリメンタ５のライ
トアドレス５１は次に書き込むべきアドレス値０３を示
し、アドレスデコーダ２はライトストローブ９の入力に
よって書き込み動作に入ることを検知しライトアドレス
５１が示すアドレス値０３を入力し、バイトスイッチ制
御信号３４によりバイト位置を知ることにより次の書き
込みデータが４バイトであることを検知しアドレスデコ
ードした結果、アドレス選択信号２０３，２０４，２０
５，２０６を有効にする。一方、４バイトの書き込みデ
ータＤＣＢＡは入力データバス６に入力され、各々下位
バイトから順番にバイトデータＡがバイト入力データバ
ス６０に割り当てられバイトデータＢがバイト入力デー
タバス６１に割り当てられバイトデータＣがバイト入力
データバス６２に割り当てられバイトデータＤがバイト
入力データバス６３に割り当てられ、バイトスイッチ回
路３に入力される。バイトスイッチ回路３ではバイトス
イッチ制御信号３４とライトアドレス位置信号５２より
入れ替えるバイト位置を計算しバイト位置の入れ替えを
行い書き込みデータをバイトスイッチ出力バス３０〜３
３に割り当てる。本動作例では、バイト入力データバス
６０から入力されたバイトデータＡはバイトスイッチ出
力バス３１から出力されバイト入力データバス６１から
入力されたバイトデータＢはバイトスイッチ出力バス３
０から出力されバイト入力データバス６２から入力され
たバイトデータＣはバイトスイッチ出力バス３３から出
力されバイト入力データバス６３から入力されたバイト
データＤはバイトスイッチ出力バス３２から出力され
る。メモリセルアレイ１に入力されたバイトスイッチ出
力バス３２上のバイトデータＤは入力データバス１７２
を介してメモリセル１０３のデータ入力１０３ｂに達
し、この時、アドレス選択信号２０３が有効であること
とライトストローブ９によりメモリセル１０３のデータ
入力１０３ｂからバイトデータＤがメモリセル１０３内
部に取り込まれ書き込まれる。同様にメモリセル１０４
にはバイトデータＣが書き込まれメモリセル１０５には
バイトデータＢが書き込まれメモリセル１０６にはバイ
トデータＡが書き込まれ、つまり上位バイトから順番に
メモリセル１０３〜１０６に書き込まれたことになる。

【００２１】次に、３バイトのデータをバイトスワップ
を行わずにメモリセル１６３から書き込む場合について
説明する。この場合、ライトアドレスインクリメンタ５
のライトアドレス５１は次に書き込むべきアドレス値６
３を示し、アドレスデコーダ２はライトストローブ９の
入力によって書き込み動作に入ることを検知しライトア
ドレス５１が示すアドレス値６３を入力し、バイトスイ
ッチ制御信号３４によりバイト位置を知ることにより次
の書き込みデータが３バイトであることを検知しアドレ
スデコードした結果、アドレス選択信号２６３，２６
４，２０１を有効にする。一方、３バイトの書き込みデ
ータＣＢＡは入力データバス６に入力され、各々下位バ
イトから順番にバイトデータＡがバイト入力データバス
６０に割り当てられバイトデータＢがバイト入力データ
バス６１に割り当てられバイトデータＣがバイト入力デ
ータバス６２に割り当てられ、バイトスイッチ回路３に
入力される。バイトスイッチ回路３ではバイトスイッチ
制御信号３４とライトアドレス位置信号５２より入れ替
えるバイト位置を計算しバイト位置の入れ替えを行い書
き込みデータをバイトスイッチ出力バス３０〜３３に割
り当てる。本動作例では、バイト入力データバス６０か
ら入力されたバイトデータＡはバイトスイッチ出力バス
３２から出力されバイト入力データバス６１から入力さ
れたバイトデータＢはバイトスイッチ出力バス３３から
出力されバイト入力データバス６２から入力されたバイ
トデータＣはバイトスイッチ出力バス３０から出力され
る。メモリセルアレイ１に入力されたバイトスイッチ出
力バス３２上のバイトデータＡは入力データバス１７２
を介してメモリセル１６３のデータ入力１６３ｂに達
し、この時、アドレス選択信号２６３が有効であること
とライトストローブ９によりメモリセル１６３のデータ
入力１６３ｂからバイトデータＡがメモリセル１６３内
部に取り込まれ書き込まれる。同様にメモリセル１６４
にはバイトデータＢが書き込まれメモリセル１０１には
バイトデータＣが書き込まれ、つまり下位バイトから順
番にメモリセル１６３，１６４、そして一周してメモリ
セル１０１に書き込まれたことになる。

【００２２】図１に示す本発明の実施例について動作の
一例を説明したが、このように、メモリセルのデータ入
力数とデータ出力数が各々１本ずつでありながら、入力
データバス６の任意のバイト位置からバイトデータを順
番にメモリセルアレイ１に書き込み可能となる。

【００２３】次に、図２に本発明におけるＦＩＦＯの他
の実施例を示す。

【００２４】本実施例におけるＦＩＦＯは、メモリセル
アレイ１とアドレスデコーダ２とバイトスイッチ回路３
とリードアドレスインクリメンタ４とライトアドレスイ
ンクリメンタ５から構成されており、１バイトのバス幅
の入力データバス６に対して１バイト幅のメモリセル１
０１〜１０４を有し、４バイトのバス幅の出力データバ
ス７を有している。

【００２５】メモリセルアレイ１は、６４個の１バイト
幅のメモリセル１０１〜１６４と１本の入力データバス
１７と４本の出力データバス１８０〜１８３から構成さ
れる。各メモリセル１０１〜１６４は同様の構造を有
し、例えばメモリセル１６４を例にとって説明すれば、
読み出し時にデータを出力するデータ出力１６４ａは出
力データバス１８０〜１８３の内の一本の出力データバ
ス１８３に接続され、書き込み時にデータを入力するデ
ータ入力１６４ｂは入力データバス１７に接続され、読
み出し或いは書き込みを行う対象メモリセルを選択する
制御信号のメモリセル選択信号１６４ｃはメモリセル１
６４を示すアドレスのアドレスデコード結果のアドレス
選択信号２６４に接続され、読み出しを行う制御信号の
メモリセルリード信号１６４ｄはＦＩＦＯ外部から読み
出しタイミングを示すリードストローブ８に接続され、
書き込みを行う制御信号のメモリセルライト信号１６４
ｅはＦＩＦＯ外部から書き込みタイミングを示すライト
ストローブ９に接続される。メモリセル１０１〜１６３
についても同様に接続されるが、データ出力１０１ａ〜
１６３ａは、１０１ａが出力データバス１８０に接続さ
れ１０２ａが出力データバス１８１に接続され１０３ａ
が出力データバス１８２に接続され１０４ａが出力デー
タバス１８３に接続され１０５ａが再び出力データバス
１８０に接続され以降これを繰り返す。すなわち４個置
きのメモリセルは、４本の出力データバス１８０〜１８
３の内の同じ出力データバスに接続されることになり、
出力データバス１８０〜１８３の内の１本の出力データ
バスには１６個のメモリセルのデータ出力端子が接続さ
れる。

【００２６】アドレスデコーダ２は、読み出し動作を示
すリードストローブ８或いは書き込み動作を示すライト
ストローブ９と読み出しデータのバイト数を示すバイト
スイッチ制御信号３４を入力し、さらに読み出しを行う
メモリセルのアドレスを順番にインクリメントするリー
ドアドレスインクリメンタ４からのリードアドレス４１
或いは書き込みを行うメモリセルのアドレスを順番にイ
ンクリメントするライトアドレスインクリメンタ５から
のライトアドレス５１を入力してデコードし、そのデコ
ード結果である対象メモリセルを選択するアドレス選択
信号２０１〜２６４をメモリセルアレイ１に出力する。

【００２７】バイトスイッチ回路３は、バイトスイッチ
入力バス３５〜３８から４バイトの読み出しデータを入
力し、読み出しデータのバイト位置をどのように入れ替
えるかを指示するバイトスイッチ制御信号３４と、次に
読み出すべきメモリセルがメモリセルアレイ１内の４本
の出力データバス１８０〜１８３の内のどの出力データ
バスに接続されているかを示すリードアドレス位置信号
４２に基づき読み出しデータのバイト位置を入れ替え１
バイトの各出力データバス７０〜７３の何れかに割り当
てる。本実施例では４バイトのバイトスイッチの例を示
すが、特にバイトスイッチのバイト数を制限するもので
はない。

【００２８】リードアドレスインクリメンタ４は、リー
ドストローブ８とリードアドレス位置信号４２を入力し
読み出しが行われる毎に読み出したバイト数に応じてア
ドレス値を更新して次に読み出すべきアドレス値をリー
ドアドレス４１としてアドレスデコーダ２に出力する。

【００２９】ライトアドレスインクリメンタ５は、ライ
トストローブ９を入力し書き込みが行われる毎に書き込
んだバイト数に応じてアドレス値を更新して次に書き込
むべきアドレス値をライトアドレス５１としてアドレス
デコーダ２に出力する。

【００３０】次に本実施例の動作を説明する。

【００３１】先ず、４バイトのデータをメモリセル１０
１から順番に１バイトずつ書き込み、その後バイトスワ
ップを行わずに読み出す場合について説明する。データ
をメモリセル１０１から書き込む場合、ライトアドレス
インクリメンタ５のライトアドレス５１は次に書き込む
べきアドレス値０１を示し、アドレスデコーダ２はライ
トストローブ９の入力によって書き込み動作に入ること
を検知しライトアドレス５１が示すアドレス値０１を入
力しアドレスデコードした結果、アドレス選択信号２０
１を有効にする。一方、１バイトの書き込みデータであ
るバイトデータＡは入力データバス６に入力され、メモ
リセルアレイ１に入力される。メモリセルアレイ１に入
力されたバイトデータＡは入力データバス１７を介して
メモリセル１０１のデータ入力１０１ｂに達し、この
時、アドレス選択信号２０１が有効であることとライト
ストローブ９によりメモリセル１０１のデータ入力１０
１ｂからバイトデータＡがメモリセル１０１内部に取り
込まれ書き込まれる。その後、ライトアドレスインクリ
メンタ５はアドレスをインクリメントしてライトアドレ
ス５１はアドレス値０２を示す。ここで再びライトスト
ローブ９が入力された場合、ライトアドレス５１が示す
アドレス値０２を入力しアドレスデコードした結果、ア
ドレス選択信号２０２を有効にし、メモリセルアレイ１
では、次のバイトデータＢが入力データバス６から入力
され、入力データバス１７を介してメモリセル１０２の
データ入力１０２ｂに達し、この時、アドレス選択信号
２０２が有効であることとライトストローブ９によりメ
モリセル１０２のデータ入力102bからバイトデータＢが
メモリセル１０２内部に取り込まれ書き込まれる。以下
同様にライトストローブ９が入力される毎にバイトデー
タＣ，バイトデータＤが書き込まれる。

【００３２】メモリセル１０１〜１０４に書き込まれた
バイトデータＡ，Ｂ，Ｃ，Ｄを読み出す場合、リードア
ドレスインクリメンタ４のリードアドレス４１はアドレ
ス値０１を示し、アドレスデコーダ２はリードストロー
ブ８の入力によって読み出し動作に入ることを検知しリ
ードアドレス４１が示すアドレス値０１を入力し、バイ
トスイッチ制御信号３４によりバイト位置を知ることに
より次の読み出しデータが４バイトであることを検知し
アドレスデコードした結果、アドレス選択信号２０１，
２０２，２０３，２０４を有効にする。メモリセルアレ
イ１では、アドレス選択信号２０１，２０２，２０３，
２０４が有効であることとリードストローブ８によりメ
モリセル１０１のデータ出力１０１ａからバイトデータ
Ａが出力データバス１８０に出力されメモリセル１０２
のデータ出力１０２ａからバイトデータＢが出力データ
バス１８１に出力されメモリセル１０３のデータ出力10
3aからバイトデータＣが出力データバス１８２に出力さ
れメモリセル１０４のデータ出力１０４ａからバイトデ
ータＤが出力データバス１８３に出力される。バイトス
イッチ回路３では、メモリセルアレイ１の出力データバ
ス１８０〜１８３から出力された各バイトデータＡ，
Ｂ，Ｃ，Ｄが各々バイトスイッチ入力バス３５，３６，
３７，３８から入力され、バイトスイッチ制御信号３４
とリードアドレス位置信号４２より入れ替えるバイト位
置を計算しバイト位置の入れ替えを行い読み出しデータ
をバイト出力データバス７０〜７３に割り当てる。本動
作例では、バイトスイッチ入力バス３５から入力された
バイトデータＡはバイト出力データバス７０から出力さ
れバイトスイッチ入力バス３６から入力されたバイトデ
ータＢはバイト出力データバス７１から出力されバイト
スイッチ入力バス３７から入力されたバイトデータＣは
バイト出力データバス７２から出力されバイトスイッチ
入力バス３８から入力されたバイトデータＤはバイト出
力データバス７３から出力され、バイト出力データバス
７０〜７３は束ねられて４バイトの出力データバス７か
ら４バイトの読み出しデータＤＣＢＡが読み出され、つ
まりメモリセル１０１〜１０４のデータを順番に下位バ
イトから並べた４バイトデータが読み出されたことにな
る。

【００３３】次に、既にメモリセル１０３にバイトデー
タＡが書き込まれメモリセル１０４にバイトデータＢが
書き込まれメモリセル１０５にバイトデータＣが書き込
まれメモリセル１０６にバイトデータＤが書き込まれて
いる４バイトのデータをバイトスワップしてメモリセル
１０３から読み出す場合について説明する。この場合、
リードアドレスインクリメンタ４のリードアドレス４１
は次に読み出すべきアドレス値０３を示し、アドレスデ
コーダ２はリードストローブ８の入力によって読み出し
動作に入ることを検知しリードアドレス４１が示すアド
レス値０３を入力し、バイトスイッチ制御信号３４によ
りバイト位置を知ることにより次の読み出しデータが４
バイトであることを検知しアドレスデコードした結果、
アドレス選択信号２０３，２０４，２０５，２０６を有
効にする。メモリセルアレイ１では、アドレス選択信号
２０３，２０４，２０５，２０６が有効であることとリ
ードストローブ８によりメモリセル１０３のデータ出力
１０３ａからバイトデータＡが出力データバス１８２に
出力されメモリセル１０４のデータ出力１０４ａからバ
イトデータＢが出力データバス１８３に出力されメモリ
セル１０５のデータ出力１０５ａからバイトデータＣが
出力データバス１８０に出力されメモリセル１０６のデ
ータ出力１０６ａからバイトデータＤが出力データバス
１８１に出力される。バイトスイッチ回路３では、メモ
リセルアレイ１の出力データバス182,１８３，１８０，
１８１から出力された各バイトデータＡ，Ｂ，Ｃ，Ｄが
各々バイトスイッチ入力バス３７，３８，３５，３６か
ら入力され、バイトスイッチ制御信号３４とリードアド
レス位置信号４２より入れ替えるバイト位置を計算しバ
イト位置の入れ替えを行い読み出しデータをバイト出力
データバス７０〜７３に割り当てる。本動作例では、バ
イトスイッチ入力バス３７から入力されたバイトデータ
Ａはバイト出力データバス７３から出力されバイトスイ
ッチ入力バス３８から入力されたバイトデータＢはバイ
ト出力データバス７２から出力されバイトスイッチ入力
バス３５から入力されたバイトデータＣはバイト出力デ
ータバス７１から出力されバイトスイッチ入力バス３６
から入力されたバイトデータＤはバイト出力データバス
７０から出力され、バイト出力データバス７０〜７３は
束ねられて４バイトの出力データバス７から４バイトの
読み出しデータＡＢＣＤが読み出され、つまりメモリセ
ル１０３〜１０６のデータを順番に上位バイトから並べ
た４バイトデータが読み出されたことになる。

【００３４】次に、既にメモリセル１６３にバイトデー
タＡが書き込まれメモリセル１６４にバイトデータＢが
書き込まれメモリセル１０１にバイトデータＣが書き込
まれている３バイトのデータをバイトスワップを行わず
にメモリセル１６３から読み出す場合について説明す
る。この場合、リードアドレスインクリメンタ４のリー
ドアドレス４１は次に読み出すべきアドレス値６３を示
し、アドレスデコーダ２はリードストローブ８の入力に
よって読み出し動作に入ることを検知しリードアドレス
４１が示すアドレス値６３を入力し、バイトスイッチ制
御信号３４によりバイト位置を知ることにより次の読み
出しデータが３バイトであることを検知しアドレスデコ
ードした結果、アドレス選択信号２６３，２６４，２０
１を有効にする。メモリセルアレイ１では、アドレス選
択信号２６３，２６４，２０１が有効であることとリー
ドストローブ８によりメモリセル１６３のデータ出力16
3aからバイトデータＡが出力データバス１８２に出力さ
れメモリセル１６４のデータ出力１６４ａからバイトデ
ータＢが出力データバス１８３に出力されメモリセル１
０１のデータ出力１０１ａからバイトデータＣが出力デ
ータバス１８０に出力される。バイトスイッチ回路３で
は、メモリセルアレイ１の出力データバス182,１８３，
１８０から出力された各バイトデータＡ，Ｂ，Ｃが各々
バイトスイッチ入力バス３７，３８，３５から入力さ
れ、バイトスイッチ制御信号３４とリードアドレス位置
信号４２より入れ替えるバイト位置を計算しバイト位置
の入れ替えを行い読み出しデータをバイト出力データバ
ス７０〜７２に割り当てる。本動作例では、バイトスイ
ッチ入力バス３７から入力されたバイトデータＡはバイ
ト出力データバス７０から出力されバイトスイッチ入力
バス３８から入力されたバイトデータＢはバイト出力デ
ータバス７１から出力されバイトスイッチ入力バス３５
から入力されたバイトデータＣはバイト出力データバス
７２から出力され、バイト出力データバス７０〜７２は
束ねられて４バイトの出力データバス７から３バイトの
読み出しデータＣＢＡが読み出され、つまりメモリセル
１６３，164、そして一周してメモリセル１０１のデー
タを順番に下位バイトから並べた３バイトデータが読み
出されたことになる。

【００３５】図２に示す本発明の実施例について動作の
一例を説明したが、このように、メモリセルのデータ入
力数とデータ出力数が各々１本ずつでありながら、メモ
リセルアレイ１に書き込まれたバイトデータを順番に出
力データバス７の任意のバイト位置からリード可能とな
る。

【００３６】次に、図４に、図１及び図２におけるメモ
リセルの一実施例を示す。本メモリセルは１ビットメモ
リセル１００を８ビット分併せて構成しており、１ビッ
トメモリセル１００は３個のクロックドインバータ１０
０２，１００４，１００５と２個のインバータ１００
１，１００３より構成される。メモリセル１６４を例に
とって本メモリセルの動作を説明すると以下の通りであ
る。書き込み時、メモリセル選択信号１６４ｃとメモリ
セルライト信号１６４ｅが１となりクロックドインバー
タ書き込みゲートバー信号１００ｗｂが０となりクロッ
クドインバータ書き込みゲートツルー信号１００ｗｔが
１となり、クロックドインバータ１００２がＯＮとなり
クロックドインバータ１００４がＯＦＦとなる。一方、
８ビットのデータ入力１６４ｂの内の１ビットのデータ
は、１ビットメモリセル１００に入力しインバータ１０
０１とクロックドインバータ１００２を通ってノード10
0aに達しその反転値がインバータ１００３を通ってノー
ド１００ｂに達する。ここで、メモリセルライト信号１
６４ｅが０になることにより信号１００ｗｂが１となり
信号１００ｗｔが０となりクロックドインバータ１００
２がＯＦＦとなりクロックドインバータ１００４がＯＮ
となる。これによって、インバータ１００３とクロック
ドインバータ１００４の間のノード１００ａとノード１
００ｂによって書き込みデータが保持される。読み出し
時、メモリセル選択信号１６４ｃとメモリセルリード信
号１６４ｄが１となりクロックドインバータ読み出しゲ
ートバー信号１００ｒｂが０となりクロックドインバー
タ読み出しゲートツルー信号１００ｒｔが１となり、ク
ロックドインバータ１００５がＯＮとなる。これによっ
て、ノード１００ｂに保持されていた書き込みデータの
反転値がクロックドインバータ１００５を通って再度反
転され、８ビットのデータ出力１６４ａの内の１ビット
として読み出される。

【００３７】次に、図５に、図１及び図２におけるバイ
トスイッチ回路の一実施例を示す。本バイトスイッチ回
路は、８ビット分つまり８個のスイッチアレイ３００を
有しスイッチアレイ３００は１ビット単位のスイッチを
行うものであり、そのスイッチアレイ３００のＯＮ／Ｏ
ＦＦを制御するバイトスイッチ制御部３５０より構成さ
れる。スイッチアレイ３００は主に１６個のクロックド
インバータより構成され、４本の入力信号６３７，６２
７，６１７，６０７が４本の出力信号３３７，３２７，
３１７，３０７の何れにも接続されるように結線されて
いる。例えば、入力信号６３７が出力信号３３７に接続
され入力信号６２７が出力信号３２７に接続され入力信
号６１７が出力信号３１７に接続され入力信号６０７が
出力信号３０７に接続される場合の動作は以下の通りで
ある。先ずバイトスイッチ制御部３５０でバイトスイッ
チ制御信号３４とライトアドレス位置信号５２又はリー
ドアドレス位置信号４２よりＯＮすべきクロックドイン
バータを判定しスイッチアレイ３００にＯＮ信号を出力
するが、本動作例ではＯＮ信号３５０ａ，３５０ｂ，３
５０ｃ，３５０ｄを１にする。ＯＮ信号３５０ａが１と
なりクロックドインバータ３００ａがＯＮとなり入力信
号６３７が出力信号３３７に接続され、ＯＮ信号３５０
ｂが１となりクロックドインバータ３００ｂがＯＮとな
り入力信号６２７が出力信号３２７に接続され、ＯＮ信
号３５０ｃが１となりクロックドインバータ３００ｃが
ＯＮとなり入力信号６１７が出力信号３１７に接続さ
れ、ＯＮ信号３５０ｄが１となりクロックドインバータ
３００ｄがＯＮとなり入力信号６０７が出力信号３０７
に接続される。

【００３８】

【発明の効果】本発明によれば、入力データバス幅の任
意のバイト位置からメモリセルアレイの任意のアドレス
に書き込みが可能であり、或いは任意のアドレスから出
力データバス幅の任意のバイト位置に読み出しが可能で
あると同時に、ＦＩＦＯ全体の面積を小さくすることが
でき、さらに書き込み速度または読み出し速度を速くす
ることができる。これにより、小型で高速動作が可能な
通信制御装置を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る通信制御装置におけるＦＩＦＯの
一実施例のブロック図。

【図２】本発明に係る通信制御装置におけるＦＩＦＯの
他の実施例のブロック図。

【図３】本発明におけるＦＩＦＯを使用した通信制御装
置の構成。

【図４】図１及び図２におけるメモリセルの一実施例の
構成。

【図５】図１及び図２におけるバイトスイッチ回路の一
実施例の構成。

【符号の説明】 １…メモリセルアレイ、２…アドレスデコーダ、３…バ
イトスイッチ回路、４…リードアドレスインクリメン
タ、５…ライトアドレスインクリメンタ、６…入力デー
タバス、７…出力データバス、８…リードストローブ、
９…ライトストローブ。

フロントページの続き (72)発明者 市毛 啓司 茨城県日立市幸町三丁目１番１号 株式 会社 日立製作所 日立工場内 (72)発明者 古橋 健司 茨城県日立市幸町三丁目１番１号 株式 会社 日立製作所 日立工場内 (72)発明者 斉藤 功 茨城県日立市弁天町三丁目10番２号 日 立原町電子工業株式会社内 (56)参考文献 特開 昭62−34267（ＪＰ，Ａ) 特開 平５−265943（ＪＰ，Ａ) 特開 平１−205324（ＪＰ，Ａ) 特開 昭64−32368（ＪＰ，Ａ) 特開 平４−64988（ＪＰ，Ａ) 特開 平２−168318（ＪＰ，Ａ) 特開 平７−253872（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】通信インタフェース、セントラルプロセッ
   シングユニット、メモリ、及びこれらの間の信号または
   デ−タの転送を行うシステムバスを有し、 前記通信インタフェースは、データ送信時の緩衝用のバ
   ッファメモリである送信ＦＩＦＯ、パラレルデータをシ
   リアルデータに変換して出力する送信シフトレジスタ、
   データ受信時の緩衝用のバッファメモリである受信ＦＩ
   ＦＯ、シリアルデータをパラレルデータに変換して入力
   する受信シフトレジスタ、及びデータ送信及びデータ受
   信全体を制御する送受信制御回路とを備え、 前記送信ＦＩＦＯのメモリセルアレイの入力データバス
   のバス幅をＭバイト、複数のメモリセルの夫々のバイト
   幅をＮ（Ｎ＝Ｍ／２以上の整数）バイトとしたとき、前
   記入力データバスが（Ｍ／Ｎ）分割されて前記メモリセ
   ルアレイに接続される構成を具備してなり、前記複数の
   メモリセルの夫々は、データ入力数を 1 本とされ、（Ｍ
   ／Ｎ）個毎に前記分割された入力データバス（Ｍ／Ｎ）
   本の内の同じ一つに接続され、（Ｍ／Ｎ）個のメモリセ
   ルの夫々は、異なる前記分割された入力データバスに接
   続される構成を具備してなり、前記分割されていない入
   力データバスと前記分割された入力データバスとの間で
   データのバイト位置変換を可能ならしめるバイトスイッ
   チ回路を具備してなることを特徴とする通信制御装置。
2. 【請求項２】請求項１において、前記入力データバスは
   ２バイト以上のバス幅を有することを特徴とする通信制
   御装置。
3. 【請求項３】通信インタフェース、セントラルプロセッ
   シングユニット、メモリ、及びこれらの間の信号または
   デ−タの転送を行うシステムバスを有し、 前記通信インタフェースは、データ送信時の緩衝用のバ
   ッファメモリである送信ＦＩＦＯ、パラレルデータをシ
   リアルデータに変換して出力する送信シフトレジスタ、
   データ受信時の緩衝用のバッファメモリである受信ＦＩ
   ＦＯ、シリアルデータをパラレルデータに変換して入力
   する受信シフトレジスタ、及びデータ送信及びデータ受
   信全体を制御する送受信制御回路とを備え、 前記受信ＦＩＦＯのメモリセルアレイの出力データバス
   のバス幅をＭバイト、複数のメモリセルの夫々のバイト
   幅をＮ（Ｎ＝Ｍ／２以上の整数）バイトとしたとき、前
   記出力データバスが（Ｍ／Ｎ）分割されて前記メモリセ
   ルアレイに接続される構成を具備してなり、前記複数の
   メモリセルの夫々は、データ入力数を 1 本とされ、（Ｍ
   ／Ｎ）個毎に前記分割された出力データバス（Ｍ／Ｎ）
   本の内の同じ一つに接続され、（Ｍ／Ｎ）個のメモリセ
   ルの夫々は、異なる前記分割された出力データバスに接
   続される構成を具備してなり、前記分割された出力デー
   タバスと前記分割されていない出力データバスとの間で
   データのバイト位置変換を可能ならしめるバイトスイッ
   チ回路を具備してなることを特徴とする通信制御装置。
4. 【請求項４】請求項３において、前記出力データバスは
   ２バイト以上のバス幅を有することを特徴とする通信制
   御装置。
5. 【請求項５】Ｍバイト（Ｍ≧２）のバス幅を有する入力
   データバスを有し、前記入力データバスの任意のバイト
   位置からバイトデータを順番に書き込み可能であり、且
   つ、夫々がＮ（Ｎ＝Ｍ／２以上の整数）バイト幅の複数
   のメモリセルを含んでなるＦＩＦＯであって、 前記入力データバスが（Ｍ／Ｎ）分割されて前記メモリ
   セルアレイに接続される構成を具備してなり、前記複数
   のメモリセルの夫々は、データ入力数を 1 本とされ、
   （Ｍ／Ｎ）個毎に前記分割された入力データバス（Ｍ／
   Ｎ）本の内の同じ一つに接続され、（Ｍ／Ｎ）個のメモ
   リセルの夫々は、異なる前記分割された入力データバス
   に接続される構成を具備してなり、前記分割されていな
   い入力データバスと前記分割された入力データバスとの
   間でデータのバイト位置変換を可能ならしめるバイトス
   イッチ回路を具備してなることを特徴とするＦＩＦＯ。
6. 【請求項６】Ｍバイト（Ｍ≧２）のバス幅を有する出力
   データバスを有し、ＦＩＦＯからバイトデータを順番に
   取り出し前記出力データバスの任意のバイト位置から読
   み出し可能であり、且つ、夫々がＮ（Ｎ＝Ｍ／２以上の
   整数）バイト幅の複数のメモリセルを含んでなるＦＩＦ
   Ｏであって、 前記出力データバスが（Ｍ／Ｎ）分割されて前記メモリ
   セルアレイに接続される構成を具備してなり、前記複数
   のメモリセルの夫々は、データ入力数を 1 本とされ、
   （Ｍ／Ｎ）個毎に前記分割された出力データバス（Ｍ／
   Ｎ）本の内の同じ一つに接続され、（Ｍ／Ｎ）個のメモ
   リセルの夫々は、異なる前記分割された出力データバス
   に接続される構成を具備してなり、前記分割された出力
   データバスと前記分割されていない出力データバスとの
   間でデータのバイト位置変換を可能ならしめるバイトス
   イッチ回路を具備してなることを特徴とするＦＩＦＯ。