JPWO2006131964A1 - 半導体記憶装置および電子機器 - Google Patents

Abstract

マイクロプロセッサによる制御を行うことなくメモリセルアレイの消費電力を低減させる。半導体記憶装置（１）は、メモリセルアレイ（４１）と、メモリセルアレイ（４１）の行アドレス０〜（ｘ）の電源を、それぞれＯＮまたはＯＦＦするスイッチ（ＳＷ０）〜（ＳＷ（ｘ））と、ライト信号の入力により、所定のデータ列のデータの書き込み先の行アドレスを指示するＷＰ（ライトポインタ）と、リード信号の入力によりデータの読み出し先の行アドレスを指示するＲＰ（リードポインタ）とに基づいて、シーケンス制御を行うアドレス制御部（２）と、ＷＰと、ＲＰとに基づいて、スイッチ（ＳＷ０）〜（ＳＷ（ｘ））を制御するスイッチ信号を生成するスイッチ信号出力部（３）と、を有する。

Description

本発明は半導体記憶装置および電子機器に関し、特にシーケンス制御を行う半導体記憶装置および電子機器に関する。

携帯電話等のモバイル機器において、例えば、使用時間や待ち受け時間の延長等の理由による消費電力の低減化が求められている。
近年は特に、モバイル機器に搭載されるメモリセルアレイの容量の飛躍的な増大、ＬＳＩ（Large Scale Integration）の微細化によるゲートリークおよびチャネルリークの増大等により、そのリーク電流が無視できないことが消費電力増大の原因の１つとなっており、今後も更に増大する傾向にある。

この原因を解決する１つの方法として、例えば、間欠受信、または使用していない場合のパワーセーブ時等のメモリセルアレイの情報の保持が必要のない場合は電源を落とし、必要な場合は、電圧を落とす等のパワーダウンを行うリーク電流対策が採られている（例えば、特許文献１参照）。
特開平１１−２９７０７１号公報

しかしながら、前述したパワーダウン制御を、マイクロプロセッサを用いて行う場合、スイッチのＯＮ／ＯＦＦの遅延時間等により、制御が複雑なものとなってしまうという問題があった。これは消費電力の低減の大きな阻害要因となっている。

本発明はこのような点に鑑みてなされたものであり、マイクロプロセッサによる制御を行うことなくメモリセルアレイの消費電力を低減させることができる半導体記憶装置および電子機器を提供することを目的とする。

本発明では上記問題を解決するために、図１に示す半導体記憶装置１が提供される。図１に示す半導体記憶装置１は、メモリセルアレイ４１と、メモリセルアレイ４１の行アドレス０〜（ｘ）の電源を、それぞれＯＮまたはＯＦＦするスイッチＳＷ０〜ＳＷ（ｘ）と、ライト信号の入力により、所定のデータ列のデータの書き込み先の行アドレスを指示するＷＰ（ライトポインタ）と、リード信号の入力により前記データの読み出し先の行アドレスを指示するＲＰ（リードポインタ）とに基づいて、シーケンス制御を行うアドレス制御部２と、ＷＰと、ＲＰとに基づいて、スイッチＳＷ０〜ＳＷ（ｘ）を制御するスイッチ信号を生成するスイッチ信号出力部３と、を有することを特徴とする。

このような半導体記憶装置１によれば、書き込み開始、読み出し終了のシーケンス制御を行うことにより、メモリセルアレイ４１の各ワード線の電源のＯＮ／ＯＦＦ制御を、マイクロプロセッサを用いずに行うことができる。

また、データの書き込みまたは読み出しを行わないメモリセルの電源を容易かつ確実にＯＦＦすることができるため、メモリセルアレイ４１のリーク電流を低減することができる。

また、本発明では上記問題を解決するために、図９に示す半導体記憶装置１ｄが提供される。図９に示す半導体記憶装置１ｄは、メモリセルアレイ４１と、メモリセルアレイ４１の行アドレス０〜（ｘ）の電源を、それぞれＯＮまたはＯＦＦするスイッチＳＷ０〜ＳＷ（ｘ）と、ライト信号の入力により、所定のデータ列のデータの書き込み先の行アドレスを指示するＷＰを用いてＷＰより所定値だけ前にオフセットしたＦａｓｔＷＰ（オフセットライトポインタ）を生成し、リード信号の入力により、前記データの読み出し先のアドレスを指示するＲＰを用いてＲＰより所定値だけ後にオフセットしたＬａｔｅＲＰ（オフセットリードポインタ）を生成し、ＷＰとＲＰとに基づいて、シーケンス制御を行うアドレス制御部２ａと、ＦａｓｔＷＰと、ＬａｔｅＲＰとに基づいて、スイッチＳＷ０〜ＳＷ（ｘ）を制御するスイッチ信号を生成するスイッチ信号出力部３ｃと、を有することを特徴とする。

このような半導体記憶装置１によれば、書き込み開始、読み出し終了のシーケンス制御を行うことにより、メモリセルアレイ４１の各ワード線の電源のＯＮ／ＯＦＦ制御を、マイクロプロセッサを用いずに行うことができる。

また、データの書き込みまたは読み出しを行わないメモリセルの電源を容易かつ確実にＯＦＦすることができるため、メモリセルアレイ４１のリーク電流を低減することができる。

さらに、シリアルアドレス制御以外のメモリセルアレイに対しても本発明を適用することができる。

本発明は、書き込み開始、読み出し終了のシーケンス制御を行うことにより、メモリセルアレイの各ワード線の電源のＯＮ／ＯＦＦ制御を、マイクロプロセッサを用いずに行うことができる。

また、データの書き込みまたは読み出しを行わないメモリセルの電源を容易かつ確実にＯＦＦすることができるため、メモリセルアレイのリーク電流を低減することができる。
これにより、メモリセルアレイの消費電力を低減させることができる。

本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

第１の実施の形態の半導体記憶装置を示すブロック図である。 第１の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。 第２の実施の形態の半導体記憶装置を示すブロック図である。 第２の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。 第３の実施の形態の半導体記憶装置を示すブロック図である。 第３の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。 第４の実施の形態の半導体記憶装置を示すブロック図である。 第４の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。 第５の実施の形態の半導体記憶装置を示すブロック図である。 第５の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。 第６の実施の形態の半導体記憶装置を示すブロック図である。 第６の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。 第７の実施の形態の半導体記憶装置を示すブロック図である。 第７の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。 第８の実施の形態の半導体記憶装置を示すブロック図である。 第８の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。 第９の実施の形態の半導体記憶装置を示すブロック図である。 第９の実施の形態の信号マスク部を示すブロック図である。 第９の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。 第１０の実施の形態の半導体記憶装置を示すブロック図である。 第１０の実施の形態の一致判定／レジスタ制御部を示すブロック図である。 第１０の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の半導体記憶装置のブロック図を示す図である。
図１に示す半導体記憶装置１は、アドレス制御部２、スイッチ信号出力部３および複数の行アドレス（Row Address）を有するメモリ本体４を有している。

アドレス制御部２は、メモリ本体４のデータ書き込み対象の（ライトアクセスする）行アドレスを指定するライトポインタ（以下「ＷＰ」という）を生成するＷＰ生成部２１、メモリ本体４のデータ読み出し対象の（リードアクセスする）行アドレスを指定するリードポインタ（以下「ＲＰ」という）を生成するＲＰ生成部２２、およびＦＩＦＯ（First-In First-Out）制御（シリアル書き込み、シリアル読み出し制御）を行うシーケンサ２３を有している。

アドレス制御部２は、スイッチ信号出力部３との間に、スイッチ信号出力部３に対してＷＰおよびＲＰを出力するアドレスバス２４と、メモリ本体４との間に、メモリ本体４に対してＷＰおよびＲＰを出力するアドレスバス２５とを備えている。

シーケンサ２３は、ＦＩＦＯ制御を行う。すなわち、メモリ本体４に対してデータのシリアル書き込みを指示し、書き込み順にデータの読み出しを指示する。具体的には、メモリ本体４に対してデータの書き込み開始アドレス、読み出し開始アドレス、書き込み終了アドレスおよび読み出し終了アドレスを指示するアドレス信号と、ＷＰおよびＲＰとを出力する。

スイッチ信号出力部３は、演算部３１ａ、３１ｂと、デコーダ３２と、レジスタ３３とを有している。
演算部３１ａは、ＷＰに対し、アドレスオフセット値Ａ（Ａは０以上の整数）だけ後の行アドレスを示すアドレス信号Ｃを算出し、出力する。

演算部３１ｂは、ＲＰに対し、アドレスオフセット値Ｂ（Ｂは０以上の整数）だけ前の行アドレスを示すアドレス信号Ｄを算出し、出力する。
なお、以下では、アドレスオフセット値Ａを単に「オフセット値Ａ」という場合もある（アドレスオフセット値Ｂについても同様）。

このオフセット値Ａ、Ｂは、後述するスイッチＳＷ０、ＳＷ１、・・・、ＳＷ（ｘ−１）、ＳＷ（ｘ）のＯＮ／ＯＦＦの際の立ち上がり、立ち下がり時間等により任意に決定される。

デコーダ３２は、演算部３１ａからのアドレス信号Ｃおよび演算部３１ｂからのアドレス信号Ｄをデコードし、対応する行アドレスのスイッチＳＷ（０）、ＳＷ（１）、・・・、ＳＷ（ｘ−１）、ＳＷ（ｘ）をＯＮまたはＯＦＦするスイッチ信号Ｐ０〜Ｐ（ｘ）を生成する。スイッチ信号Ｐ０〜Ｐ（ｘ）は、レジスタ３３に入力され、その論理が保持される。

これら、演算部３１ａと、演算部３１ｂとデコーダ３２とで、本実施の形態のＯＮ／ＯＦＦ信号生成部が構成される。
メモリ本体４は、メモリセルアレイ４１とスイッチ４２とを有している。

メモリセルアレイ４１は、複数のメモリセルを備える（ｘ＋１）行（ｘは１以上の整数）の行アドレス０、１、・・・、（ｘ−１）、（ｘ）で構成されている。
また、メモリセルアレイ４１の書き込みアドレスは、行アドレス０から始まり、行アドレス１、行アドレス２、行アドレス３、・・・と順次アドレスが進む。また、読み出しアドレスも同様に行アドレス０から始まり、行アドレス１、行アドレス２、行アドレス３、・・・と順次アドレスが進む。

メモリセルアレイ４１へのデータの書き込み時には、図示しないデータバスから行アドレス０に対してデータが書き込まれ、行アドレス１、行アドレス２、行アドレス３、・・・と順次データが書き込まれる。書き込んだデータの読み出し時には、図示しないデータバスから書き込んだときと同じ順番で、データが読み出される。

スイッチ４２は、メモリセルアレイ４１の各行アドレスのワード線にそれぞれ接続され、電源のＯＮ／ＯＦＦを行うスイッチＳＷ０、ＳＷ１、・・・、ＳＷ（ｘ−１）、ＳＷ（ｘ）を有している。例えば、スイッチＳＷ０がＯＮすると、行アドレス０が書き込み可能および読み取り可能な状態になる。

次に、第１の実施の形態の半導体記憶装置の動作を説明する。
まず、アドレス制御部２は、動作開始信号として、最初にアクセスを行うＷＰ（本実施の形態ではＷＰ＝０）の値をスイッチ信号出力部３に出力する。

スイッチ信号出力部３は、ＷＰの値を読み取り、そのＷＰに対応するスイッチＳＷを予めＯＮするスイッチ信号を出力する。
本実施の形態では、スイッチＳＷ０がＯＮし、それ以外のスイッチＳＷ１、・・・、ＳＷ（ｘ−１）、ＳＷ（ｘ）は、全てＯＦＦする。この状態を初期状態とする。

ライト信号およびリード信号がアドレス制御部２に入力されると、ＷＰ生成部２１は、入力されるライト信号からＷＰを生成し、スイッチ信号出力部３およびメモリ本体４に出力する。また、ＲＰ生成部２２は入力されるリード信号からＲＰを生成し、スイッチ信号出力部３およびメモリ本体４に出力する。それとともにシーケンサ２３は、メモリ本体４に対して書き込み開始アドレスおよび読み出し開始アドレスを指示するアドレスバス２４を出力する。

次に、演算部３１ａは、アドレス制御部２から出力されるＷＰとオフセット値Ａとからアドレス信号Ｃを生成し、出力する。
また、演算部３１ｂは、アドレス制御部２から出力されるＲＰとオフセット値Ｂとからアドレス信号Ｄを生成し、出力する。

次に、デコーダ３２は、アドレス信号Ｃおよびアドレス信号Ｄをデコードし、スイッチ信号Ｐ０〜Ｐ（ｘ）を生成し、レジスタ３３に出力する。
次に、スイッチＳＷ０、ＳＷ１、・・・、ＳＷ（ｘ−１）、ＳＷ（ｘ）は、レジスタ３３に入力されるスイッチ信号Ｐ０〜Ｐ（ｘ）を参照し、該当するスイッチＳＷのＯＮ／ＯＦＦを行う。

ライト信号およびリード信号のアドレス制御部２への入力が終了すると、シーケンサ２３は、書き込み終了アドレスおよび読み出し終了アドレスを指示するアドレスバス２４を出力する。

次に、第１の実施の形態の半導体記憶装置１の動作例を説明する。
図２は、第１の実施の形態の半導体記憶装置の動作を示すタイミングチャートである。
なお、以下では、オフセット値Ａ＝１、Ｂ＝１とした場合の処理を示す（以下第２、第３、第５〜第１０の実施の形態も同様）。

また、「ＯＮ対象アドレス」は、スイッチＳＷがＯＮすることによって、書き込み、読み出し可能になる行アドレスを示す。また、「ＯＦＦ対象アドレス」は、スイッチＳＷがＯＦＦすることによって書き込み、読み出し不能になる行アドレスを示す。また、「ＯＮアドレス」は、ＯＮしているスイッチＳＷに接続され、書き込み、読み出し可能な行アドレスを示す。また、「ＯＦＦアドレス」は、ＯＦＦしているスイッチＳＷに接続され、書き込み、読み出し不能な行アドレスを示す。例えば、書き込み開始時点においては、行アドレス０、１がＯＮし、行アドレス２〜（ｘ）がＯＦＦしている。

まず、書き込み動作に先立って、スイッチＳＷ０がＯＮする（ステップＳ１）。
その後、書き込み動作が開始されると、ＷＰよりアドレスオフセット値１だけ後の行アドレスに対応するスイッチＳＷがＯＮする。すなわちＷＰ＝０のときスイッチＳＷ１がＯＮする（ステップＳ２）。

その後、書き込み動作によりＷＰがインクリメントされると、ＷＰよりアドレスオフセット値１だけ後の行アドレスに対応するスイッチＳＷが順次ＯＮする。
一方、読み出し動作が開始されると、ＲＰよりアドレスオフセット値１だけ前の行アドレスに対応するスイッチＳＷがＯＦＦする。すなわちＲＰ＝１のときスイッチＳＷ０がＯＦＦする（ステップＳ３）。

その後、読み出し動作によりＲＰがインクリメントされると、ＲＰよりアドレスオフセット値１だけ前の行アドレスに対応するスイッチＳＷが順次ＯＦＦする。
その後、ＲＰ＝２が入力された後に読み出し動作が終了されると、デコーダ３２は、スイッチ信号の生成動作を終了する。

第１の実施の形態の半導体記憶装置１によれば、シリアルアクセスメモリであるＦＩＦＯにおいて、リードライトするアドレスをライトポインタ、リードポインタより判定することが可能となり、マイクロプロセッサ等による外部からの複雑なアドレスを入力する必要がなく、データ書き込みおよびデータ読み出しを行う行アドレス０〜アドレス（ｘ）に対応するワード線のスイッチＳＷ０〜ＳＷ（ｘ）に対して電源が投入され、それ以外のアドレスに対しては、電源は投入されない。すなわち、メモリセルアレイ４１のアドレスシーケンス上で有効なデータが保持されている時間以外は、電源をＯＦＦすることができるので、メモリのリーク電流を削減できる。これにより、メモリセルアレイ４１の消費電力を低減させることができる。

また、初期状態ではスイッチＳＷ０をＯＮしているため、任意の書き込み開始に対して備えることができる。また、予めＯＮするスイッチＳＷを最低限なものにすることができるため、消費電力を低減させることができる。

次に、第２の実施の形態の半導体記憶装置について説明する。
図３は、第２の実施の形態の半導体記憶装置を示すブロック図である。
以下、第２の実施の形態の半導体記憶装置１ａについて、前述した第１の実施の形態の半導体記憶装置１との相違点を中心に説明し、同様の事項については、その説明を省略する。

第２の実施の形態の半導体記憶装置１ａは、メモリ本体４ａを有し、メモリセルアレイ４１が複数（本実施の形態では３つ）の行アドレスをひとまとめにしたブロック（ＢＬ）単位で構成されている点が第１の実施の形態と異なっている。

本実施の形態では、行アドレス０、１、２が、識別番号ＢＬ＃０のブロックを構成し、行アドレス３、４、５が、識別番号ＢＬ＃１のブロックを構成し、以下同様に、行アドレス（ｘ−２）、（ｘ−１）、（ｘ）が、識別番号ＢＬ＃（Ｙ）のブロックを構成している。

なお、以下では、識別番号ＢＬ＃０のブロックをブロック１０、識別番号ＢＬ＃１のブロックをブロック１１とし、以下同様に、識別番号ＢＬ＃（Ｙ）のブロックをブロック１（Ｙ）として説明する。

スイッチ４２は、ブロック毎に接続されブロック単位でＯＮ／ＯＦＦを行うスイッチＳＷ０、ＳＷ１、・・・、ＳＷ（Ｙ）を有している。例えば、スイッチＳＷ０は、ブロック１０を構成する各アドレスのワード線に接続され、スイッチＳＷ０がＯＮすると、アドレス０、１、２が、それぞれ書き込み可能および読み取り可能な状態になる。

次に、第２の実施の形態の半導体記憶装置１ａの動作例を説明する。
図４は、第２の実施の形態の半導体記憶装置の動作を示すタイミングチャートである。なお、図４中「ＯＮ対象ブロック」は、スイッチＳＷがＯＮすることによって、書き込み、読み出し可能になるブロックを示す。また、「ＯＦＦ対象ブロック」は、スイッチＳＷがＯＦＦすることによって書き込み、読み出し不能になるブロックを示す。

まず、書き込み動作の開始に先立って、ＷＰ０に対応するスイッチＳＷ０がＯＮする（ステップＳ２１）。
その後、書き込み動作が開始されると、ＷＰよりアドレスオフセット値１だけ後の行アドレスと、ブロック１１の先頭の行アドレス３とが一致したとき、すなわちＷＰ＝２のときスイッチＳＷ１がＯＮする（ステップＳ２２）。

その後、書き込み動作によりＷＰがインクリメントされると、ＷＰよりアドレスオフセット値１だけ後の行アドレスと、先頭の行アドレスとが一致したブロックに対応するスイッチＳＷが順次ＯＮする。

一方、読み出し動作が開始されると、ＲＰよりアドレスオフセット値１だけ前の行アドレスと、ブロック１０の最後部の行アドレス２とが一致したとき、すなわちＲＰ＝３のときスイッチＳＷ０がＯＦＦする（ステップＳ２３）。

その後、読み出し動作によりＲＰがインクリメントされると、ＲＰよりアドレスオフセット値１だけ前の行アドレスと、最後部の行アドレスとが一致したブロックのスイッチが順次ＯＦＦする。

この第２の実施の形態の半導体記憶装置１ａによれば、第１の実施の形態の半導体記憶装置１と同様の効果が得られる。
さらに、第２の実施の形態の半導体記憶装置１ａによれば、スイッチＳＷのＯＮ／ＯＦＦ制御をブロック単位にすることにより、スイッチＳＷ、デコーダ３２、レジスタ３３の負荷を低減させることができるため、さらに、消費電力を低減させることができる。

次に、第３の実施の形態の半導体記憶装置について説明する。
図５は、第３の実施の形態の半導体記憶装置を示すブロック図である。
以下、第３の実施の形態の半導体記憶装置１ｂについて、前述した第２の実施の形態の半導体記憶装置１ａとの相違点を中心に説明し、同様の事項については、その説明を省略する。

第３の実施の形態の半導体記憶装置１ｂは、スイッチ信号出力部３ａを有し、複数のブロックのスイッチＳＷを同時にＯＮ／ＯＦＦする点が第２の実施の形態と異なっている。
本実施の形態では、スイッチ信号出力部３ａからの各出力信号は、複数（本実施の形態では２本）のスイッチＳＷに接続されている。すなわち、隣接する２つのブロックで同じ判定論理を使用する。これにより、ＷＰよりアドレスオフセット値Ａだけ後の行アドレスと、隣接する２つのブロックのうちの先頭の行アドレスとが一致したとき、これらのブロックを構成する各ワード線に接続されたスイッチＳＷが、それぞれＯＮし、ＲＰよりアドレスオフセット値Ｃだけ前の行アドレスと、隣接する２つのブロックのうちの最後部のアドレスとが一致したときに、これらのブロックを構成する各ワード線に接続されたスイッチＳＷが、それぞれＯＦＦする。

次に、第３の実施の形態の半導体記憶装置１ｂの動作例を説明する。
図６は、第３の実施の形態の半導体記憶装置の動作を示すタイミングチャートである。
まず、書き込み動作が開始されると、スイッチＳＷ０、ＳＷ１がＯＮする（ステップＳ３１）。

その後、書き込み動作が開始されると、ＷＰよりアドレスオフセット値１だけ後の行アドレスと、ブロック１２、ブロック１３の先頭の行アドレス６とが一致したとき、すなわちＷＰ＝５のときスイッチＳＷ２、ＳＷ３がＯＮする（ステップＳ３２）。

その後、書き込み動作によりＷＰがインクリメントされると、ＷＰよりアドレスオフセット値１だけ後の行アドレスと、スイッチＳＷがＯＦＦしている隣接する２つのブロックのうちの先頭の行アドレスとが一致した各ブロックのスイッチＳＷが順次ＯＮする。

一方、読み出し動作が開始されると、ＲＰよりアドレスオフセット値１だけ前の行アドレスと、ブロック１０、ブロック１１の最後部の行アドレス５とが一致したとき、すなわちＲＰ＝６のときスイッチＳＷ０、ＳＷ１がＯＦＦする（ステップＳ３３）。

その後、読み出し動作によりＲＰがインクリメントされると、ＲＰよりアドレスオフセット値１だけ前の行アドレスと、スイッチＳＷがＯＮしている隣接する２つのブロックのうちの最後部の行アドレスとが一致した各ブロックのスイッチＳＷが順次ＯＦＦする。

この第３の実施の形態の半導体記憶装置１ｂによれば、第２の実施の形態の半導体記憶装置１ａと同様の効果が得られる。
さらに、第３の実施の形態の半導体記憶装置１ｂは、１つのスイッチ信号で複数のスイッチＳＷのＯＮ／ＯＦＦを行うため、効率よく制御を行うことができる。

なお、本発明では、スイッチＳＷをＯＮするときのみ本実施の形態を適用してもよいし、スイッチＳＷをＯＦＦするときのみ本実施の形態を適用してもよい。
また、本実施の形態では、隣接する２つのブロックについて説明したが、ブロックの組み合わせはこれに限定されない。

次に、半導体記憶装置の第４の実施の形態について説明する。
図７は、第４の実施の形態の半導体記憶装置を示すブロック図である。
以下、第４の実施の形態の半導体記憶装置１ｃについて、前述した第２の実施の形態の半導体記憶装置１ａとの相違点を中心に説明し、同様の事項については、その説明を省略する。

第４の実施の形態の半導体記憶装置１は、スイッチ信号出力部３ｂを有している点が第２の実施の形態と異なっている。
スイッチ信号出力部３ｂは、スイッチ信号出力部３に比べて演算部３１ａと同じ機能を有する演算部３１ｃと、演算部３１ｂと同じ機能を有する演算部３１ｄと、演算部３１ｃおよび演算部３１ｄによって生成されるアドレス信号Ｃ２およびＤ２をデコードするデコーダ３７とをさらに備えている。

演算部３１ａは、アドレス制御部２から出力されるＷＰとオフセット値Ａ１とからアドレス信号Ｃ１を生成し、出力する。
演算部３１ｂは、アドレス制御部２から出力されるＲＰとオフセット値Ｂ１とからアドレス信号Ｄ１を生成し、出力する。

演算部３１ｃは、アドレス制御部２から出力されるＷＰとオフセット値Ａ２とからアドレス信号Ｃ２を生成し、出力する。
演算部３１ｄは、アドレス制御部２から出力されるＲＰとオフセット値Ｂ２とからアドレス信号Ｄ２を生成し、出力する。

デコーダ３２は、偶数番目のブロック（ブロック１１、ブロック１３、・・・、ブロック（Ｙ−１））に接続されたスイッチＳＷに対するスイッチ信号を出力し、デコーダ３７は、奇数番目のブロック（ブロック１０、ブロック１２、・・・、ブロック（Ｙ））に接続されたスイッチＳＷに対するスイッチ信号を出力する。

次に、第４の実施の形態の半導体記憶装置１ｃの動作例を説明する。
図８は、第４の実施の形態の半導体記憶装置の動作を示すタイミングチャートである。
また、以下では、オフセット値Ａ１＝１、Ｂ１＝４、Ａ２＝４、Ｂ２＝１とする。

まず、書き込み動作の開始に先立って、スイッチＳＷ０がＯＮする。また、スイッチＳＷ１がＯＮする（ステップＳ４１）。
その後、書き込み動作が開始されると、ＷＰよりアドレスオフセット値１だけ後の行アドレスと、ブロック１２の先頭の行アドレス６とが一致したとき、すなわちＷＰ＝５のときスイッチＳＷ２がＯＮする。また、ＷＰよりアドレスオフセット値４だけ後の行アドレスと、ブロック１３の先頭の行アドレス９とが一致したとき、すなわちＷＰ＝５のときスイッチＳＷ３がＯＮする（ステップＳ４２）。
その後、書き込み動作によりＷＰがインクリメントされると、ＷＰよりアドレスオフセット値１だけ後の行アドレスと、先頭の行アドレスとが一致した偶数番目のブロックに対応するスイッチＳＷが順次ＯＮする。また、ＷＰよりアドレスオフセット値４だけ後の行アドレスと、先頭の行アドレスとが一致した奇数番目のブロックに対応するスイッチＳＷが順次ＯＮする。

一方、読み出し動作が開始されると、ＲＰよりアドレスオフセット値４だけ前の行アドレスと、ブロック１０の最後部の行アドレス２とが一致したとき、すなわちＲＰ＝６のときスイッチＳＷ０がＯＦＦする。また、ＲＰよりアドレスオフセット値１だけ前の行アドレスと、ブロック１１の最後部の行アドレス５とが一致したとき、すなわちＲＰ＝６のときスイッチＳＷ１がＯＦＦする（ステップＳ４３）。

その後、読み出し動作によりＲＰがインクリメントされると、ＲＰよりアドレスオフセット値４だけ前の行アドレスと、最後部の行アドレスとが一致した偶数番目のブロックのスイッチが順次ＯＦＦする。また、ＲＰよりアドレスオフセット値１だけ前の行アドレスと、最後部の行アドレスとが一致した奇数番目のブロックのスイッチが順次ＯＦＦする。

この第４の実施の形態の半導体記憶装置１ｃによれば、第２の実施の形態の半導体記憶装置１ａと同様の効果が得られる。
さらに、第４の実施の形態の半導体記憶装置１ｃによれば、複数のブロックを１つのブロックと同じように制御することができる。

なお、本発明では、スイッチＳＷをＯＮするときのみ本実施の形態を適用してもよいし、スイッチＳＷをＯＦＦするときのみ本実施の形態を適用してもよい。
次に、半導体記憶装置の第５の実施の形態について説明する。

図９は、第５の実施の形態の半導体記憶装置を示すブロック図である。
以下、第５の実施の形態の半導体記憶装置１ｄについて、前述した第１の実施の形態の半導体記憶装置１との相違点を中心に説明し、同様の事項については、その説明を省略する。

第５の実施の形態の半導体記憶装置１ｄは、アドレス制御部２ａと、スイッチ信号出力部３ｃとを有しており、アドレス制御部２ａは、シーケンサ２３の発生するアドレスによる制御を行う、すなわちＦＩＦＯ制御を行わない（シリアル書き込み、シリアル読み出し制御を行わない）点が第１の実施の形態と異なっている。

アドレス制御部２ａは、シーケンサ２３によりＷＰに対してオフセット値Ａだけシーケンス上で前のアドレス値（以下、「ＦａｓｔＷＰ」という）を生成し、ＲＰに対してオフセット値Ｂだけシーケンス上で後のアドレス値（以下、「ＬａｔｅＲＰ」という）を生成する。

デコーダ３２は、入力されるＦａｓｔＷＰおよびＬａｔｅＲＰをデコードし、スイッチ信号Ｐ０〜Ｐ（ｘ）を生成する。
次に、第５の実施の形態の半導体記憶装置１ｄの動作を説明する。

ライト信号がアドレス制御部２ａに入力されると、シーケンサ２３は、ＦａｓｔＷＰを生成してスイッチ信号出力部３ｃに出力する。また、シーケンサ２３は、ＦａｓｔＷＰよりオフセット値Ａだけ前のＷＰを生成する。そして、アドレス制御部２ａは、ＷＰをメモリ本体４に出力する。

また、リード信号がアドレス制御部２ａに入力されると、シーケンサ２３は、ＲＰを生成し、ＲＰをメモリ本体４に出力する。また、シーケンサ２３は、ＲＰよりオフセット値Ｂだけ前のＬａｔｅＲＰを生成してスイッチ信号出力部３ｃに出力する。

デコーダ３２は、入力されたＦａｓｔＷＰおよびＬａｔｅＲＰをデコードし、スイッチ信号Ｐ０〜Ｐ（ｘ）を生成する。
次に、第５の実施の形態の半導体記憶装置１ｄの動作例を説明する。

図１０は、第５の実施の形態の半導体記憶装置の動作を示すタイミングチャートである。
まず、書き込み動作に先立って、スイッチＳＷ０がＯＮする（ステップＳ５１）。

その後、書き込み動作が開始されると、ＷＰよりアドレスオフセット値１だけ後のＦａｓｔＷＰに対応するスイッチＳＷがＯＮする。すなわちＷＰ＝０のときＦａｓｔＷＰ＝２となり、スイッチＳＷ２がＯＮする（ステップＳ５２）。

その後、書き込み動作によりＷＰがインクリメントされると、ＷＰよりアドレスオフセット値１だけ後のＦａｓｔＷＰに対応するスイッチＳＷが順次ＯＮする。
一方、読み出し動作が開始されると、ＲＰよりアドレスオフセット値１だけ前のＬａｔｅＲＰに対応するスイッチＳＷがＯＦＦする。すなわちＲＰ＝１のときＬａｔｅＲＰ＝２となり、スイッチＳＷ２がＯＦＦする（ステップＳ５３）。

その後、読み出し動作によりＲＰがインクリメントされると、ＲＰよりアドレスオフセット値１だけ前のＬａｔｅＲＰに対応するスイッチＳＷが順次ＯＦＦする。
この第５の実施の形態の半導体記憶装置１ｄによれば、第１の実施の形態の半導体記憶装置１と同様の効果が得られる。

さらに、第５の実施の形態の半導体記憶装置１ｄによれば、ＦａｓｔＷＰおよびＬａｔｅＲＰを生成することにより、ＦＩＦＯ制御以外の（シリアルアドレス制御）以外のメモリセルアレイに対しても本発明を適用することができる。

次に、半導体記憶装置の第６の実施の形態について説明する。
図１１は、第６の実施の形態の半導体記憶装置を示すブロック図である。
以下、第６の実施の形態の半導体記憶装置１ｅについて、前述した第５の実施の形態の半導体記憶装置１ｄとの相違点を中心に説明し、同様の事項については、その説明を省略する。

第６の実施の形態の半導体記憶装置１ｅは、スイッチ信号出力部３ｃと、メモリ本体４ａとを有し、メモリセルアレイ４１が複数（本実施の形態では３つ）の行アドレスをひとまとめにしたブロック（ＢＬ）単位で構成されている点が第１の実施の形態と異なっている。

また、本実施の形態のスイッチＳＷは、ＦａｓｔＷＰと、ブロックにシーケンス上最初に書き込むアドレスとが一致したときＯＮする。
次に、第６の実施の形態の半導体記憶装置１ｅの動作例を説明する。

図１２は、第６の実施の形態の半導体記憶装置の動作を示すタイミングチャートである。
まず、書き込み動作に先立って、スイッチＳＷ０がＯＮする（ステップＳ６１）。

その後、書き込み動作が開始されると、ＷＰよりアドレスオフセット値１だけ後のＦａｓｔＷＰと、ブロック１１の先頭の行アドレス５とが一致したとき、すなわちＦａｓｔＷＰ＝５のとき、スイッチＳＷ２がＯＮする（ステップＳ６２）。

その後、書き込み動作によりＷＰがインクリメントされると、ＷＰよりアドレスオフセット値１だけ後のＦａｓｔＷＰと、先頭の行アドレスとが一致したブロックに対応するスイッチＳＷが順次ＯＮする。

一方、読み出し動作が開始されると、ＲＰよりアドレスオフセット値１だけ前のＬａｔｅＲＰと、ブロック１０の最後に読み取られた行アドレスとが一致したとき、すなわち、ＬａｔｅＲＰ＝０のとき、スイッチＳＷ０がＯＦＦする（ステップＳ６３）。

その後、読み出し動作によりＲＰがインクリメントされると、ＲＰよりアドレスオフセット値１だけ前のＬａｔｅＲＰと、最後に読み取られた行アドレスとが一致したブロックに対応するスイッチＳＷが順次ＯＦＦする。

この第６の実施の形態の半導体記憶装置１ｅによれば、第５の実施の形態の半導体記憶装置１ｄと同様の効果が得られる。
さらに、第６の実施の形態の半導体記憶装置１ｅでは、スイッチＳＷのＯＮ／ＯＦＦ制御をブロック単位にすることにより、スイッチＳＷ、デコーダ３２、レジスタ３３の負荷を低減させることができるため、さらに、消費電力を低減させることができる。

次に、第７の実施の形態の半導体記憶装置について説明する。
図１３は、第７の実施の形態の半導体記憶装置を示すブロック図である。
以下、第７の実施の形態の半導体記憶装置１ｆについて、前述した第６の実施の形態の半導体記憶装置１ｅとの相違点を中心に説明し、同様の事項については、その説明を省略する。

第７の実施の形態の半導体記憶装置１ｆは、アドレス制御部２と、デコーダ３２ａを備えるスイッチ信号生成部３ｄとを有し、アドレス制御部２では、ＦａｓｔＷＰと、ＬａｔｅＲＰを生成せず、デコーダ３２ａが、ＷＰと、ブロックにシーケンス上最初に書き込むアドレスよりオフセット値Ａだけシーケンス上で前のアドレス値（以下「ＬＦＷＡ」という）とが一致したときに、対応するスイッチＳＷをＯＮし、ＲＰと、ブロックにシーケンス上最後に書き込むアドレス（ブロック最終ではない）よりオフセット値Ｂだけシーケンス上で後のアドレス値（以下「ＤＬＲＡ」という）とが一致したとき、対応するスイッチＳＷをＯＦＦするスイッチ信号Ｐ０〜Ｐ（ｘ）を生成する。

次に、第７の実施の形態の半導体記憶装置１ｆの動作例を説明する。
図１４は、第７の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。

なお、以下では、オフセット値Ａ＝１、Ｂ＝１とする。
まず、書き込み動作に先立って、スイッチＳＷ０がＯＮする（ステップＳ７１）。
その後、書き込み動作が開始されると、デコーダ３２ａは、シーケンス上ブロック１１に最初に書き込むＷＰ＝５のアドレスオフセット値１だけシーケンス上で前のアドレス値２をＬＷＦＡに設定し、ＷＰ＝２がデコーダ３２ａに入力されたとき、スイッチＳＷ１をＯＮするスイッチ信号Ｐ１を出力する。これにより、スイッチＳＷ１がＯＮする（ステップＳ７２）。

その後、デコーダ３２ａは、シーケンス上ブロック１２に最初に書き込むＷＰ＝７のアドレスオフセット値１だけシーケンス上で前のアドレス値３をＬＦＷＡに設定し、ＷＰ＝３がデコーダ３２ａに入力されたとき、スイッチＳＷ２をＯＮするスイッチ信号Ｐ２を出力する。これにより、スイッチＳＷ２がＯＮする（ステップＳ７３）。

一方、デコーダ３２ａは、シーケンス上ブロック１０に最後に書き込むＲＰ＝０のアドレスオフセット値１だけシーケンス上で後のアドレス値５をＤＬＲＡに設定し、ＲＰ＝５がデコーダ３２ａに入力されたとき、スイッチＳＷ０をＯＦＦするスイッチ信号Ｐ０を出力する。これにより、スイッチＳＷ０がＯＦＦする（ステップＳ７４）。

以降、同様にして動作が進められる。
この第７の実施の形態の半導体記憶装置１ｆによれば、第６の実施の形態の半導体記憶装置１ｅと同様の効果が得られる。

さらに、第７の実施の形態の半導体記憶装置１ｆでは、アドレス制御部に変更を加える必要がないため、装置の構成を簡易なものとすることができる。
なお、本実施の形態では、ブロックの配置を行アドレス順に構成しているが、これに限らず、例えば、アドレスシーケンスにあわせて連続しないアドレスに配置することで、デコード論理の簡易化、ブロックの電源ＯＮ時間の短縮を図ることができる。

次に、半導体記憶装置の第８の実施の形態について説明する。
図１５は、第８の実施の形態の半導体記憶装置を示すブロック図である。
以下、第８の実施の形態の半導体記憶装置１ｇについて、前述した第７の実施の形態の半導体記憶装置１ｆとの相違点を中心に説明し、同様の事項については、その説明を省略する。

第８の実施の形態の半導体記憶装置１ｇは、スイッチ信号出力部３ｅを有し、一致したアクセス回数を判定する論理をスイッチＳＷのＯＮ／ＯＦＦ制御に付加している点が第７の実施の形態と異なっている。

スイッチ信号出力部３ｅは、デコーダ３２ａと、レジスタ３３と、３８０、３８１、３８２〜３８（Ｙ）とを有している。
マスク回路３８０〜３８（Ｙ）は、それぞれ、デコーダ３２ａの出力部とレジスタ３３の入力部との間に設けられている。

以降、マスク回路３８０〜３８（Ｙ）について説明するが、マスク回路３８０〜３８（Ｙ）の構成は、互いに等しいため、代表的にマスク回路３８０について説明する。
マスク回路３８０は、カウント部Ｃｎｔ（０）と、信号マスク部ｍ０とを有している。

カウント部Ｃｎｔ（０）は、それぞれＷＰとＬＦＷＡとの一致を判断する信号をカウンタでカウントし、予め設定されたカウント数が設定された回数Ｓ０と一致した場合、マスク解除信号を出力する。

また、カウント部Ｃｎｔ（０）は、ＲＰとＤＬＲＡとの一致を判断する信号をカウンタでカウントし、それぞれカウント数が設定された回数Ｓ０と一致した場合、マスク解除信号を出力する。

信号マスク部ｍ０は、マスク解除信号が入力されない状態では、デコーダ３２ａから入力されたスイッチ信号の論理をレジスタ３３に出力せずに保持し、マスク解除信号が入力されると、そのスイッチ信号を出力する。すなわち、スイッチＳＷ０をＯＮするスイッチ信号を受けている場合は、マスク解除信号を受けて、スイッチＳＷ０をＯＮするスイッチ信号をレジスタ３３に出力し、スイッチＳＷ０をＯＦＦするスイッチ信号を受けている場合は、マスク解除信号を受けてスイッチＳＷ０をＯＦＦするスイッチ信号をレジスタ３３に出力する。

但し、カウント部Ｃｎｔ（０）は、ＷＰとＬＦＷＡとの一致と、ＲＰとＤＬＲＡとの一致とを別個にカウントする。
次に、第８の実施の形態の半導体記憶装置１の動作例を説明する。

図１６は、第８の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。
なお、以下の説明では、オフセット値Ａ、Ｂ＝１、回数Ｓ０〜Ｓ（Ｙ）は、それぞれ「２」に設定されているとする。

まず、書き込み動作に先立って、スイッチＳＷ０がＯＮする（ステップＳ８１）。
その後、書き込み動作が開始されると、デコーダ３２ａは、シーケンス上ブロック１１に最初に書き込むＷＰ＝４のアドレスオフセット値１だけシーケンス上で前のアドレス値２をＬＷＦＡに設定し、１回目のＷＰ＝２がデコーダ３２ａに入力されたとき、スイッチＳＷ１をＯＮするスイッチ信号Ｐ１をマスク回路３８０に出力する。これにより、信号マスク部ｍ０は、スイッチＳＷ１をＯＮするスイッチ信号Ｐ１を保持する。また、マスク回路３８０のカウント部Ｃｎｔ（０）が１つカウントアップする（ステップＳ８２）。２回目のＷＰ＝２がデコーダ３２ａに入力されたとき、デコーダ３２ａは、再びスイッチＳＷ１をＯＮするスイッチ信号Ｐ１をマスク回路３８０に出力する。これにより、カウント部Ｃｎｔ（０）が１つカウントアップする。この結果、カウント部Ｃｎｔ（０）のカウント数と、Ｓ０の値とが一致し、カウント部Ｃｎｔ（０）は、マスク解除信号を信号マスク部ｍ０に出力する。そして、信号マスク部ｍ０は、スイッチＳＷ１をＯＮするスイッチ信号Ｐ１を出力する。これによりスイッチＳＷ１がＯＮする（ステップＳ８３）。

その後、デコーダ３２ａは、シーケンス上ブロック１２に最初に書き込むＷＰ＝６のアドレスオフセット値１だけシーケンス上で前のアドレス値４をＬＷＦＡに設定し、ＬＷＦＡ＝４と、ＷＰとが一致する回数を、カウント部Ｃｎｔ１がカウントする。２回目のＷＰ＝４がデコーダ３２ａに入力されたとき、スイッチＳＷ２をＯＮするスイッチ信号Ｐ２を出力する。これによりスイッチＳＷ２がＯＮする（ステップＳ８４）。

一方、読み出し動作が開始されると、デコーダ３２ａは、シーケンス上ブロック１０に最後に書き込むＲＰ＝０のアドレスオフセット値１だけシーケンス上で後のアドレス値３をＤＬＲＡに設定し、１回目のＲＰ＝０がデコーダに入力されたとき、スイッチＳＷ０をＯＦＦするスイッチ信号Ｐ０をマスク回路３８０に出力する。これにより、信号マスク部ｍ０は、スイッチＳＷ０をＯＦＦするスイッチ信号Ｐ０を保持する。また、マスク回路３８０のカウント部Ｃｎｔ（０）が１つカウントアップする（ステップＳ８５）。２回目のＲＰ＝０がデコーダ３２ａに入力されたとき、デコーダ３２ａは、再びスイッチＳＷ０をＯＦＦするスイッチ信号Ｐ０をマスク回路３８０に出力する。これにより、カウント部Ｃｎｔ（０）が１つカウントアップする。この結果、カウント部Ｃｎｔ（０）のカウント数と、Ｓ０の値とが一致し、カウント部Ｃｎｔ（０）は、マスク解除信号を信号マスク部ｍ０に出力する。そして、信号マスク部ｍ０は、スイッチＳＷ０をＯＦＦするスイッチ信号Ｐ０を出力する。これによりスイッチＳＷ０がＯＦＦする（ステップＳ８６）。

以降、同様にして動作が進められる。
この第８の実施の形態の半導体記憶装置１ｇによれば、第７の実施の形態の半導体記憶装置１ｆと同様の効果が得られる。

さらに、第８の実施の形態の半導体記憶装置１ｇでは、マスク回路３８０〜３８（Ｙ）を設けることにより、シーケンス上、同一ワード線に複数回の書き込み、読み出しをする各ワード線に対しても誤動作なくスイッチＳＷのＯＮ／ＯＦＦを行うことができる。

次に、半導体記憶装置の第９の実施の形態について説明する。
図１７は、第９の実施の形態の半導体記憶装置を示すブロック図である。
以下、第９の実施の形態の半導体記憶装置１ｈについて、前述した第８の実施の形態の半導体記憶装置１ｇとの相違点を中心に説明し、同様の事項については、その説明を省略する。

第９の実施の形態の半導体記憶装置１ｈは、マスク回路３８０ａ〜３８（Ｙ）ａを備えるスイッチ信号生成部３ｆを有している点が第８の実施の形態と異なっている。
マスク回路３８０ａ〜３８（Ｙ）ａは、それぞれ、タイマＴｍ０〜Ｔｍ（Ｙ）を有している。

タイマＴｍ０〜Ｔｍ（Ｙ）は、それぞれ、スイッチ信号出力部３の外部に設けられたＣＬＫ（クロック）と電気的に接続されている。
以降、マスク回路３８０ａ〜３８（Ｙ）ａについて説明するが、マスク回路３８０ａ〜３８（Ｙ）ａの構成は、互いに等しいため、代表的にマスク回路３８０について説明する。

図１８は、第９の実施の形態の信号マスク部を示すブロック図である。
タイマＴｍ０は、ＣＬＫ５１から、タイマＴｍ０内部に設けられたカウンタに入力されるＣＬＫ信号をカウントし、ガード時間Ｔ０に相当するカウント数分が経過するまで、スイッチＳＷ０をＯＦＦするスイッチ信号Ｐ０をマスクする、すなわちスイッチ信号Ｐ０の状態を変化させないマスク信号を生成する。

タイマＴｍ０は、時間Ｔ０に相当するカウント数分が経過すると、マスク信号を解除するマスク解除信号を生成する。
信号マスク部ｍ０は、デコーダ３２からスイッチＳＷ０をＯＮするスイッチ信号Ｐ０を受けている場合は、カウント部Ｃｎｔ０からのマスク解除信号のみを受けてスイッチＳＷ０をＯＮするスイッチ信号Ｐ０をレジスタ３３に出力する。

また、信号マスク部ｍ０が、デコーダ３２からスイッチＳＷ０をＯＦＦするスイッチ信号Ｐ０を受けている場合は、カウント部Ｃｎｔ０からのマスク解除信号と、Ｔｍ０からのマスク解除信号とを受けて、スイッチＳＷ０をＯＦＦするスイッチ信号Ｐ０をレジスタ３３に出力する。

次に、第９の実施の形態の半導体記憶装置１の動作例を説明する。
図１９は、第９の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。

なお、以下の説明では、回数Ｓ０〜Ｓ（Ｙ）＝１とする。
また、図１９中「タイマ」は、ガード時間Ｔ０の継続時間を示す。
第９の実施の形態の半導体記憶装置１は、書き込み開始時からガード時間Ｔ０のカウントが開始される。以降、第８の実施の形態の半導体記憶装置１と同様に動作が行われ、第８の実施の形態のステップＳ８６と同様に、シーケンス上ブロック１０に最後に書き込むＲＰ＝０のアドレスオフセット値１だけシーケンス上で後のアドレス値３をＤＬＲＡに設定し、２回目のＲＰ＝０がデコーダ３２ａに入力されたとき、デコーダ３２は、再びスイッチＳＷ０をＯＦＦするスイッチ信号Ｐ０を出力する。（ステップＳ９１）。

このとき、ガード時間Ｔ０の間、タイマＴｍ０でマスク信号が生成されているため、信号マスク部ｍ０は、デコーダ３２ａから入力されたスイッチ信号Ｐ０の論理をレジスタ３３に出力せずに保持するため、この時点ではスイッチＳＷ０はＯＦＦしない。ガード時間Ｔ０経過後に、タイマＴｍ０が、マスク解除信号を生成する。これにより、信号マスク部ｍ０は、スイッチＳＷ０をＯＦＦするスイッチ信号Ｐ０をレジスタ３３に出力する。よって、スイッチＳＷ０がＯＦＦする（ステップＳ９２）。

以降、同様にして動作が進められる。
この第９の実施の形態の半導体記憶装置１ｈによれば、第８の実施の形態の半導体記憶装置１ｇと同様の効果が得られる。

さらに、第９の実施の形態の半導体記憶装置１ｈでは、スイッチＳＷのＯＮ／ＯＦＦ回数を低減させることができるため、スイッチングにより生じる消費電流を低減させることができる。

なお、本実施の形態ではタイマＴｍ０〜Ｔｍ（Ｙ）にＣＬＫ５１のクロックを入力したが、これに限らず、例えば、各種プログラマブルカウンタの出力等を入力してもよい。
また、本実施の形態では、書き込み開始時からガード時間Ｔ０のカウントを開始したが、これに限らず、任意の時間、例えば、書き込み終了からガード時間Ｔ０のカウントを開始してもよい。

また、本実施の形態では、マスク回路３８０ａ〜３８（Ｙ）ａ毎にタイマＴｍ０〜Ｔｍ（Ｙ）を設けたが、これに限らず、例えば、複数のマスク回路で１つのタイマを共有する構成となっていてもよい。この場合、個々のタイマのガード時間のカウント開始および終了のタイミングは、特に限定されないが、例えば、他のタイマのカウント終了や、カウント開始のタイミングと同期させる方法等が挙げられる。

また、本実施の形態では、タイマＴｍ０は、ガード時間Ｔ０の間スイッチＳＷ０をＯＦＦするスイッチ信号をマスクするマスク信号を生成したが、これに限らず、例えば、ガード時間Ｔ０の間、任意のスイッチＳＷをＯＮするスイッチ信号をマスクするマスク信号を生成してもよいし、スイッチＳＷのＯＮ／ＯＦＦに拘わらず、スイッチ信号をマスクするマスク信号を生成してもよい。

次に、半導体記憶装置の第１０の実施の形態について説明する。
図２１は、第１０の実施の形態の半導体記憶装置を示すブロック図である。
以下、第１０の実施の形態の半導体記憶装置１ｉについて、前述した第４の実施の形態の半導体記憶装置１ｃとの相違点を中心に説明し、同様の事項については、その説明を省略する。

第１０の実施の形態の半導体記憶装置１ｉは、スイッチ信号出力部３ｇを有し、各ブロックに対応するスイッチＳＷのＯＮ／ＯＦＦ条件を判定する論理に書き込みアドレス（ＷＰ）、読み出しアドレス（ＲＰ）の一致からのアクセス回数を判定する手段を有している点が第４の実施の形態と異なっている。

第１０の実施の形態のスイッチ信号出力部３ｇは、演算部３４ａ、３４ｂと、カウンタ３５ａ、３５ｂと、一致判定／レジスタ制御部ｒｅｇ０〜ｒｅｇ（Ｙ）とを有している。
演算部３４ａは、ＷＰとブロックにシーケンス上最初に書き込むアドレス（以下「ＦＷＡ」という）とが一致したときに、信号を出力する。

演算部３４ｂは、ＲＰとブロックにシーケンス上最後に書き込むアドレス（以下「ＦＲＡ」という）とが一致したときに、信号を出力する。
カウンタ３５ａ、３５ｂは、それぞれ、一致判定／レジスタ制御部ｒｅｇ０〜ｒｅｇ（Ｙ）に接続されている。

カウンタ３５ａは、演算部３４ａからの信号の回数をカウントし、一致判定／レジスタ制御部ｒｅｇ０〜ｒｅｇ（Ｙ）に出力する。
カウンタ３５ｂは、演算部３４ｂからの信号の回数をカウントし、一致判定／レジスタ制御部ｒｅｇ０〜ｒｅｇ（Ｙ）に出力する。

以降、一致判定／レジスタ制御部ｒｅｇ０〜ｒｅｇ（Ｙ）について説明するが、一致判定／レジスタ制御部ｒｅｇ０〜ｒｅｇ（Ｙ）の構成は、互いに等しいため、代表的に一致判定／レジスタ制御部ｒｅｇ１について説明する。

図２１は、第１０の実施の形態の一致判定／レジスタ制御部を示すブロック図である。
一致判定／レジスタ制御部ｒｅｇ１は、演算部５１ａと演算部５１ｂと、Ｒｅｇ制御部５２とを有している。

演算部５１ａは、カウンタ３５ａの出力と、カウント数ＷＣ１との一致をみて、Ｒｅｇ制御部５２に信号を出力する。Ｒｅｇ制御部５２は、演算部５１ａからの出力によりスイッチＳＷ１をＯＮするスイッチ信号Ｐ１を出力する。

また、演算部５１ｂは、カウンタ３５ｂの出力と、カウント数ＲＣ１との一致をみて、Ｒｅｇ制御部５２に信号を出力する。Ｒｅｇ制御部５２は、演算部５１ｂからの出力によりスイッチＳＷ１をＯＦＦするスイッチ信号Ｐ１を出力する。

次に、第１０の実施の形態の半導体記憶装置１ｉの動作例を説明する。
図２２は、第１０の実施の形態の半導体記憶装置の動作例を示すタイミングチャートである。

なお、以下の説明では、ＦＷＡ＝１、ＦＲＡ＝２、ＷＣ０＝０、ＷＣ１＝３、ＷＣ２＝６、ＷＣ３＝９、ＲＣ０＝５、ＲＣ１＝７、ＲＣ２＝１１とする。
また、「ＷＰカウンタ値」は、カウンタ３５ａの値を示す。「ＲＰカウンタ値」は、カウンタ３５ｂの値を示す。

まず、書き込み動作の開始に先立って、スイッチＳＷ０をＯＮする（ステップＳ１０１）。
その後、書き込み動作が開始されると、演算部３４ａにＷＰ＝１が入力され、ＦＷＡ＝１と一致し、それ以降は、ＷＰが読み込まれる毎に、カウンタ３５ａのカウント数がインクリメントされる。そして、３つ目のＷＰが演算部３１ａに入力されたとき、カウンタ３５ａのカウント数が３となり、ＷＣ１と一致し、一致判定／レジスタ制御部ｒｅｇ１は、スイッチＳＷ１をＯＮするスイッチ信号Ｐ１を出力する（ステップＳ１０２）。

その後、６つ目のＷＰが演算部３１ａに入力されたとき、カウンタ３５ａのカウント数が６となり、ＷＣ２と一致し、一致判定／レジスタ制御部ｒｅｇ２は、スイッチＳＷ２をＯＮするスイッチ信号Ｐ２を出力する（ステップＳ１０３）。

一方、読み出し動作が開始されると、演算部３４ｂにＲＰ＝２が入力され、ＦＲＡ＝２と一致し、それ以降は、ＲＰが読み込まれる毎に、カウンタ３５ｂのカウント数がインクリメントされる。そして、５つ目のＲＰが演算部３１ｂに入力されたとき、カウンタ３５ｂのカウント数が５となり、ＲＣ０と一致し、一致判定／レジスタ制御部ｒｅｇ０は、スイッチＳＷ０をＯＦＦするスイッチ信号を出力する（ステップＳ１０４）。

その後、７つ目のＷＰが演算部３１ａに入力されたとき、カウンタ３５ａのカウント数が７となり、ＲＣ２と一致し、一致判定／レジスタ制御部ｒｅｇ１は、スイッチＳＷ１をＯＦＦするスイッチ信号Ｐ１を出力する（ステップＳ１０５）。

以下、同様にして動作が行われる。
この第１０の実施の形態の半導体記憶装置１ｉによれば、第４の実施の形態の半導体記憶装置１ｃと同様の効果が得られる。

さらに、第１０の実施の形態の半導体記憶装置１ｉでは、アドレス値との一致をみることなく、アクセスカウント数でブロック電源の制御を行うため、判定論理の単純化を図ることができる。

本発明の半導体記憶装置は、携帯情報端末や携帯電話機（ＰＨＳ（Personal Handyphone System）も含む）等の電子機器に適用することができる。特に、その制御の複雑さのために、連続通話時間、連続待ち受け時間の短さが問題となっているＷＣＤＭＡ方式の携帯電話機では、わずかな低消費電力の積み上げが、待ち受け時間の長期化につながることから、本発明の低消費電力方式を携帯電話機に適用し、連続通話時間や連続待ち受け時間を長くすることが本発明の特徴的な部分の１つである。

以上、本発明の好適な実施の形態について詳述したが、本発明は、その特定の実施の形態に限定されるものではない。
また、本発明では、前記各実施の形態の任意の２以上の構成（特徴）を適宜組み合わせてもよい。

なお、前述した各実施の形態の半導体記憶装置は、アドレス制御部２のＷＰ生成部２１およびＲＰ生成部２２で、ＷＰおよびＲＰを生成したが、これに限らず、外部から固定のシーケンスを受けつけ、得られたＷＰおよびＲＰをアドレス制御部２内のレジスタに保管するよう構成してもよい。

また、前述した初期状態では、スイッチＳＷ０から所定個（本実施の形態ではスイッチＳＷ０）は、アドレス制御部からの動作開始信号によって、予めＯＮさせたが、これに限らず、最初にアクセスを行うＷＰは既知のため、例えば、初段のスイッチＳＷ（本実施の形態ではＳＷ０）から所定個は、アイドル時、常時通電しておいてもよい。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

符号の説明

１、１ａ〜１ｉ 半導体記憶装置
２、２ａ アドレス制御部
３、３ａ〜３ｇ スイッチ信号出力部
４、４ａ メモリ本体
１０、１１、１Ｙ ブロック
２１ ライトポインタ生成部
２２ リードポインタ生成部
２３ シーケンサ
３１ａ、３１ｂ、３１ｃ、３１ｄ 演算部
３２ デコーダ
４１ メモリセルアレイ
４２ スイッチ
３８０〜３８（Ｙ） マスク回路
Ｃｎｔ０ カウント部
ｍ０ 信号マスク部
Ｐ０〜Ｐ（ｘ） スイッチ信号
ＳＷ スイッチ
Ｔｍ０〜Ｔｍ（Ｙ） タイマ

スイッチ４２は、メモリセルアレイ４１の各行アドレスのワード線（ドライバおよびセルに電力を供給する線）にそれぞれ接続され、電源のＯＮ／ＯＦＦを行うスイッチＳＷ０、ＳＷ１、・・・、ＳＷ（ｘ−１）、ＳＷ（ｘ）を有している。例えば、スイッチＳＷ０がＯＮすると、行アドレス０が書き込み可能および読み取り可能な状態になる。

第１の実施の形態の半導体記憶装置１によれば、シリアルアクセスメモリであるＦＩＦＯにおいて、リードライトするアドレスをライトポインタ、リードポインタより判定することが可能となり、マイクロプロセッサ等による外部からの複雑なアドレスを入力する必要がなく、データ書き込みおよびデータ読み出しを行う行アドレス０〜アドレス（ｘ）に対応するワード線（ドライバおよびセルに電力を供給する線）のスイッチＳＷ０〜ＳＷ（ｘ）に対して電源が投入され、それ以外のアドレスに対しては、電源は投入されない。すなわち、メモリセルアレイ４１のアドレスシーケンス上で有効なデータが保持されている時間以外は、電源をＯＦＦすることができるので、メモリのリーク電流を削減できる。これにより、メモリセルアレイ４１の消費電力を低減させることができる。

スイッチ４２は、ブロック毎に接続されブロック単位でＯＮ／ＯＦＦを行うスイッチＳＷ０、ＳＷ１、・・・、ＳＷ（Ｙ）を有している。例えば、スイッチＳＷ０は、ブロック１０を構成する各アドレスのワード線（ドライバおよびセルに電力を供給する線）とビット線（ドライバおよびセンスアンプに電力を供給する線）に接続され、スイッチＳＷ０がＯＮすると、アドレス０、１、２が、それぞれ書き込み可能および読み取り可能な状態になる。

第３の実施の形態の半導体記憶装置１ｂは、スイッチ信号出力部３ａを有し、複数のブロックのスイッチＳＷを同時にＯＮ／ＯＦＦする点が第２の実施の形態と異なっている。
本実施の形態では、スイッチ信号出力部３ａからの各出力信号は、複数（本実施の形態では２本）のスイッチＳＷに接続されている。すなわち、隣接する２つのブロックで同じ判定論理を使用する。これにより、ＷＰよりアドレスオフセット値Ａだけ後の行アドレスと、隣接する２つのブロックのうちの先頭の行アドレスとが一致したとき、これらのブロックを構成する各ワード線（ドライバおよびセルに電力を供給する線）に接続されたスイッチＳＷが、それぞれＯＮし、ＲＰよりアドレスオフセット値Ｃだけ前の行アドレスと、隣接する２つのブロックのうちの最後部のアドレスとが一致したときに、これらのブロックを構成する各ワード線（ドライバおよびセルに電力を供給する線）に接続されたスイッチＳＷが、それぞれＯＦＦする。

さらに、第８の実施の形態の半導体記憶装置１ｇでは、マスク回路３８０〜３８（Ｙ）を設けることにより、シーケンス上、同一アドレスに複数回の書き込み、読み出しをする各アドレスに対しても誤動作なくスイッチＳＷのＯＮ／ＯＦＦを行うことができる。

Claims (16)

1. シーケンス制御を行う半導体記憶装置において、
   メモリセルアレイと、
   前記メモリセルアレイの各アドレスの電源を、それぞれＯＮまたはＯＦＦする複数の電源ＯＮ／ＯＦＦ手段と、
   ライト信号の入力により、所定のデータ列のデータの書き込み先のアドレスを指示するライトポインタと、リード信号の入力により前記データの読み出し先のアドレスを指示するリードポインタとに基づいて、前記メモリセルアレイのシーケンス制御を行うアドレス制御部と、
   前記ライトポインタと、前記リードポインタとに基づいて、前記電源ＯＮ／ＯＦＦ手段を制御するＯＮ／ＯＦＦ信号を生成するＯＮ／ＯＦＦ信号生成部と、
   を有することを特徴とする半導体記憶装置。
2. 前記ライトポインタを生成するライトポインタ生成部と、前記リードポインタを生成するリードポインタ生成部とを有することを特徴とする請求の範囲第１項記載の半導体記憶装置。
3. 前記アドレス制御部は、ＦＩＦＯ制御を行うよう構成されていることを特徴とする請求の範囲第１項記載の半導体記憶装置。
4. 前記ＯＮ／ＯＦＦ信号生成部は、前記ライトポインタのアドレスより所定値だけ後のアドレスの電源を順次ＯＮし、前記リードポインタのアドレスより所定値だけ前のアドレスの電源を順次ＯＦＦする前記ＯＮ／ＯＦＦ信号を生成することを特徴とする請求の範囲第１項記載の半導体記憶装置。
5. 前記メモリセルアレイは、前記アドレスを所定個備えた複数のブロックを有し、
   前記各電源ＯＮ／ＯＦＦ手段は、それぞれ前記各ブロックに対応して設けられていることを特徴とする請求の範囲第１項記載の半導体記憶装置。
6. 前記各電源ＯＮ／ＯＦＦ手段は、隣接する所定個の前記ブロックを同時にＯＮ／ＯＦＦするよう構成されていることを特徴とする請求の範囲第５項記載の半導体記憶装置。
7. 前記ＯＮ／ＯＦＦ信号が、所定個の前記電源ＯＮ／ＯＦＦ手段を同時に制御するよう構成されていることを特徴とする請求の範囲第１項記載の半導体記憶装置。
8. 所定時間、前記ＯＮ／ＯＦＦ信号をマスクする信号マスク部を有し、
   前記信号マスク部は、所定の前記ブロックの最初の書き込みが行われるアドレスより所定値だけ前のアドレスへのアクセス回数をカウントするカウンタを備え、前記カウンタのカウント数と、予め設定された回数とが一致したとき、前記マスクを解除することを特徴とする請求の範囲第５項記載の半導体記憶装置。
9. 所定時間、前記ＯＮ／ＯＦＦ信号をマスクする信号マスク部を有し、
   前記信号マスク部は、所定の前記ブロックの最初の書き込みが行われるアドレスより所定値だけ前のアドレスへのアクセス回数をカウントするカウンタと、タイマとを備え、前記ＯＮ／ＯＦＦ信号が入力され、前記カウンタのカウント数と、予め設定された回数とが一致したとき、さらに前記タイマが所定時間経過したか否かを判断し、所定時間経過後に前記マスクを解除することを特徴とする請求の範囲第５項記載の半導体記憶装置。
10. 所定の範囲の前記アドレスに対応するライトアクセス回数の値をカウントするライトポインタカウンタと、所定の範囲の前記アドレスに対応するリードアクセス回数の値をカウントするリードポインタカウンタとを有し、
    前記ライトポインタカウンタが所定の値と一致したとき、所定のアドレスの電源をＯＮし、前記リードポインタカウンタが所定の値と一致したとき、所定のアドレスの電源をＯＦＦすることを特徴とする請求の範囲第１項記載の半導体記憶装置。
11. 前記ライトポインタに基づいて、前記アドレス制御部が最初にアクセスするアドレスに予め電源を供給することを特徴とする請求の範囲第１項記載の半導体記憶装置。
12. 前記アドレス制御部の起動時に、前記アドレス制御部と、前記アドレス制御部が最初にアクセスするアドレスの電源をＯＮ／ＯＦＦする前記電源ＯＮ／ＯＦＦ手段とを同じタイミングでＯＮするよう構成することを特徴とする請求の範囲第１項記載の半導体記憶装置。
13. シーケンス制御を行う半導体記憶装置において、
    メモリセルアレイと、
    前記メモリセルアレイの各アドレスの電源を、それぞれＯＮまたはＯＦＦする複数の電源ＯＮ／ＯＦＦ手段と、
    ライト信号の入力により、所定のデータ列のデータの書き込み先のアドレスを指示するライトポインタを用いて前記ライトポインタより所定値だけ前にオフセットしたオフセットライトポインタを生成し、リード信号の入力により、前記データの読み出し先のアドレスを指示するリードポインタを用いて前記リードポインタより所定値だけ後にオフセットしたオフセットリードポインタを生成し、前記ライトポインタと前記リードポインタとに基づいて、前記シーケンス制御を行うアドレス制御部と、
    前記オフセットライトポインタと、前記オフセットリードポインタとに基づいて、前記電源ＯＮ／ＯＦＦ手段を制御するＯＮ／ＯＦＦ信号を生成するＯＮ／ＯＦＦ信号生成部と、
    を有することを特徴とする半導体記憶装置。
14. 前記オフセットライトポインタを生成するオフセットライトポインタ生成部と、前記オフセットリードポインタを生成するオフセットリードポインタ生成部とを有することを特徴とする請求の範囲第１３項記載の半導体記憶装置。
15. シーケンス制御を行う電子機器において、
    メモリセルアレイと、
    前記メモリセルアレイの各アドレスの電源を、それぞれＯＮまたはＯＦＦする複数の電源ＯＮ／ＯＦＦ手段と、
    ライト信号の入力により、所定のデータ列のデータの書き込み先のアドレスを指示するライトポインタと、リード信号の入力により前記データの読み出し先のアドレスを指示するリードポインタとに基づいて、前記シーケンス制御を行うアドレス制御部と、
    前記ライトポインタを生成するライトポインタ生成部と、
    前記リードポインタを生成するリードポインタ生成部と、
    前記ライトポインタと、前記リードポインタとに基づいて、前記電源ＯＮ／ＯＦＦ手段を制御するＯＮ／ＯＦＦ信号を生成するＯＮ／ＯＦＦ信号生成部と、
    を有することを特徴とする電子機器。
16. シーケンス制御を行う携帯用電子機器において、
    メモリセルアレイと、
    前記メモリセルアレイの各アドレスの電源を、それぞれＯＮまたはＯＦＦする複数の電源ＯＮ／ＯＦＦ手段と、
    ライト信号の入力により、所定のデータ列のデータの書き込み先のアドレスを指示するライトポインタを用いて、前記ライトポインタより所定値だけ前にオフセットしたオフセットライトポインタを生成し、リード信号の入力により、前記データの読み出し先のアドレスを指示するリードポインタを用いて、前記リードポインタより所定値だけ後にオフセットしたオフセットリードポインタを生成し、前記ライトポインタと前記リードポインタとに基づいて、前記シーケンス制御を行うアドレス制御部と、
    前記ライトポインタを生成するライトポインタ生成部と、
    前記オフセットライトポインタを生成するオフセットライトポインタ生成部と、
    前記リードポインタを生成するリードポインタ生成部と、
    前記オフセットリードポインタを生成するオフセットリードポインタ生成部と、
    前記オフセットライトポインタと、前記オフセットリードポインタとに基づいて、前記電源ＯＮ／ＯＦＦ手段を制御するＯＮ／ＯＦＦ信号を生成するＯＮ／ＯＦＦ信号生成部と、
    を有することを特徴とする携帯用電子機器。

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