JP2002334572A - Ｆｉｆｏメモリ装置 - Google Patents
Ｆｉｆｏメモリ装置Info
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Abstract
(57)【要約】
【課題】 未使用となる機能ブロックを有効に活用する
ため、未使用機能ブロック内のスキャンチェーンを利用
してＦＩＦＯメモリ装置を構成し、回路規模を削減する
ことを目的とする。 【解決手段】 スキャンＦＦを用いてテスト容易化設計
された半導体集積回路において、ＦＩＦＯメモリ装置を
使用する動作中においては機能しない回路ブロックのス
キャンチェーンをＦＩＦＯメモリ装置のメモリ部として
使用し、スキャン入力とＦＩＦＯ入力を選択するセレク
タと、最初に入力されたデータを選択して出力するマル
チプレクサを備えることにより、ＦＩＦＯメモリ装置を
専用に装備する必要がなくなるため、回路規模を削減す
ることができる。
ため、未使用機能ブロック内のスキャンチェーンを利用
してＦＩＦＯメモリ装置を構成し、回路規模を削減する
ことを目的とする。 【解決手段】 スキャンＦＦを用いてテスト容易化設計
された半導体集積回路において、ＦＩＦＯメモリ装置を
使用する動作中においては機能しない回路ブロックのス
キャンチェーンをＦＩＦＯメモリ装置のメモリ部として
使用し、スキャン入力とＦＩＦＯ入力を選択するセレク
タと、最初に入力されたデータを選択して出力するマル
チプレクサを備えることにより、ＦＩＦＯメモリ装置を
専用に装備する必要がなくなるため、回路規模を削減す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明はＦＩＦＯメモリ装置
を必要とする半導体集積回路において設計されたスキャ
ンチェーンに関するものである。
を必要とする半導体集積回路において設計されたスキャ
ンチェーンに関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の故障検出率を向
上させるための方法としてスキャンチェーンを用いたテ
スト容易化設計（以下スキャンテストと称す）が行われ
ている。スキャンテストとは、スキャンモード時、半導
体集積回路内部の各フリップフロップ（以下ＦＦと称
す）を用いてシフトレジスタを構成し、各ＦＦの動作試
験を行うように設計することである。これにより、内部
のＦＦの状態を自由に設定、観測することが可能とな
り、半導体集積回路の故障検出率を向上することができ
る。
上させるための方法としてスキャンチェーンを用いたテ
スト容易化設計（以下スキャンテストと称す）が行われ
ている。スキャンテストとは、スキャンモード時、半導
体集積回路内部の各フリップフロップ（以下ＦＦと称
す）を用いてシフトレジスタを構成し、各ＦＦの動作試
験を行うように設計することである。これにより、内部
のＦＦの状態を自由に設定、観測することが可能とな
り、半導体集積回路の故障検出率を向上することができ
る。
【０００３】従来のスキャンチェーンが構成され、かつ
内部に複数の機能ブロックを持つような半導体集積回路
においては、動作状態によって、動作している機能ブロ
ックと動作していない機能ブロックが存在する場合があ
る。例えば、異なる通信プロトコルを持つ通信制御回路
が複数内蔵されおり、シリアルデータの出力及び入力は
共有化されていて同時に使用することはできないような
システムの場合、ある通信制御回路がアクティブな時は
他の通信制御回路は全く使用されず、この様な動作状態
の時にはその回路領域は無駄な領域となることになる。
内部に複数の機能ブロックを持つような半導体集積回路
においては、動作状態によって、動作している機能ブロ
ックと動作していない機能ブロックが存在する場合があ
る。例えば、異なる通信プロトコルを持つ通信制御回路
が複数内蔵されおり、シリアルデータの出力及び入力は
共有化されていて同時に使用することはできないような
システムの場合、ある通信制御回路がアクティブな時は
他の通信制御回路は全く使用されず、この様な動作状態
の時にはその回路領域は無駄な領域となることになる。
【０００４】
【発明が解決しようとする課題】本発明では、このよう
な未使用となる機能ブロックを有効に活用するため、未
使用機能ブロック内のスキャンチェーンを利用してＦＩ
ＦＯメモリ装置を構成し、回路規模を削減することを目
的とする。
な未使用となる機能ブロックを有効に活用するため、未
使用機能ブロック内のスキャンチェーンを利用してＦＩ
ＦＯメモリ装置を構成し、回路規模を削減することを目
的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に、本発明の請求項１記載のＦＩＦＯメモリ装置は、ス
キャンチェーンを用いてテスト容易化設計された半導体
集積回路であって、前記スキャンチェーンにライトデー
タを入力するデータ入力手段と、前記スキャンチェーン
からリードデータを出力するデータ出力手段と、前記ス
キャンチェーンのシフト動作を制御するＦＩＦＯ制御手
段とを有し前記スキャンチェーンをメモリ部として使用
することを特徴とする。
に、本発明の請求項１記載のＦＩＦＯメモリ装置は、ス
キャンチェーンを用いてテスト容易化設計された半導体
集積回路であって、前記スキャンチェーンにライトデー
タを入力するデータ入力手段と、前記スキャンチェーン
からリードデータを出力するデータ出力手段と、前記ス
キャンチェーンのシフト動作を制御するＦＩＦＯ制御手
段とを有し前記スキャンチェーンをメモリ部として使用
することを特徴とする。
【０００６】請求項２記載のＦＩＦＯメモリ装置は、請
求項１記載のＦＩＦＯメモリ装置において、前記データ
入力手段として、スキャンテストの入力データあるいは
ＦＩＦＯメモリ装置の入力データを選択して前記スキャ
ンチェーンの先頭のフリップフロップに入力するセレク
タを有することを特徴とする。
求項１記載のＦＩＦＯメモリ装置において、前記データ
入力手段として、スキャンテストの入力データあるいは
ＦＩＦＯメモリ装置の入力データを選択して前記スキャ
ンチェーンの先頭のフリップフロップに入力するセレク
タを有することを特徴とする。
【０００７】請求項３記載のＦＩＦＯメモリ装置は、請
求項１または請求項２記載のＦＩＦＯメモリ装置におい
て、前記データ出力手段として、入力した順にデータを
出力するために前記スキャンチェーンの任意のフリップ
フロップの出力データを選択して出力するマルチプレク
サを有することを特徴とする。
求項１または請求項２記載のＦＩＦＯメモリ装置におい
て、前記データ出力手段として、入力した順にデータを
出力するために前記スキャンチェーンの任意のフリップ
フロップの出力データを選択して出力するマルチプレク
サを有することを特徴とする。
【０００８】請求項４記載のＦＩＦＯメモリ装置は、請
求項１または請求項２または請求項３いずれかに記載の
ＦＩＦＯメモリ装置において、前記ＦＩＦＯメモリ制御
手段として、前記スキャンチェーンのシフトタイミング
を制御するタイミング制御部と、前記スキャンチェーン
に書き込まれたデータ数をカウントするカウンタとを有
することを特徴とする。
求項１または請求項２または請求項３いずれかに記載の
ＦＩＦＯメモリ装置において、前記ＦＩＦＯメモリ制御
手段として、前記スキャンチェーンのシフトタイミング
を制御するタイミング制御部と、前記スキャンチェーン
に書き込まれたデータ数をカウントするカウンタとを有
することを特徴とする。
【０００９】請求項５記載のＦＩＦＯメモリ装置は、請
求項１または請求項２または請求項３いずれかに記載の
ＦＩＦＯメモリ装置において、前記ＦＩＦＯメモリ制御
手段として、前記スキャンチェーンのシフトタイミング
を制御するタイミング制御部と、前記スキャンチェーン
に書き込まれたデータの段数を識別するスキャンチェー
ンとを有することを特徴とする。
求項１または請求項２または請求項３いずれかに記載の
ＦＩＦＯメモリ装置において、前記ＦＩＦＯメモリ制御
手段として、前記スキャンチェーンのシフトタイミング
を制御するタイミング制御部と、前記スキャンチェーン
に書き込まれたデータの段数を識別するスキャンチェー
ンとを有することを特徴とする。
【００１０】以上のように、本発明のＦＩＦＯメモリ装
置を用いると、未使用機能ブロック内のスキャンチェー
ンを利用してＦＩＦＯメモリ装置を構成するので、ＦＩ
ＦＯメモリ装置を専用に装備する必要がなくなり、回路
規模を削減することができる。
置を用いると、未使用機能ブロック内のスキャンチェー
ンを利用してＦＩＦＯメモリ装置を構成するので、ＦＩ
ＦＯメモリ装置を専用に装備する必要がなくなり、回路
規模を削減することができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて説明する。ここでは、通常動作モードか
らスキャンチェーンを用いた動作モードに移行した状
態、すなわち、スキャンテスト時または、ＦＩＦＯメモ
リ装置として動作する状態における説明を行う。 （実施の形態１）図１は、本発明の実施の形態１におけ
るＦＩＦＯメモリ装置の構成図である。
て、図を用いて説明する。ここでは、通常動作モードか
らスキャンチェーンを用いた動作モードに移行した状
態、すなわち、スキャンテスト時または、ＦＩＦＯメモ
リ装置として動作する状態における説明を行う。 （実施の形態１）図１は、本発明の実施の形態１におけ
るＦＩＦＯメモリ装置の構成図である。
【００１２】図１において、１８０，１８１，１８２，
１８３，１９０，１９１，１９２，１９３，２５０，２
５１，２５２，２５３はスキャンＦＦで、１つのスキャ
ンチェーンの一部を構成している。その内、１８０，１
８１，１８２，１８３と１９０，１９１，１９２，１９
３および２５０，２５１，２５２，２５３はそれぞれＦ
ＩＦＯメモリ装置の１つのｂｉｔを構成し、この場合は
８ｂｉｔのＦＩＦＯメモリ装置を表す。１６０はＦＩＦ
Ｏメモリ装置のデータ入力１１とスキャンイン１２の内
どちらか１つの入力信号を選択してスキャンＦＦ１８０
に入力するセレクタ、１６１はＦＩＦＯメモリ装置のデ
ータ入力１１とスキャンＦＦ１８３の出力の内どちらか
１つの入力信号を選択してスキャンＦＦ１９０に入力す
るセレクタ、１６７はＦＩＦＯメモリ装置のデータ入力
１１と前段のスキャンＦＦの出力の内どちらか１つの入
力信号を選択してスキャンＦＦ２５０に入力するセレク
タ、１７はスキャンクロック１３とライトタイミング信
号９の内どちらか１つのクロックを選択して各スキャン
ＦＦに供給するセレクタである。１５はＦＩＦＯメモリ
装置のｂｉｔを構成するシフトレジスタの内任意のスキ
ャンＦＦの出力を選択してデータ出力２８として出力す
るマルチプレクサである。８はＦＩＦＯメモリ装置とし
て動作する際に各スキャンＦＦのクロックを生成するタ
イミング制御回路、７は各ｂｉｔを構成するシフトレジ
スタに書き込まれたライトデータの段数を測定するカウ
ンタであり、タイミング制御回路８とカウンタ７により
ＦＩＦＯ制御回路５が構成される。ここで、このスキャ
ンチェーンをＦＩＦＯメモリ装置として使用するか、ス
キャンテストを行うかの選択はＦＩＦＯモードイネーブ
ル２９の値により制御される。
１８３，１９０，１９１，１９２，１９３，２５０，２
５１，２５２，２５３はスキャンＦＦで、１つのスキャ
ンチェーンの一部を構成している。その内、１８０，１
８１，１８２，１８３と１９０，１９１，１９２，１９
３および２５０，２５１，２５２，２５３はそれぞれＦ
ＩＦＯメモリ装置の１つのｂｉｔを構成し、この場合は
８ｂｉｔのＦＩＦＯメモリ装置を表す。１６０はＦＩＦ
Ｏメモリ装置のデータ入力１１とスキャンイン１２の内
どちらか１つの入力信号を選択してスキャンＦＦ１８０
に入力するセレクタ、１６１はＦＩＦＯメモリ装置のデ
ータ入力１１とスキャンＦＦ１８３の出力の内どちらか
１つの入力信号を選択してスキャンＦＦ１９０に入力す
るセレクタ、１６７はＦＩＦＯメモリ装置のデータ入力
１１と前段のスキャンＦＦの出力の内どちらか１つの入
力信号を選択してスキャンＦＦ２５０に入力するセレク
タ、１７はスキャンクロック１３とライトタイミング信
号９の内どちらか１つのクロックを選択して各スキャン
ＦＦに供給するセレクタである。１５はＦＩＦＯメモリ
装置のｂｉｔを構成するシフトレジスタの内任意のスキ
ャンＦＦの出力を選択してデータ出力２８として出力す
るマルチプレクサである。８はＦＩＦＯメモリ装置とし
て動作する際に各スキャンＦＦのクロックを生成するタ
イミング制御回路、７は各ｂｉｔを構成するシフトレジ
スタに書き込まれたライトデータの段数を測定するカウ
ンタであり、タイミング制御回路８とカウンタ７により
ＦＩＦＯ制御回路５が構成される。ここで、このスキャ
ンチェーンをＦＩＦＯメモリ装置として使用するか、ス
キャンテストを行うかの選択はＦＩＦＯモードイネーブ
ル２９の値により制御される。
【００１３】ここで、タイミング制御回路８は、アドレ
ス信号１、クロック信号２、ライト信号３からライトタ
イミング信号９を生成する機能を持つ。スキャンチェー
ン使用時において、内部のスキャンＦＦは、ＦＩＦＯモ
ードイネーブル２９が”Ｌ”の時はスキャンクロック１
３によって動作しているが、ＦＩＦＯモードイネーブル
信号２９が”Ｈ”の時は、このタイミング制御回路８か
ら出力されるライトタイミング信号９がセレクタ１７に
より選択される。そのためＦＩＦＯモードイネーブル信
号２９が”Ｈ”の時はＦＩＦＯメモリ装置にデータを書
き込むタイミングでライトタイミング信号９が出力し、
ライトタイミング信号９の立ち上がりにより各ｂｉｔを
構成するシフトレジスタを１つシフトする。さらに、ラ
イトタイミング信号９はカウンタ７を１つインクリメン
トする。このカウンタ７はＦＩＦＯメモリ装置内のデー
タ数をカウントし、ライトタイミング信号９の立ち上が
りによりＦＩＦＯメモリ装置内にデータが取りこまれた
時にカウンタ７を１つインクリメントする。
ス信号１、クロック信号２、ライト信号３からライトタ
イミング信号９を生成する機能を持つ。スキャンチェー
ン使用時において、内部のスキャンＦＦは、ＦＩＦＯモ
ードイネーブル２９が”Ｌ”の時はスキャンクロック１
３によって動作しているが、ＦＩＦＯモードイネーブル
信号２９が”Ｈ”の時は、このタイミング制御回路８か
ら出力されるライトタイミング信号９がセレクタ１７に
より選択される。そのためＦＩＦＯモードイネーブル信
号２９が”Ｈ”の時はＦＩＦＯメモリ装置にデータを書
き込むタイミングでライトタイミング信号９が出力し、
ライトタイミング信号９の立ち上がりにより各ｂｉｔを
構成するシフトレジスタを１つシフトする。さらに、ラ
イトタイミング信号９はカウンタ７を１つインクリメン
トする。このカウンタ７はＦＩＦＯメモリ装置内のデー
タ数をカウントし、ライトタイミング信号９の立ち上が
りによりＦＩＦＯメモリ装置内にデータが取りこまれた
時にカウンタ７を１つインクリメントする。
【００１４】また、タイミング制御回路８は、アドレス
信号１、クロック信号２、リード信号４より、ＦＩＦＯ
メモリ装置の読み出しタイミングに合わせてカウンタ７
をデクリメントする。このことにより、カウンタ７は、
ＦＩＦＯメモリ装置にデータを書き込む毎に１つインク
リメントされ、ＦＩＦＯメモリ装置からデータを読み出
す毎に１つデクリメントされるため、結果としてＦＩＦ
Ｏメモリ装置内のデータ数を表すことができる。また、
カウンタ７の値はリセットにより”０”にすることがで
きる。
信号１、クロック信号２、リード信号４より、ＦＩＦＯ
メモリ装置の読み出しタイミングに合わせてカウンタ７
をデクリメントする。このことにより、カウンタ７は、
ＦＩＦＯメモリ装置にデータを書き込む毎に１つインク
リメントされ、ＦＩＦＯメモリ装置からデータを読み出
す毎に１つデクリメントされるため、結果としてＦＩＦ
Ｏメモリ装置内のデータ数を表すことができる。また、
カウンタ７の値はリセットにより”０”にすることがで
きる。
【００１５】通常のＦＩＦＯメモリ装置においてはこの
ようなカウンタ７の代わりにリードポインタ及びライト
ポインタの２つが設けられているが、今回のようなシフ
トレジスタを利用したＦＩＦＯメモリ装置は書きこんで
いく場所が常に決まっているためライトポインタは必要
としない。つまり、データ入力は、ＦＩＦＯモードイネ
ーブル信号２９によって動作するセレクタを介して各ｂ
ｉｔを構成するシフトレジスタの初段のスキャンＦＦに
接続されているため、書きこむ位置は常にスキャンＦＦ
１８０やスキャンＦＦ１９０に固定されている。
ようなカウンタ７の代わりにリードポインタ及びライト
ポインタの２つが設けられているが、今回のようなシフ
トレジスタを利用したＦＩＦＯメモリ装置は書きこんで
いく場所が常に決まっているためライトポインタは必要
としない。つまり、データ入力は、ＦＩＦＯモードイネ
ーブル信号２９によって動作するセレクタを介して各ｂ
ｉｔを構成するシフトレジスタの初段のスキャンＦＦに
接続されているため、書きこむ位置は常にスキャンＦＦ
１８０やスキャンＦＦ１９０に固定されている。
【００１６】カウンタ７は、通常のＦＩＦＯメモリ装置
におけるリードポインタの役割を持つ。カウンタ７の値
は、ＦＩＦＯ制御回路５からリードポインタ１０として
出力しており、マルチプレクサ１５に出力する。今回の
ようなＦＩＦＯメモリ装置の読み出し位置は、ＦＩＦＯ
メモリ装置内のデータ数によって決定される。つまり最
初に書きこまれるデータは、スキャンＦＦ１８０に取り
こまれ、次のデータがくると、このスキャンＦＦ１８０
に取りこまれていたデータは、スキャンＦＦ１８１へと
移動する。３つ目のデータが書き込まれると、スキャン
ＦＦ１８１のデータは次段のスキャンＦＦ１８２へと移
動する。ライト時にはこのようにスキャンチェーンを伝
播してデータが移動していくが、リード時は、スキャン
チェーンの移動は起らず、単にカウンタ７が１つデクリ
メントされるのみである。３つ目のデータが入った時点
でカウンタ７の値は３となっており、リードポインタ１
０を介しマルチプレクサ１５にこの値が伝達されるた
め、マルチプレクサ１５は、ＦＩＦＯメモリ装置内のデ
ータ数が３であると認識し、送出する出力データ２８と
して３列目のスキャンＦＦを選択することになる。この
ようにマルチプレクサ１５は、読み出すべきデータを保
持するスキャンＦＦが何列目かを選択する機能を持つ。
におけるリードポインタの役割を持つ。カウンタ７の値
は、ＦＩＦＯ制御回路５からリードポインタ１０として
出力しており、マルチプレクサ１５に出力する。今回の
ようなＦＩＦＯメモリ装置の読み出し位置は、ＦＩＦＯ
メモリ装置内のデータ数によって決定される。つまり最
初に書きこまれるデータは、スキャンＦＦ１８０に取り
こまれ、次のデータがくると、このスキャンＦＦ１８０
に取りこまれていたデータは、スキャンＦＦ１８１へと
移動する。３つ目のデータが書き込まれると、スキャン
ＦＦ１８１のデータは次段のスキャンＦＦ１８２へと移
動する。ライト時にはこのようにスキャンチェーンを伝
播してデータが移動していくが、リード時は、スキャン
チェーンの移動は起らず、単にカウンタ７が１つデクリ
メントされるのみである。３つ目のデータが入った時点
でカウンタ７の値は３となっており、リードポインタ１
０を介しマルチプレクサ１５にこの値が伝達されるた
め、マルチプレクサ１５は、ＦＩＦＯメモリ装置内のデ
ータ数が３であると認識し、送出する出力データ２８と
して３列目のスキャンＦＦを選択することになる。この
ようにマルチプレクサ１５は、読み出すべきデータを保
持するスキャンＦＦが何列目かを選択する機能を持つ。
【００１７】次に、スキャンチェーンによるＦＩＦＯメ
モリ部の構成について説明する。まず、ＦＩＦＯメモリ
装置のメモリ部として使用したいスキャンＦＦを選択す
る。この際、内部の全てのスキャンＦＦをＦＩＦＯメモ
リ装置のメモリ部として使用しても良いし、その中の一
部をＦＩＦＯメモリ装置として使用しても良い。ただし
８ビットｎ段ＦＩＦＯメモリを構成しようとするのであ
れば、８×ｎ個のスキャンＦＦが必要となる。図中はす
べてのスキャンＦＦをＦＩＦＯメモリ装置のメモリ部と
して使用している。内部のスキャンチェーンはスキャン
イン１２の入力からスキャンアウト１４の出力まで１本
のスキャンチェーンとして構成されている。ＦＩＦＯモ
ードイネーブル信号２９が”Ｈ”の時は、このスキャン
チェーンは、ＦＩＦＯモードイネーブル信号２９の値に
より入力信号を選択するするセレクタ１６０，セレクタ
１６１，セレクタ１６７によって８つのｂｉｔを構成す
る８本のスキャンチェーンに分割される。それぞれのス
キャンチェーンの先頭にはＦＩＦＯモードイネーブル信
号２９が”Ｈ”の時は、入力データ１１が入力される。
８本のスキャンチェーンはそれぞれｎ段のスキャンＦＦ
で構成されるシフトレジスタとなる。また各スキャンＦ
Ｆに供給されているクロックはＦＩＦＯモードイネーブ
ル信号２９が”Ｌ”の時はスキャンクロック１３が入力
され、また”Ｈ”の時はライトタイミング信号９が入力
されるようにセレクタ１７にて選択されている。そして
この８本のスキャンチェーンの各段数の出力をまとめて
マルチプレクサ１５に出力している。
モリ部の構成について説明する。まず、ＦＩＦＯメモリ
装置のメモリ部として使用したいスキャンＦＦを選択す
る。この際、内部の全てのスキャンＦＦをＦＩＦＯメモ
リ装置のメモリ部として使用しても良いし、その中の一
部をＦＩＦＯメモリ装置として使用しても良い。ただし
８ビットｎ段ＦＩＦＯメモリを構成しようとするのであ
れば、８×ｎ個のスキャンＦＦが必要となる。図中はす
べてのスキャンＦＦをＦＩＦＯメモリ装置のメモリ部と
して使用している。内部のスキャンチェーンはスキャン
イン１２の入力からスキャンアウト１４の出力まで１本
のスキャンチェーンとして構成されている。ＦＩＦＯモ
ードイネーブル信号２９が”Ｈ”の時は、このスキャン
チェーンは、ＦＩＦＯモードイネーブル信号２９の値に
より入力信号を選択するするセレクタ１６０，セレクタ
１６１，セレクタ１６７によって８つのｂｉｔを構成す
る８本のスキャンチェーンに分割される。それぞれのス
キャンチェーンの先頭にはＦＩＦＯモードイネーブル信
号２９が”Ｈ”の時は、入力データ１１が入力される。
８本のスキャンチェーンはそれぞれｎ段のスキャンＦＦ
で構成されるシフトレジスタとなる。また各スキャンＦ
Ｆに供給されているクロックはＦＩＦＯモードイネーブ
ル信号２９が”Ｌ”の時はスキャンクロック１３が入力
され、また”Ｈ”の時はライトタイミング信号９が入力
されるようにセレクタ１７にて選択されている。そして
この８本のスキャンチェーンの各段数の出力をまとめて
マルチプレクサ１５に出力している。
【００１８】次に、図１の回路の動作について説明す
る。まずＦＩＦＯモードイネーブル信号２９が”Ｌ”で
ある状態では通常のテスト動作を行う。しかしながら、
ＦＩＦＯモードイネーブル信号２９が”Ｈ”となるとこ
の回路はＦＩＦＯメモリ装置と同様の動作を行う。
る。まずＦＩＦＯモードイネーブル信号２９が”Ｌ”で
ある状態では通常のテスト動作を行う。しかしながら、
ＦＩＦＯモードイネーブル信号２９が”Ｈ”となるとこ
の回路はＦＩＦＯメモリ装置と同様の動作を行う。
【００１９】以下、ＦＩＦＯモードイネーブル信号２９
が”Ｈ”の時の動作について説明する。まず、リセット
時、各スキャンＦＦはリセットされ初期値となり、カウ
ンタ７もリセットされ初期値”０”となる。次に、この
ＦＩＦＯメモリにデータを書き込む場合、アドレス信号
１、クロック信号２、ライト信号３が入力され、ＦＩＦ
Ｏ制御回路５はこれらの信号からライトタイミング信号
９を生成し、８本のシフトレジスタのクロックとして供
給する。このタイミングにより入力データ１１は８本の
各ｂｉｔを構成するシフトレジスタの先頭のスキャンＦ
Ｆにセットされる。同時に、ＦＩＦＯ制御回路５内のカ
ウンタ７をインクリメントする。このような動作により
入力データは各ｂｉｔを構成するシフトレジスタの先頭
にセットされ、ＦＩＦＯメモリ装置内のデータ数を示す
カウンタ７の値も”１”となる。同様にして、２回目の
ライトタイミング信号９により、シフトレジスタは再度
シフトし、スキャンチェーン先頭のスキャンＦＦに保持
されていた最初のデータは２列目のスキャンＦＦに移動
し、次のデータ入力１１は、スキャンチェーン先頭のス
キャンＦＦにセットされる。この時、再度、カウンタ７
はインクリメントされ”２”となる。このような動作を
繰り返すことにより、各ｂｉｔを構成するシフトレジス
タの全てのスキャンＦＦにデータを蓄積することができ
る。
が”Ｈ”の時の動作について説明する。まず、リセット
時、各スキャンＦＦはリセットされ初期値となり、カウ
ンタ７もリセットされ初期値”０”となる。次に、この
ＦＩＦＯメモリにデータを書き込む場合、アドレス信号
１、クロック信号２、ライト信号３が入力され、ＦＩＦ
Ｏ制御回路５はこれらの信号からライトタイミング信号
９を生成し、８本のシフトレジスタのクロックとして供
給する。このタイミングにより入力データ１１は８本の
各ｂｉｔを構成するシフトレジスタの先頭のスキャンＦ
Ｆにセットされる。同時に、ＦＩＦＯ制御回路５内のカ
ウンタ７をインクリメントする。このような動作により
入力データは各ｂｉｔを構成するシフトレジスタの先頭
にセットされ、ＦＩＦＯメモリ装置内のデータ数を示す
カウンタ７の値も”１”となる。同様にして、２回目の
ライトタイミング信号９により、シフトレジスタは再度
シフトし、スキャンチェーン先頭のスキャンＦＦに保持
されていた最初のデータは２列目のスキャンＦＦに移動
し、次のデータ入力１１は、スキャンチェーン先頭のス
キャンＦＦにセットされる。この時、再度、カウンタ７
はインクリメントされ”２”となる。このような動作を
繰り返すことにより、各ｂｉｔを構成するシフトレジス
タの全てのスキャンＦＦにデータを蓄積することができ
る。
【００２０】一方、このＦＩＦＯメモリからデータを読
み出す場合、アドレス信号１、クロック信号２、リード
信号４が入力され、２段のデータがＦＩＦＯ内に蓄積さ
れていたとすると、カウンタ７の値は”２”であり、マ
ルチプレクサ１５により各シフトレジスタの２列目のス
キャンＦＦの出力が選択され、データ出力２８として出
力される。この時、カウンタ７は１つデクリメントされ
ることにより”１”となる。次のデータを読み出す場
合、アドレス信号１、クロック信号２、リード信号４が
入力されるが、カウンタ７の値は”１”であるため、マ
ルチプレクサ１５により各シフトレジスタの１列目のス
キャンＦＦの出力が選択され、データ出力２８として出
力され、カウンタ７は１つデクリメントされることによ
り”０”となる。同様の動作を繰り返すことによりＦＩ
ＦＯ内に蓄積されたデータを古い順に順次読み出すこと
ができる。 （実施例２）図２は、本発明の実施の形態２におけるＦ
ＩＦＯメモリ装置の構成図である。
み出す場合、アドレス信号１、クロック信号２、リード
信号４が入力され、２段のデータがＦＩＦＯ内に蓄積さ
れていたとすると、カウンタ７の値は”２”であり、マ
ルチプレクサ１５により各シフトレジスタの２列目のス
キャンＦＦの出力が選択され、データ出力２８として出
力される。この時、カウンタ７は１つデクリメントされ
ることにより”１”となる。次のデータを読み出す場
合、アドレス信号１、クロック信号２、リード信号４が
入力されるが、カウンタ７の値は”１”であるため、マ
ルチプレクサ１５により各シフトレジスタの１列目のス
キャンＦＦの出力が選択され、データ出力２８として出
力され、カウンタ７は１つデクリメントされることによ
り”０”となる。同様の動作を繰り返すことによりＦＩ
ＦＯ内に蓄積されたデータを古い順に順次読み出すこと
ができる。 （実施例２）図２は、本発明の実施の形態２におけるＦ
ＩＦＯメモリ装置の構成図である。
【００２１】図２において、１８０，１８１，１８２，
１８３，１９０，１９１，１９２，１９３，２５０，２
５１，２５２，２５３，３００，３０１，３０２，３０
３はスキャンＦＦで、１つのスキャンチェーンの一部を
構成している。その内、１８０，１８１，１８２，１８
３と１９０，１９１，１９２，１９３および２５０，２
５１，２５２，２５３はそれぞれＦＩＦＯメモリ装置の
１つのｂｉｔを構成し、この場合は８ｂｉｔのＦＩＦＯ
メモリ装置を表す。１６０はＦＩＦＯのデータ入力１１
とスキャンイン１２の内どちらか１つの入力信号を選択
してスキャンＦＦ１８０に入力するセレクタ、１６１は
ＦＩＦＯのデータ入力１１とスキャンＦＦ１８３の出力
の内どちらか１つの入力信号を選択してスキャンＦＦ１
９０に入力するセレクタ、１６７はＦＩＦＯのデータ入
力１１と前段のスキャンインＦＦの出力の内どちらか１
つの入力信号を選択してスキャンＦＦ２５０に入力する
セレクタ、１６８はライトイネーブル３１と前段のスキ
ャンＦＦの出力の内どちらか１つの入力信号を選択して
スキャンＦＦ３００に入力するセレクタ、１７はスキャ
ンクロック１３とシフトタイミング信号３３の内どちら
か１つのクロックを選択して各スキャンＦＦに供給する
セレクタである。８はＦＩＦＯメモリ装置として動作す
る際に各スキャンＦＦのクロックを生成するタイミング
制御回路であり、タイミング制御回路８によりＦＩＦＯ
制御回路５が構成される。スキャンＦＦ３００，３０
１，３０２，３０３によりデータ有無識別用シフトレジ
スタ２６８を構成し、データ有無識別用シフトレジスタ
２６８とタイミング制御回路８により、各ｂｉｔを構成
するシフトレジスタのシフト動作を制御する。ここで、
このスキャンチェーンをＦＩＦＯメモリ装置として使用
するか、スキャンテストを行うかの選択はＦＩＦＯモー
ドイネーブル２９の値により制御される。
１８３，１９０，１９１，１９２，１９３，２５０，２
５１，２５２，２５３，３００，３０１，３０２，３０
３はスキャンＦＦで、１つのスキャンチェーンの一部を
構成している。その内、１８０，１８１，１８２，１８
３と１９０，１９１，１９２，１９３および２５０，２
５１，２５２，２５３はそれぞれＦＩＦＯメモリ装置の
１つのｂｉｔを構成し、この場合は８ｂｉｔのＦＩＦＯ
メモリ装置を表す。１６０はＦＩＦＯのデータ入力１１
とスキャンイン１２の内どちらか１つの入力信号を選択
してスキャンＦＦ１８０に入力するセレクタ、１６１は
ＦＩＦＯのデータ入力１１とスキャンＦＦ１８３の出力
の内どちらか１つの入力信号を選択してスキャンＦＦ１
９０に入力するセレクタ、１６７はＦＩＦＯのデータ入
力１１と前段のスキャンインＦＦの出力の内どちらか１
つの入力信号を選択してスキャンＦＦ２５０に入力する
セレクタ、１６８はライトイネーブル３１と前段のスキ
ャンＦＦの出力の内どちらか１つの入力信号を選択して
スキャンＦＦ３００に入力するセレクタ、１７はスキャ
ンクロック１３とシフトタイミング信号３３の内どちら
か１つのクロックを選択して各スキャンＦＦに供給する
セレクタである。８はＦＩＦＯメモリ装置として動作す
る際に各スキャンＦＦのクロックを生成するタイミング
制御回路であり、タイミング制御回路８によりＦＩＦＯ
制御回路５が構成される。スキャンＦＦ３００，３０
１，３０２，３０３によりデータ有無識別用シフトレジ
スタ２６８を構成し、データ有無識別用シフトレジスタ
２６８とタイミング制御回路８により、各ｂｉｔを構成
するシフトレジスタのシフト動作を制御する。ここで、
このスキャンチェーンをＦＩＦＯメモリ装置として使用
するか、スキャンテストを行うかの選択はＦＩＦＯモー
ドイネーブル２９の値により制御される。
【００２２】次に、図２の回路の動作について説明す
る。まずＦＩＦＯモードイネーブル信号２９が”Ｌ”で
ある状態では通常のテスト動作を行う。しかしながら、
ＦＩＦＯモードイネーブル信号２９が”Ｈ”となるとこ
の回路はＦＩＦＯメモリ装置と同様の動作を行う。
る。まずＦＩＦＯモードイネーブル信号２９が”Ｌ”で
ある状態では通常のテスト動作を行う。しかしながら、
ＦＩＦＯモードイネーブル信号２９が”Ｈ”となるとこ
の回路はＦＩＦＯメモリ装置と同様の動作を行う。
【００２３】以下、ＦＩＦＯモードイネーブル信号２９
が”Ｈ”時の動作について説明する。まずリセット時、
各スキャンＦＦはリセットされ初期値となり、またデー
タ有無識別用シフトレジスタ２６８を構成する全てのス
キャンＦＦは初期値”０”となる。次に、このＦＩＦＯ
メモリ装置にデータを書き込む場合、ＦＩＦＯ制御回路
５はアドレス信号１、クロック信号２、ライト信号３よ
りシフトタイミング信号３３を生成し、９本のシフトレ
ジスタのクロックとして供給される。このタイミングに
より入力データ１１は各ｂｉｔを構成する８本のシフト
レジスタの先頭のスキャンＦＦにセットされる。同時に
データ有無識別用シフトレジスタ２６８の先頭のスキャ
ンＦＦ３００にもライトイネーブル信号３１が入力され
る。ライトイネーブル信号３１はタイミング制御回路８
より出力されており、ＦＩＦＯライトの時は”Ｈ”とな
り、それ以外は”Ｌ”となる信号である。これによりラ
イト時には”Ｈ”がスキャンＦＦ３００に設定される。
このような動作により入力データは各ｂｉｔを構成する
シフトレジスタの初段のスキャンＦＦにセットされ、か
つデータ有無識別用シフトレジスタ２６８の先頭に”
１”がセットされる。
が”Ｈ”時の動作について説明する。まずリセット時、
各スキャンＦＦはリセットされ初期値となり、またデー
タ有無識別用シフトレジスタ２６８を構成する全てのス
キャンＦＦは初期値”０”となる。次に、このＦＩＦＯ
メモリ装置にデータを書き込む場合、ＦＩＦＯ制御回路
５はアドレス信号１、クロック信号２、ライト信号３よ
りシフトタイミング信号３３を生成し、９本のシフトレ
ジスタのクロックとして供給される。このタイミングに
より入力データ１１は各ｂｉｔを構成する８本のシフト
レジスタの先頭のスキャンＦＦにセットされる。同時に
データ有無識別用シフトレジスタ２６８の先頭のスキャ
ンＦＦ３００にもライトイネーブル信号３１が入力され
る。ライトイネーブル信号３１はタイミング制御回路８
より出力されており、ＦＩＦＯライトの時は”Ｈ”とな
り、それ以外は”Ｌ”となる信号である。これによりラ
イト時には”Ｈ”がスキャンＦＦ３００に設定される。
このような動作により入力データは各ｂｉｔを構成する
シフトレジスタの初段のスキャンＦＦにセットされ、か
つデータ有無識別用シフトレジスタ２６８の先頭に”
１”がセットされる。
【００２４】同様にして、２回目のライトタイミング信
号９が出力されると、各ｂｉｔを構成するシフトレジス
タは再度シフトし、シフトレジスタの初段のスキャンＦ
Ｆに保持されていた最初のデータは２列目のスキャンＦ
Ｆに移動し、データ入力１１は、各ｂｉｔを構成するシ
フトレジスタの初段のスキャンＦＦにセットされる。こ
の時、データ有無識別シフトレジスタ２６８も同様にシ
フトし、スキャンＦＦ３００、スキャンＦＦ３０１とも
に”１”がセットされることになる。
号９が出力されると、各ｂｉｔを構成するシフトレジス
タは再度シフトし、シフトレジスタの初段のスキャンＦ
Ｆに保持されていた最初のデータは２列目のスキャンＦ
Ｆに移動し、データ入力１１は、各ｂｉｔを構成するシ
フトレジスタの初段のスキャンＦＦにセットされる。こ
の時、データ有無識別シフトレジスタ２６８も同様にシ
フトし、スキャンＦＦ３００、スキャンＦＦ３０１とも
に”１”がセットされることになる。
【００２５】このような動作を繰り返すことにより、各
ｂｉｔを構成するシフトレジスタの全てのスキャンＦＦ
にデータを蓄積することができる。データ有無識別用シ
フトレジスタ２６８のスキャンＦＦ３０３まで１がシフ
トされると、この出力が割り込み信号３２として外部に
出力される。これはいわゆるＦＩＦＯフル割り込みであ
り、ＣＰＵ等に対してＦＩＦＯの読み出しを要求するこ
とになる。もちろん、割り込みが発生するデータ数を任
意に変更することができる回路を追加しても良い。
ｂｉｔを構成するシフトレジスタの全てのスキャンＦＦ
にデータを蓄積することができる。データ有無識別用シ
フトレジスタ２６８のスキャンＦＦ３０３まで１がシフ
トされると、この出力が割り込み信号３２として外部に
出力される。これはいわゆるＦＩＦＯフル割り込みであ
り、ＣＰＵ等に対してＦＩＦＯの読み出しを要求するこ
とになる。もちろん、割り込みが発生するデータ数を任
意に変更することができる回路を追加しても良い。
【００２６】一方、このＦＩＦＯメモリからデータを読
み出す場合、アドレス信号１、クロック信号２、リード
信号４が入力され、データ出力２８として各ｂｉｔを構
成するシフトレジスタの最終段のスキャンＦＦの出力デ
ータが出力される。この時、データ有無識別用シフトレ
ジスタ２６８のスキャンＦＦ３０３も読み出され、シフ
トレジスタに保存されているデータの段数を確認する。
最終段のスキャンＦＦに有効なデータが書きこまれてい
るならば、書き込まれた時点でデータ有無識別用シフト
レジスタ２６８にも”１”が設定されているため、スキ
ャンＦＦ３０３が”Ｌ”の時は、最終段のスキャンＦＦ
の入力データが無効であることを示す。したがって、シ
フトレジスタの最終段までデータが書き込まれていない
場合には、最終段のスキャンＦＦにデータがセットされ
るまでシフトレジスタをシフトする必要がある。同様の
動作を繰り返すことによりＦＩＦＯ内に蓄積されたデー
タを古い順に順次読み出すことができる。実施の形態１
のＦＩＦＯメモリ装置と比べ、余分なシフト動作が必要
な分、速度は低下するが、カウンタやマルチプレクサと
いった回路の追加が不要であり面積的には有利であると
いえる。
み出す場合、アドレス信号１、クロック信号２、リード
信号４が入力され、データ出力２８として各ｂｉｔを構
成するシフトレジスタの最終段のスキャンＦＦの出力デ
ータが出力される。この時、データ有無識別用シフトレ
ジスタ２６８のスキャンＦＦ３０３も読み出され、シフ
トレジスタに保存されているデータの段数を確認する。
最終段のスキャンＦＦに有効なデータが書きこまれてい
るならば、書き込まれた時点でデータ有無識別用シフト
レジスタ２６８にも”１”が設定されているため、スキ
ャンＦＦ３０３が”Ｌ”の時は、最終段のスキャンＦＦ
の入力データが無効であることを示す。したがって、シ
フトレジスタの最終段までデータが書き込まれていない
場合には、最終段のスキャンＦＦにデータがセットされ
るまでシフトレジスタをシフトする必要がある。同様の
動作を繰り返すことによりＦＩＦＯ内に蓄積されたデー
タを古い順に順次読み出すことができる。実施の形態１
のＦＩＦＯメモリ装置と比べ、余分なシフト動作が必要
な分、速度は低下するが、カウンタやマルチプレクサと
いった回路の追加が不要であり面積的には有利であると
いえる。
【００２７】以上のように、本発明のＦＩＦＯメモリ装
置を用いると、未使用機能ブロック内のスキャンチェー
ンを利用してＦＩＦＯメモリ装置を構成するので、ＦＩ
ＦＯメモリ装置を専用に装備する必要がなくなり、回路
規模を削減することができる。
置を用いると、未使用機能ブロック内のスキャンチェー
ンを利用してＦＩＦＯメモリ装置を構成するので、ＦＩ
ＦＯメモリ装置を専用に装備する必要がなくなり、回路
規模を削減することができる。
【００２８】
【発明の効果】以上のように、本発明のＦＩＦＯメモリ
装置は、スキャンＦＦを用いてテスト容易化設計された
半導体集積回路において、ＦＩＦＯメモリ装置が必要と
なる動作中においては機能しない回路ブロックのスキャ
ンチェーンをＦＩＦＯメモリ装置のメモリ部として使用
することにより、ＦＩＦＯメモリ装置を専用に装備する
必要がなくなるため、回路規模を削減することができ
る。
装置は、スキャンＦＦを用いてテスト容易化設計された
半導体集積回路において、ＦＩＦＯメモリ装置が必要と
なる動作中においては機能しない回路ブロックのスキャ
ンチェーンをＦＩＦＯメモリ装置のメモリ部として使用
することにより、ＦＩＦＯメモリ装置を専用に装備する
必要がなくなるため、回路規模を削減することができ
る。
【図１】本発明の実施の形態１におけるＦＩＦＯメモリ
装置の構成図
装置の構成図
【図２】本発明の実施の形態２におけるＦＩＦＯメモリ
装置の構成図
装置の構成図
１ アドレス信号 ２ クロック信号 ３ ライト信号 ４ リード信号 ５ ＦＩＦＯ制御回路 ７ カウンタ ８ タイミング制御回路 ９ ライトタイミング信号 １０ リードポインタ １１ データ入力 １２ スキャンイン １３ スキャンクロック １４ スキャンアウト １５ マルチプレクサ １７ セレクタ ２８ データ出力 ２９ ＦＩＦＯモードイネーブル ３１ ライトイネーブル ３２ 割り込み信号 ３３ シフトタイミング信号 １６０ セレクタ １６１ セレクタ １６７ セレクタ １６８ セレクタ １８０ スキャンＦＦ １８１ スキャンＦＦ １８２ スキャンＦＦ １８３ スキャンＦＦ １９０ スキャンＦＦ １９１ スキャンＦＦ １９２ スキャンＦＦ １９３ スキャンＦＦ ２５０ スキャンＦＦ ２５１ スキャンＦＦ ２５２ スキャンＦＦ ２５３ スキャンＦＦ ２６８ データ有無識別用シフトレジスタ ３００ スキャンＦＦ ３０１ スキャンＦＦ ３０２ スキャンＦＦ ３０３ スキャンＦＦ
Claims (5)
- 【請求項１】スキャンチェーンを用いてテスト容易化設
計された半導体集積回路であって、 前記スキャンチェーンにライトデータを入力するデータ
入力手段と、 前記スキャンチェーンからリードデータを出力するデー
タ出力手段と、 前記スキャンチェーンのシフト動作を制御するＦＩＦＯ
制御手段とを有し前記スキャンチェーンをメモリ部とし
て使用することを特徴とするＦＩＦＯメモリ装置。 - 【請求項２】前記データ入力手段として、 スキャンテストの入力データあるいはＦＩＦＯメモリ装
置の入力データを選択して前記スキャンチェーンの先頭
のフリップフロップに入力するセレクタを有することを
特徴とする請求項１記載のＦＩＦＯメモリ装置。 - 【請求項３】前記データ出力手段として、 入力した順にデータを出力するために前記スキャンチェ
ーンの任意のフリップフロップの出力データを選択して
出力するマルチプレクサを有することを特徴とする請求
項１または請求項２記載のＦＩＦＯメモリ装置。 - 【請求項４】前記ＦＩＦＯメモリ制御手段として、 前記スキャンチェーンのシフトタイミングを制御するタ
イミング制御部と、 前記スキャンチェーンに書き込まれたデータ数をカウン
トするカウンタとを有することを特徴とした請求項１ま
たは請求項２または請求項３いずれかに記載のＦＩＦＯ
メモリ装置。 - 【請求項５】前記ＦＩＦＯメモリ制御手段として、 前記スキャンチェーンのシフトタイミングを制御するタ
イミング制御部と、 前記スキャンチェーンに書き込まれたデータの段数を識
別するスキャンチェーンとを有することを特徴とした請
求項１または請求項２または請求項３いずれかに記載の
ＦＩＦＯメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001133736A JP2002334572A (ja) | 2001-05-01 | 2001-05-01 | Ｆｉｆｏメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001133736A JP2002334572A (ja) | 2001-05-01 | 2001-05-01 | Ｆｉｆｏメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002334572A true JP2002334572A (ja) | 2002-11-22 |
Family
ID=18981540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001133736A Withdrawn JP2002334572A (ja) | 2001-05-01 | 2001-05-01 | Ｆｉｆｏメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002334572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006131964A1 (ja) * | 2005-06-08 | 2009-01-08 | 富士通株式会社 | 半導体記憶装置および電子機器 |
-
2001
- 2001-05-01 JP JP2001133736A patent/JP2002334572A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006131964A1 (ja) * | 2005-06-08 | 2009-01-08 | 富士通株式会社 | 半導体記憶装置および電子機器 |
| JP4746038B2 (ja) * | 2005-06-08 | 2011-08-10 | 富士通セミコンダクター株式会社 | 半導体記憶装置および電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070115 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070731 |