JP4660115B2

JP4660115B2 - テストモード設定回路

Info

Publication number: JP4660115B2
Application number: JP2004148637A
Authority: JP
Inventors: 美保武田; 健安江
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-05-19
Filing date: 2004-05-19
Publication date: 2011-03-30
Anticipated expiration: 2024-05-19
Also published as: JP2005331311A

Description

本発明は、ＬＳＩ等の半導体集積回路装置に内蔵されたテストモード設定回路に関するものである。

近年、ＬＳＩの大規模化・集積化が進み、これまで複数のＬＳＩで構成されていたものが、１チップのシステムＬＳＩへと統合されている。それに伴い、ＬＳＩのテスト項目も多岐にわたり、それらをテストするために設定するテストモードも増加している。

このように、多数のテストモードを必要とするＬＳＩのテストにおいて、従来は、複数の外部入力端子をテストモード設定用として割り当てていた。

また、通常外部入力端子とテストモード設定用端子を共用して、内部に制御回路とテストモード設定信号発生部を備えているものもある（例えば、特許文献１参照。）。
特開平９−１４５８０３号公報（図１）

従来のテストモード設定回路では、テスト項目の増加に伴いテストモード設定のために必要な外部入力端子も増加するため、通常動作時に不要な外部端子が増え、限られた外部端子を有効に利用できない。

また、通常外部入力端子とテストモード設定用端子を共用する場合においては、複数のテストモードを設定するために、内部に、端子制御回路、シフトレジスタやカウンターを備えなければならず、回路規模が増大し、さらに、複数のテストモードを設定するために、シフトレジスタのシフト動作や、カウンターのカウントアップを行う必要があり、テストモードの設定に時間がかかる。

本発明は、上記従来の課題を解決するもので、テストモードが増加しても、テストモード設定に専用の外部入力端子を設けることなく、最小の回路規模で、時間をかけずにテストモードの設定ができるテストモード設定回路を提供することを目的とする。

この目的を達成するために、本発明のテストモード設定回路は、半導体集積回路装置の通常動作用外部入出力端子と共用したテストモード設定用端子と、半導体集積回路装置の内部回路に接続されたテストモード設定信号線と、テストモード設定用端子から入力されるテストモード設定信号と半導体集積回路装置のリセット端子から入力されるリセット信号とを入力し、テストモード設定信号をリセット信号の解除に応答して保持しテストモード設定信号線へ出力するテストモード設定信号保持回路とを備え、テストモード設定用端子と共用される通常動作用外部入出力端子は、内部の制御信号によって入力端子および出力端子として制御されるとともに、テストモード時にはリセット信号によって強制的に入力端子として制御され、通常動作モード時にはリセット信号によって制御されないようにしている。

この構成によると、リセット期間の間、通常動作用外部入出力端子と共用したテストモード設定用端子から入力されたテストモード設定信号は、テストモード設定信号保持回路に入力され、リセットの解除に応答して保持される。そのテストモード設定信号保持回路の保持出力がテストモード設定信号として使われる。また、リセット解除後は、テストモード設定用端子を、通常動作用外部入出力端子として利用できる。
また、通常動作用外部入出力端子は、テストモード時にはリセット信号によって強制的に入力端子として制御されることによって、テストモード設定信号を入力するテストモード設定用端子として用いることができる。また、通常動作モード時に、内部の制御信号によって出力端子として制御される場合に、リセット信号によって入力端子として制御されないようにすることによって、リセット期間にその端子がハイインピーダンスにはならず、その端子に接続された内部回路に貫通電流が流れることを防止できる。

また、上記のテストモード設定回路において、通常動作モード時にテストモード設定用端子からテストモード設定信号保持回路へ入力される信号を固定する制御回路を設けることが好ましい。

これにより、通常動作モード時のテストモード設定信号線へのノイズ伝播による内部回路の誤動作をなくすことができる。

以上のように、本発明のテストモード設定回路によれば、通常動作用の外部入力端子や外部入出力端子とテストモード設定用端子を共用しているので、テストモードが増加しても、テストモード設定用に専用の端子を設けることなく、テストモードの設定ができる。

また、端子制御用の回路や、複数のテストモードを設定するためのシフトレジスタやカウンター等の回路を設ける必要がなく、回路の削減に有効である。

さらに、リセット信号の制御だけで、複数のテストモードが設定できるので、シフトレジスタやカウンターを動作させる必要がなく、テスト工数の削減にも寄与する。

以下、本発明のテストモード設定回路について具体的な実施形態に基づき説明する。各実施形態のテストモード設定回路は、ＬＳＩ等の半導体集積回路装置に内蔵されたテストモード設定回路であり、各実施形態においては、説明の簡単化のため、テストモード設定用端子は、８ビットとしている。

（第１の実施形態）
図１は、本発明の第１の実施形態におけるテストモード設定回路を示す図である。図1において、１は通常外部入力端子で、テストモード設定用端子と共用されたテストモード設定用端子兼用通常外部入力端子であり、リセット時は、テストモード設定用端子として使用する。２はクロック信号ＣＬＫを入力するクロック端子である。３はリセット信号ＲＳＴを入力するリセット端子で、本実施形態においては、入力値がlow（ロー）レベル時はリセット動作を行い、入力値がhigh（ハイ）レベル時はリセット解除を行うものとする。４は、ロード／ホールド（LOAD/HOLD）付きフリップフロップで、リセット信号ＲＳＴにてLOAD/HOLD動作の制御が行われ、ＬＨ端子にlowレベル（リセット時）が入力されると、テストモード設定用端子兼用通常外部入力端子１から入力された値（信号）がクロックＣＬＫの立ち上がりでロード（LOAD）され、ＬＨ端子にhighレベル（リセット解除時）が入力されると、テストモード設定用端子兼用通常外部入力端子１から入力された値をホールド（HOLD）する。この時、DATAIが変化しても、またクロックＣＬＫが変化してもフリップフロップ4の出力は変化しない。

以上のように構成された本実施形態のテストモード設定回路について、以下、その動作を図１および図２により説明する。図２は本実施形態におけるテストモード設定回路の動作を示すタイミング図である。

リセット時、端子１から入力された信号は、テストモード設定用信号として、LOAD/HOLD付きフリップフロップ４へ入力される。この時、端子１の信号は通常外部入力端子の信号として機能ブロックへも入力されるが、リセット動作中なので、機能ブロックへの影響はない。

次に、リセットが解除され、LOAD/HOLD付きフリップフロップ４のＬＨ端子にhighレベルが入力されると、入力データをホールドし、テストモード設定信号TESTMODE[7:0]が設定される。リセットが解除され、テストモードが設定された後、端子１は通常外部入力端子として機能ブロックへのデータ入力に利用できる。

以上のように本実施形態によれば、通常外部入力端子１をテストモード設定用端子と共用し、テストモード設定用に専用の外部端子を設けることなく、テストモードの設定ができる。

なお、第１の実施形態を示す図１では、８ビットの入力データDATAI[7:0]及び出力データTESTMODE[7:0]のデータ線を１本のバス表示で示し、また、それを入出力するフリップフロップ4を１個しか図示していないが、１ビットにつき１個のフリップフロップ4が必要であり、８ビットの場合は当然８個のフリップフロップ４が必要である（図１では簡単化のため１個しか図示していない）。また、後述する第２〜第５の実施形態の場合も同様に図示している。

（第２の実施形態）
図３は、本発明の第２の実施形態におけるテストモード設定回路を示す図である。また、図４は本実施形態における通常動作モード時のテストモード設定回路の動作を示すタイミング図である。

本実施形態が図１に示した第１の実施形態と異なるのは、テスト信号ＴＥＳＴを入力するテスト端子６とノイズ除去制御回路７を備えていることである。通常動作モード時は、テスト端子６にlowレベルを与え、ノイズ除去制御回路７で端子１から入力された信号を制御する。この構成によれば、通常動作モード時には、テストモード設定信号TESTMODE[7:0]は８ビットの00000000（２進表示）に固定され、テストモード設定信号に発生するノイズは完全に除去される。その結果、第１の実施形態の効果に加え、通常動作モード時のテストモード設定信号へのノイズ伝播による内部回路の誤動作をなくすことができる。また、テストモード時は、テスト端子６にhighレベルのテスト信号ＴＥＳＴを与え、第１の実施形態と同様にテストが可能である。

（第３の実施形態）
図５は、本発明の第３の実施形態におけるテストモード設定回路を示す図である。また、図６は本実施形態におけるテストモード設定回路の動作を示すタイミング図である。

本実施形態が図１に示した第１の実施形態と異なるのは、テストモード設定用端子と兼用する通常端子に通常外部入出力端子が使用できるように制御回路を加えたことである。図5において、８は通常外部入出力端子で、テストモード設定用端子と共用されたテストモード設定用端子兼用通常外部入出力端子であり、リセット時は、テストモード設定用端子として使用する。９は通常外部入出力端子８の入出力コントロール部、１０は機能ブロックからの出力信号、１１は内部からの通常外部入出力端子８の入出力コントロール信号で、lowレベルの時は通常外部入出力端子８を出力端子に、highレベルの時は入力端子に制御するものとする。１２、１３は通常外部入出力端子８の入出力コントロール信号を制御する回路とその出力信号である。

以上のように構成された本実施形態のテストモード設定回路について、以下、その動作を図５および図６により説明する。図６は本実施形態におけるテストモード設定回路の動作を示すタイミング図である。

リセット時、内部からの入出力コントロール信号１１に関係なく、制御回路１２の出力信号１３はhighレベルになり、入出力端子８は入力端子に設定される。この時、入出力端子８から入力された信号は、テストモード設定用信号としてLOAD/HOLD付きフリップフロップ４へ入力される。

リセットが解除され、LOAD/HOLD付きフリップフロップ４のＬＨ端子にhighレベルが入力されると、入力データをホールドし、テストモード設定信号TESTMODE[7:0]が確定される。リセットが解除され、テストモードが設定された後、入出力端子８は入出力コントロール信号１１によって入出力が定義され、通常外部入出力端子として利用できる。

以上のように本実施形態によれば、通常外部入出力端子８をテストモード設定用端子と共用し、テストモード設定用に専用の外部端子を設けることなく、テストモードの設定ができる。また、第１の実施形態の構成と併用することにより、通常外部入力端子と通常外部入出力端子を、テストモード設定用として兼用できるので、テストモード数の増加にも対応することができる。

（第４の実施形態）
図７は、本発明の第４の実施形態におけるテストモード設定回路を示す図である。また、図８は本実施形態における通常動作モード時のテストモード設定回路の動作を示すタイミング図である。

本実施形態が図５に示した第３の実施形態と異なるのは、テスト信号ＴＥＳＴを入力するテスト端子６とノイズ除去制御回路７を備えていることである。通常動作モード時は、テスト端子６にlowレベルを与え、ノイズ除去制御回路７で入出力端子８から入力された信号を制御する。この構成によって、通常動作モード時には、テストモード設定信号TESTMODE[7:0]は８ビットの00000000（２進表示）に固定され、テストモード設定信号に発生するノイズは完全に除去される。その結果、通常外部入出力端子８をテストモード設定用端子として兼用した場合においても、テストモード設定信号のノイズ伝播による内部回路の誤動作をなくすことができる。また、テストモード時は、テスト端子６にhighレベルのテスト信号ＴＥＳＴを与え、第３の実施形態と同様にテストが可能である。

（第５の実施形態）
図９は、本発明の第５の実施形態におけるテストモード設定回路を示す図である。また、図１０は本実施形態におけるテストモード設定回路の動作を示すタイミング図である。

本実施形態が図７に示した第４の実施形態と異なるのは、入出力制御回路１４を備えていることである。図７の構成では、通常動作モード時、内部からの入出力コントロール信号１１によって外部入出力端子８を出力端子として制御しようとしている場合、リセット信号ＲＳＴによって必ず入力端子に制御されてしまうと、Hi-Z（ハイインピーダンス）が機能ブロックに入力され、受け側のバッファーで貫通電流が流れる心配がある。

これを防止するために本実施形態では入出力制御回路１４を設けている。通常動作モード時、テスト端子６にlowレベルを与えることによって、制御回路１４の出力信号１５はhighレベルに固定され、リセット信号ＲＳＴに影響を受けず、通常外部入出力端子８の入出力コントロールは、内部からの入出力コントロール信号１１にのみ依存する。この構成によれば、通常動作モード時、内部からの入出力コントロール信号１１がlowレベルで、外部入出力端子８を出力端子として制御しようとしている時、リセット信号ＲＳＴによって通常外部入出力端子８が入力端子として制御されることがないため、第４の実施形態の効果に加え、機能ブロックに貫通電流が流れることを防ぐことができる。また、テストモード時は、テスト端子６にhighレベルのテスト信号ＴＥＳＴを与え、第３、第４の実施形態と同様にテストが可能である。

本発明は、通常動作用の外部入力端子や外部入出力端子と兼用したテストモード設定端子を有し、ＬＳＩ等のテストモード設定用回路として有用である。

本発明の第１の実施形態におけるテストモード設定回路のブロック図本発明の第１の実施形態におけるテストモード設定回路の動作タイミング図本発明の第２の実施形態におけるテストモード設定回路のブロック図本発明の第２の実施形態におけるテストモード設定回路の動作タイミング図本発明の第３の実施形態におけるテストモード設定回路のブロック図本発明の第３の実施形態におけるテストモード設定回路の動作タイミング図本発明の第４の実施形態におけるテストモード設定回路のブロック図本発明の第４の実施形態におけるテストモード設定回路の動作タイミング図本発明の第５の実施形態におけるテストモード設定回路のブロック図本発明の第５の実施形態におけるテストモード設定回路の動作タイミング図

符号の説明

１テストモード設定用端子兼用通常外部入力端子
２クロック端子
３リセット端子
４ LOAD/HOLD付きフリップフロップ
６テスト端子
７ノイズ除去制御回路
８テストモード設定用端子兼用通常外部入出力端子
９入出力コントロール部
１０機能ブロックからの出力信号
１１入出力コントロール信号
１２制御回路
１３制御回路１２の出力信号
１４制御回路
１５制御回路１４の出力信号

Claims

半導体集積回路装置の通常動作用外部入出力端子と共用したテストモード設定用端子と、前記半導体集積回路装置の内部回路に接続されたテストモード設定信号線と、前記テストモード設定用端子から入力されるテストモード設定信号と前記半導体集積回路装置のリセット端子から入力されるリセット信号とを入力し、前記テストモード設定信号を前記リセット信号の解除に応答して保持し前記テストモード設定信号線へ出力するテストモード設定信号保持回路とを備え、
前記テストモード設定用端子と共用される前記通常動作用外部入出力端子は、内部の制御信号によって入力端子および出力端子として制御されるとともに、テストモード時には前記リセット信号によって強制的に入力端子として制御され、通常動作モード時には前記リセット信号によって制御されないようにしたテストモード設定回路。
通常動作モード時に前記テストモード設定用端子から前記テストモード設定信号保持回路へ入力される信号を固定する制御回路を設けた請求項１記載のテストモード設定回路。