JP7094119B2 - テストモード設定回路 - Google Patents
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Description
図1は、実施の形態1に係るテストモード設定回路の構成を示すブロック図である。
実施の形態1では、シフトレジスタが1段の回路構成について説明した。しかしながら、シフトレジスタが1段の場合には、通常モードにおけるノイズの発生タイミングによっては、テストモードが誤設定される虞がある。
図7を参照して、実施の形態2に係るテストモード設定回路は、直列接続された2段のシフトレジスタ110(0)及び110(1)と、論理回路120とを含む。
図9を参照して、実施の形態2に係るテストモード設定回路101では、直列接続されるシフトレジスタ110の段数を、3段以上とすることも可能である。すなわち、M段(M:3以上の整数)のシフトレジスタ110(0)~110(M-1)を直列接続する構成とすることが可能である。
デジタルLSIのテストには、スキャンテストという手法が一般的に用いられる。
Claims (3)
- テスト対象回路に対してテストモード設定信号を出力するテストモード設定回路であって、
リセット解除状態においてクロック入力に応じて入力端子の論理値を取り込んで保持するフリップフロップを備え、
前記入力端子には、テストモード時に第1の論理値に設定される一方で通常モードに第2の論理値に設定されるテストモード入力信号が入力され、
前記フリップフロップは、前記通常モード時には前記リセット解除状態とされる一方で、前記テストモード時には非同期のリセット状態とされて保持する論理値を前記第1の論理値に初期化し、
前記テストモード設定回路は、
前記テストモード入力信号と前記フリップフロップの保持論理値とに基づいて前記テストモード設定信号の論理値を設定する信号設定回路をさらに備え、
前記信号設定回路は、前記テストモード入力信号の論理値及び前記保持論理値の両方が前記第1の論理値である場合には、前記テストモードを有効にするために前記テストモード設定信号を活性化する一方で、前記テストモード入力信号及び前記保持論理値の少なくとも一方が前記第2の論理値である場合には、前記テストモードを無効にするために前記テストモード設定信号を非活性化する、テストモード設定回路。 - 前記フリップフロップは、複数段が直列接続され、
1段目の前記フリップフロップの前記入力端子に前記テストモード入力信号が入力されるとともに、2段目以降の前記フリップフロップの前記入力端子には、前段の前記フリップフロップの前記保持論理値が入力され、
前記信号設定回路には、前記テストモード入力信号の論理値と、前記複数段のうちの少なくとも一部の前記フリップフロップの前記保持論理値とが入力され、
前記信号設定回路は、入力された前記論理値の全てが前記第1の論理値である場合には、前記テストモード設定信号を活性化する一方で、入力された前記論理値の少なくとも一部が前記第2の論理値である場合には、前記テストモード設定信号を非活性化する、請求項1記載のテストモード設定回路。 - 前記フリップフロップの前記入力端子には、スキャンテストのためのセレクタが非配置とされる、請求項1又は2に記載のテストモード設定回路。
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