JP2009289307A - 半導体記憶装置 - Google Patents

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Abstract

【課題】一般的なメモリテスタで試験可能な２ポート多バンク構成の半導体記憶装置を提供する。
【解決手段】第１及び第２のポートを有し複数のバンクからなる記憶部と、外部から入力された第１のバンクアドレスをこの第１のバンクアドレスとは異なる第２のバンクアドレスに変換し、前記第１のバンクアドレスを前記第１及び第２のポートの一方に供給すると共に前記第２のバンクアドレスを前記第１及び第２のポートの他方に供給するバンクアドレス変換回路と、外部から入力された入力データをこの入力データとは異なるライトデータに変換し、前記入力データを前記第１及び第２のポートの一方に供給すると共に前記変換されたライトデータを前記第１及び第２のポートの他方に供給するライトデータ変換回路とを備えたことを特徴とする。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、多バンク２ポートメモリ装置のテスト機能に関する。
画像処理などの場合、メモリは途切れの無いリード・ライト連続動作と、それと並行して行われるバンクアクティブやプリチャージなどの処理が必要となる。
一般的な１ポート多バンクメモリは、バンクアクティブ、バンクプリチャージ、リード、ライト、ロウアドレス、及びカラムアドレスなどの信号を与えるコントロール線と、リードデータ、及びライトデータを与えるデータ線とが１つのポートで構成されている。この構成によれば、同一サイクルで１つのコマンドしか入力できないため、リード動作及びライト動作を同時に実行することができない。
一方、２ポート多バンクメモリでは、２つのポートにそれぞれバンクアクティブ、バンクプリチャージ、リード、ライト、ロウアドレス、及びカラムアドレスなどの制御線が備わっているため、同一サイクルで複数のコマンドを入力することができ、リード動作及びライト動作を同時に実行することができる。
以上から、２ポート多バンクメモリの場合、１個で画像処理などに対応することができるため、１ポート多バンクメモリに比べ、コスト面などの点で有利となる（特許文献１等）。
しかし、各半導体メモリ製造メーカが所有する既存のテストシステム（以下、「一般的なメモリテスタ」という。）は、その多くが１ポートのメモリの試験を目的に作られているために、以下の点から、実仕様に則した２ポート多バンクメモリの十分な試験をすることが困難となっている。
１つ目が、リード・ライト同時動作の試験など２つのポートそれぞれに別のアドレスを与えなければならない場合であっても、一般的なメモリテスタでは、同時に複数の異なるアドレスを発生できない点である。
２つ目が、ライトデータと期待値データ(リード・データ)は同時には同一のものしか発生できない点である。
特開平５−１０９２７９号公報
本発明は、一般的なメモリテスタで試験可能な２ポート多バンク構成の半導体記憶装置を提供することを目的とする。
本発明の一態様に係る半導体記憶装置は、第１及び第２のポートを有し複数のバンクからなる記憶部と、外部から入力された第１のバンクアドレスをこの第１のバンクアドレスとは異なる第２のバンクアドレスに変換し、前記第１のバンクアドレスを前記第１及び第２のポートの一方に供給すると共に前記第２のバンクアドレスを前記第１及び第２のポートの他方に供給するバンクアドレス変換回路と、外部から入力された入力データをこの入力データとは異なるライトデータに変換し、前記入力データを前記第１及び第２のポートの一方に供給すると共に前記変換されたライトデータを前記第１及び第２のポートの他方に供給するライトデータ変換回路とを備えたことを特徴とする。
本発明によれば、一般的なメモリテスタで試験可能な２ポート多バンク構成の半導体記憶装置を提供することができる。
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置のブロック図である。
本実施形態の半導体記憶装置は、第１及び第２のポートであるポート０及びポート１を備え、複数のバンクに分割された記憶部１と、この記憶部１と外部とのデータ入出力を制御するデータバッファ２と、ポート０及びポート１を制御するポート０制御回路３及びポート１制御回路４とを備える。また、外部から与えられた第１のバンクアドレスから異なる第２のバンクアドレスを生成し、ポート０制御回路３又はポート１制御回路４に供給するバンクアドレス変換回路５、６と、このバンクアドレス変換回路５、６を制御するカラムバンクアドレス変換回路制御用デコーダ７とを備える。さらに、外部から与えられた入力データを変換し、データバッファ２に供給するライトデータ変換回路１４を備えている。
記憶部１のそれぞれの各バンクは、複数のワード線と、これらワード線に交差する複数のビット線とを有する。また、複数のワード線及び複数のビット線の各交差部にはメモリセルが接続されている。
データバッファ２は、ライトデータ変換回路１４から与えられるライトデータＤＷＲを受け取り記憶部１に供給する。また、記憶部１から出力されるデータを受け取り出力データＤＯＵＴとして外部に出力する。これらの動作は、ポート０制御回路３又はポート１制御回路４によって制御される。
ポート０制御回路３は、通常、ワード線を選択するロウアドレスＰ０＿ＲＡ、ビット線を選択するカラムアドレスＰ０＿ＣＡ、ロウアドレスＰ０＿ＲＡと同期して出力されバンクを選択し活性化する第１のロウバンクアドレスＰ０＿ＲＢＳ、カラムアドレスＰ０＿ＣＡに同期して出力されバンクを選択しリード動作又はライト動作を行う第１のカラムバンクアドレスＰ０＿ＣＢＳ、バンクを活性化するバンクアクティブ信号／Ｐ０＿ＢＡＣＴ（／は、“Ｌ”で活性化される負論理の信号を意味する。以下、同じ）、現在のバンクに対する動作を終了して別のバンクに対する動作の準備をするバンクプリチャージ信号／Ｐ０＿ＢＰＲＣ、ライト信号／Ｐ０＿ＷＲＩＴＥ及びリード信号／Ｐ０＿ＲＥＡＤが入力され、それら信号に基づいてポート０を制御するものである。一方、テスト時においては、ロウバンクアドレスＰ０＿ＲＢＳ及びカラムバンクアドレスＰ０＿ＣＢＳに換えて、選択スイッチ８及び９を介してバンクアドレス変換回路５、６から与えられるロウバンクアドレスＰ０＿ＲＢＳ´及びカラムバンクアドレスＰ０＿ＣＢＳ´が入力される。選択スイッチ８及び９は、テスト時に外部から与えられるテストモード信号ＴＭにより制御される。
ポート１制御回路４は、ポート０制御回路３と同様に、通常、ロウアドレスＰ１＿ＲＡ、カラムアドレスＰ１＿ＣＡ、ロウバンクアドレスＰ１＿ＲＢＳ、カラムバンクアドレスＰ１＿ＣＢＳ、バンクアクティブ信号／Ｐ１＿ＢＡＣＴ、バンクプリチャージ信号／Ｐ１＿ＢＰＲＣ、ライト信号／Ｐ１＿ＷＲＩＴＥ及びリード信号／Ｐ１＿ＲＥＡＤが入力され、それらに基づいてポート１を制御するものである。一方、テスト時においては、ロウバンクアドレスＰ１＿ＲＢＳ及びカラムバンクアドレスＰ１＿ＣＢＳに換えて、選択スイッチ１０及び１１を介してバンクアドレス変換回路５、６から与えられるロウバンクアドレスＰ１＿ＲＢＳ´及びカラムバンクアドレスＰ１＿ＣＢＳ´が入力される。また、ロウアドレスＰ１＿ＲＡ及びカラムアドレスＰ１＿ＣＢＳに換えて、選択スイッチ１２及び１３を介してロウアドレスＰ０＿ＲＡ及びカラムアドレスＰ０＿ＣＡが入力される。選択スイッチ１０〜１３は、テスト時に外部から与えられるテストモード信号ＴＭにより制御される。
バンクアドレス変換回路５、６は、ロウバンクアドレス変換回路５と、カラムバンクアドレス変換回路６からなる。
ロウバンクアドレス変換回路５は、外部から与えられた第１のロウバンクアドレスＰ０＿ＲＢＳからこの第１のロウバンクアドレスＰ０＿ＲＢＳとは異なる第２のロウバンクアドレスＰ０＿ＲＢＳ２を生成する。ロウバンクアドレス変換回路５は、さらに、第１のロウバンクアドレスＰ０＿ＲＢＳを、ロウバンクアドレスＰ０＿ＲＢＳ´又はＰ１＿ＲＢＳ´として、選択スイッチ８又は１０を介して、ポート０制御回路３及びポート１制御回路４のいずれか一方に供給し、第２のロウバンクアドレスＰ０＿ＲＢＳ２を他方に供給する。
図２は、ロウバンクアドレス変換回路５の回路図である。なお、図示の回路は、ロウバンクアドレス１ビット分の回路を示しており、実際には、この回路がロウバンクアドレスのビット数分設けられている。
ロウバンクアドレス変換回路５は、第１のロウバンクアドレスＰ０＿ＲＢＳ及び反転ビット選択信号ＡＩＳＥＬを入力とし、第２のロウバンクアドレスＰ０＿ＲＢＳ２を出力とするロウバンクアドレス変換部５ａと、第１のロウバンクアドレスＰ０＿ＲＢＳ及び第２のロウバンクアドレスＰ０＿ＲＢＳ２を入力とし、ポート０基準信号Ｐ０ＳＴＤに基づいて、これらバンクアドレスＰ０＿ＲＢＳ、Ｐ０＿ＲＢＳ２を選択的に選択スイッチ８及び１０に振り分ける選択ゲート部５ｂから構成される。ここで、ポート０基準信号Ｐ０ＳＴＤは、“Ｈ”の場合にポート０を基準とし、“Ｌ”の場合にポート１を基準とする信号である。
ロウバンクアドレス変換部５ａは、第１のロウバンクアドレスＰ０＿ＲＢＳ及び反転ビット選択信号ＡＩＳＥＬを入力とするＯＲゲートＧ１と、ロウバンクアドレスＰ０＿ＲＢＳをインバータＩＶ１により反転させた信号と反転ビット選択信号ＡＩＳＥＬをインバータＩＶ２により反転させた信号を入力とするＯＲゲートＧ２とを有する。これらＯＲゲートＧ１及びＧ２の出力はＮＡＮＤゲートＧ３に入力され、その出力はインバータＩＶ３で反転されて第２のロウバンクアドレスＰ０＿ＲＢＳ２として出力されている。ここで、反転ビット選択信号ＡＩＳＥＬは、ロウバンクアドレスＰ０＿ＲＢＳ＜０：Ｂ＞で与えられるＢ＋１ビットのうち、反転させたいビットを１とし、その他を０とするＢ＋１ビットの値である。
選択ゲート部５ｂは、４つのトランスファゲートＴＲ１〜ＴＲ４で構成される。トランスファゲートＴＲ１及びＴＲ２は、それぞれのソースに入力された第１のロウバンクアドレスＰ０＿ＲＢＳ及び第２のロウバンクアドレスＰ０＿ＲＢＳ２のいずれか一方を選択してロウバンクアドレスＰ０＿ＲＢＳ´として選択スイッチ８に供給する。また、トランスファゲートＴＲ３及びＴＲ４は、それぞれのソースに入力された第１のロウバンクアドレスＰ０＿ＲＢＳ及び第２のロウバンクアドレスＰ０＿ＲＢＳ２のいずれか一方を選択してロウバンクアドレスＰ１＿ＲＢＳ´として選択スイッチ１０に供給する。トランスファゲートＴＲ１及びＴＲ４のＮＭＯＳトランジスタのゲート及びＰＭＯＳトランジスタのゲートには、それぞれポート０基準信号Ｐ０ＳＴＤ及びその反転信号が入力される。また、トランスファゲートＴＲ２及びＴＲ３のＰＭＯＳトランジスタのゲート及びＮＭＯＳトランジスタのゲートには、それぞれポート０基準信号Ｐ０ＳＴＤ及びその反転信号が入力される。この構成によれば、ポート０基準信号Ｐ０ＳＴＤ＝“Ｌ”の場合、ポート０のロウバンクアドレスＰ０＿ＲＢＳ´及びポート１のロウバンクアドレスＰ１＿ＲＢＳ´は、それぞれ第２のロウバンクアドレスＰ０＿ＲＢＳ２及び第１のロウバンクアドレスＰ０＿ＲＢＳとなる。逆に、ポート０基準信号Ｐ０ＳＴＤ＝“Ｈ”の場合、ポート０のロウバンクアドレスＰ０＿ＲＢＳ´及びポート１のロウバンクアドレスＰ１＿ＲＢＳ´は、それぞれ第１のロウバンクアドレスＰ０＿ＲＢＳ及び第２のロウバンクアドレスＰ０＿ＲＢＳ２となる。
次に、この回路の動作を説明する。
ここでは、ロウバンクアドレスＰ０＿ＲＢＳを３ビットの値“０１０”とし、反転ビット選択信号ＡＩＳＥＬを３ビットの値“００１”とする。
この場合、ビット０については、Ｐ０＿ＲＢＳ＜０＞＝０、ＡＩＳＥＬ＜０＞＝１であるため、ＯＲゲートＧ１、Ｇ２の出力は、それぞれ１、１になる。したがって、ＮＡＮＤゲートＧ３、インバータＩＶ３を介してロウバンクアドレス変換部５ａの出力は１になる。ビット１、ビット２についても同様に、ロウバンクアドレス変換部５ａの出力は、１、０になる。よって、ロウバンクアドレス変換部５ａの出力はロウバンクアドレスＰ０＿ＲＢＳ＜０：２＞の０ビット目を反転させた“０１１”となる。このロウバンクアドレス変換部５ａの出力が第２のロウバンクアドレスＰ０＿ＲＢＳ２＜０：２＞となる。
ここで、ポート０基準信号Ｐ０ＳＴＤ＝“Ｈ”の場合、トランスファゲートＴＲ１及びＴＲ４がオンされ、トランスファゲートＴＲ２及びＴＲ３がオフされる。よって、ロウバンクアドレスＰ０＿ＲＢＳ´は、第１のロウバンクアドレスＰ０＿ＲＢＳである“０１０”となり、ロウバンクアドレスＰ１＿ＲＢＳ´は、第２のロウバンクアドレスＰ０＿ＲＢＳ２である“０１１”となる。逆に、ポート０基準信号Ｐ０ＳＴＤ＝“Ｌ”の場合、トランスファゲートＴＲ１及びＴＲ４がオフされ、トランスファゲートＴＲ２及びＴＲ３がオンされる。よって、ロウバンクアドレスＰ０＿ＲＢＳ´は、第２のロウバンクアドレスＰ０＿ＲＢＳ２である“０１１”となり、ロウバンクアドレスＰ１＿ＲＢＳ´は、第１のロウバンクアドレスＰ０＿ＲＢＳである“０１０”となる。
カラムバンクアドレス変換回路６は、外部から与えられた第１のカラムバンクアドレスＰ０＿ＣＢＳからこの第１のカラムバンクアドレスＰ０＿ＣＢＳとは異なる第２のカラムバンクアドレスＰ０＿ＣＢＳ２を生成する。カラムバンクアドレス変換回路６は、さらに、カラムバンクアドレスＰ０＿ＣＢＳを、カラムバンクアドレスＰ０＿ＣＢＳ´又はＰ１＿ＣＢＳ´として、選択スイッチ９又は１１を介して、ポート０制御回路３及びポート１制御回路４のいずれか一方に供給し、第２のカラムバンクアドレスＰ０＿ＣＢＳ２を他方に供給する。
図３は、カラムバンクアドレス変換回路６の回路図である。なお、図示の回路はカラムバンクアドレス１ビット分の回路を示しており、実際には、この回路がカラムバンクアドレスのビット数分設けられている。
カラムバンクアドレス変換回路６は、第１のカラムバンクアドレスＰ０＿ＣＢＳ及び反転ビット選択信号ＡＩＳＥＬを入力とし、第２のカラムバンクアドレスＰ０＿ＣＢＳ２を出力とするカラムバンクアドレス変換部６ａと、第１のカラムバンクアドレスＰ０＿ＣＢＳ及び第２のカラムバンクアドレスＰ０＿ＣＢＳ２を入力とし、カラムバンクアドレス変換回路制御用デコーダ７から与えられるポート０カラムバンクアドレス選択信号ＣＢＳＳＥＬ０及びポート１カラムバンクアドレス選択信号ＣＢＳＳＥＬ１に基づいて、これらカラムバンクアドレスＰ０＿ＣＢＳ、Ｐ０＿ＣＢＳ２を選択的に選択スイッチ９及び１１に振り分ける選択ゲート部６ｂから構成される。
カラムバンクアドレス変換部６ａは、第１のカラムバンクアドレスＰ０＿ＣＢＳ及び反転ビット選択信号ＡＩＳＥＬを入力とするＯＲゲートＧ４と、カラムバンクアドレスＰ０＿ＣＢＳをインバータＩＶ５により反転した信号と反転ビット選択信号ＡＩＳＥＬをインバータＩＶ６により反転した信号を入力とするＯＲゲートＧ５とを有する。これらＯＲゲートＧ４及びＧ５の出力はＮＡＮＤゲートＧ６に入力され、その出力はインバータＩＶ７で反転されて第２のカラムバンクアドレスＰ０＿ＣＢＳ２として出力されている。ここで、反転ビット選択信号ＡＩＳＥＬは、カラムバンクアドレスＰ０＿ＣＢＳ＜０：Ｂ＞で与えられるＢ＋１ビットのうち、反転させたいビットを１とし、その他を０とするＢ＋１ビットの値である。
選択ゲート部６ｂは、４つのトランスファゲートＴＲ５〜ＴＲ８で構成される。トランスファゲートＴＲ５及びＴＲ６は、それぞれのソースに入力された第１のカラムバンクアドレスＰ０＿ＣＢＳ及び第２のカラムバンクアドレスＰ０＿ＣＢＳ２のいずれか一方を選択してカラムバンクアドレスＰ０＿ＣＢＳ´として選択スイッチ９に供給する。また、トランスファゲートＴＲ３及びＴＲ４は、それぞれのソースに入力された第１のカラムバンクアドレスＰ０＿ＣＢＳ及び第２のカラムバンクアドレスＰ０＿ＣＢＳ２のいずれか一方を選択してカラムバンクアドレスＰ１＿ＣＢＳ´として選択スイッチ１１に供給する。トランスファゲートＴＲ５のＮＭＯＳトランジスタのゲート及びＰＭＯＳトランジスタのゲートには、それぞれポート０カラムバンクアドレス選択信号ＣＢＳＳＥＬ０及びその反転信号が入力される。一方、トランスファゲートＴＲ６のＰＭＯＳトランジスタのゲート及びＮＭＯＳトランジスタのゲートには、それぞれポート０カラムバンクアドレス選択信号ＣＢＳＳＥＬ０及びその反転信号が入力される。また、トランスファゲートＴＲ７のＮＭＯＳトランジスタのゲート及びＰＭＯＳトランジスタのゲートには、それぞれポート１カラムバンクアドレス選択信号ＣＢＳＳＥＬ１及びその反転信号が入力される。一方、トランスファトゲートＴＲ８のＮＭＯＳトランジスタのゲート及びＰＭＯＳトランジスタのゲートには、それぞれポート１カラムバンクアドレス選択信号ＣＢＳＳＥＬ１及びその反転信号が入力される。この構成によれば、ポート０カラムバンクアドレス選択信号ＣＢＳＳＥＬ０＝“Ｌ”、ポート１カラムバンクアドレス選択信号ＣＢＳＳＥＬ１＝“Ｈ”の場合、カラムバンクアドレスＰ０＿ＣＢＳ´及びＰ１＿ＣＢＳ´は、それぞれ第２のカラムバンクアドレスＰ０＿ＣＢＳ２及び第１のカラムバンクアドレスＰ０＿ＣＢＳとなる。逆に、ポート０カラムバンクアドレス選択信号ＣＢＳＳＥＬ０＝“Ｈ”、ポート１カラムバンクアドレス選択信号ＣＢＳＳＥＬ１＝“Ｌ”の場合、カラムバンクアドレスＰ０＿ＣＢＳ´及びＰ１＿ＣＢＳ´は、それぞれカラムバンクアドレスＰ０＿ＣＢＳ及び第２のカラムバンクアドレスＰ０＿ＣＢＳ２となる。
次に、この回路の動作を説明する。
ここでは、カラムバンクアドレスＰ０＿ＣＢＳを３ビットの値“０１０”とし、反転ビット選択信号ＡＩＳＥＬを３ビットの値“００１”とする。
この場合、ビット０については、Ｐ０＿ＣＢＳ＜０＞＝０、ＡＩＳＥＬ＜０＞＝１であるため、ＯＲゲートＧ４、Ｇ５の出力は、それぞれ１、１になる。したがって、ＮＡＮＤゲートＧ６、インバータＩＶ７を介してカラムバンクアドレス変換部６ａの出力は１になる。ビット１、ビット２についても同様に、カラムバンクアドレス変換部６ａの出力は、１、０になる。よって、カラムバンクアドレス変換部６ａの出力はカラムバンクアドレスＰ０＿ＣＢＳ＜０：２＞の０ビット目を反転させた“０１１”となる。このカラムバンクアドレス変換部６ａの出力が第２のカラムバンクアドレスＰ０＿ＣＢＳ２となる。
ここで、ポート０カラムバンクアドレス選択信号ＣＢＳＳＥＬ０＝“Ｈ”、ポート１カラムバンクアドレス選択信号ＣＢＳＳＥＬ１＝“Ｌ”の場合、トランスファゲートＴＲ５及びＴＲ８がオンされ、トランスファゲートＴＲ６及びＴＲ７がオフされる。よって、カラムバンクアドレスＰ０＿ＣＢＳ´は、第１のカラムバンクアドレスＰ０＿ＣＢＳである“０１０”となり、カラムバンクアドレスＰ１＿ＣＢＳ´は、第２のカラムバンクアドレスＰ０＿ＣＢＳ２である“０１１”となる。逆に、ポート０カラムバンクアドレス選択信号ＣＢＳＳＥＬ０＝“Ｌ”、ポート１カラムバンクアドレス選択信号ＣＢＳＳＥＬ１＝“Ｈ”の場合、トランスファゲートＴＲ５及びＴＲ８がオフされ、トランスファゲートＴＲ６及びＴＲ７がオンされる。よって、カラムバンクアドレスＰ０＿ＣＢＳ´は、第２のカラムバンクアドレスＰ０＿ＣＢＳ２である“０１１”となり、カラムバンクアドレスＰ１＿ＣＢＳ´は、第１のカラムバンクアドレスＰ０＿ＣＢＳである“０１０”となる。
カラムバンクアドレス変換回路制御用デコーダ７は、リード動作するポートを基準、すなわち外部から与えられる第１のカラムバンクアドレスＰ０＿ＣＢＳを供給するポートとするための回路で、ライト信号／Ｐ０＿ＷＲＩＴＥ、／Ｐ１＿ＷＲＩＴＥ及びリード信号／Ｐ０＿ＲＥＡＤ、／Ｐ１＿ＲＥＡＤを入力とし、それら信号に基づいてカラムバンクアドレス変換回路６を制御する。
図４は、カラムバンクアドレス変換回路制御用デコーダ７の回路図である。
カラムバンクアドレス変換回路制御用デコーダ７は、リード信号／Ｐ１＿ＲＥＡＤ及びライト信号／Ｐ０＿ＷＲＩＴＥを入力とするＮＯＲゲートＧ７、ＮＯＲゲートＧ７の出力及びリード信号Ｐ０＿ＲＥＡＤを入力とするＮＡＮＤゲートＧ８、ポート０基準信号Ｐ０ＳＴＤ及びＮＡＮＤゲートＧ８の出力を入力とするＮＯＲゲートＧ９を有する。ＮＯＲゲートＧ９の出力は、ポート１カラムバンクアドレス選択信号ＣＢＳＳＥＬ１としてカラムバンクアドレス変換回路６に転送される。また、リード信号／Ｐ０＿ＲＥＡＤ及びライト信号／Ｐ１＿ＷＲＩＴＥを入力とするＮＯＲゲートＧ１０、このＮＯＲゲートＧ１０の出力及びリード信号／Ｐ１＿ＲＥＡＤを入力とするＮＡＮＤゲートＧ１１、このＮＡＮＤゲートＧ１１の出力及びポート０基準信号Ｐ０ＳＴＤをインバータＩＶ１０で反転させた信号を入力とするＮＯＲゲートＧ１２を有する。ＮＯＲゲートＧ１２の出力は、ポート０カラムバンクアドレス選択信号ＣＢＳＳＥＬ０としてカラムバンクアドレス変換回路６に転送される。
次に、この回路の動作を説明する。
まず、ポート０を基準とし、ポート０をリード動作、ポート１をライト動作で使用する場合について説明する。
この場合、各入力信号は、ポート０基準信号Ｐ０ＳＴＤ＝“Ｈ”、ポート０のライト信号／Ｐ０＿ＷＲＩＴＥ＝“Ｈ”、ポート０のリード信号／Ｐ０＿ＲＥＡＤ＝“Ｌ”、ポート１のライト信号／Ｐ１＿ＷＲＩＴＥ＝“Ｌ”、ポート１のリード信号／Ｐ１＿ＲＥＡＤ＝“Ｈ”となっている。したがって、ＮＯＲゲートＧ７の出力は“Ｌ”、ＮＡＮＤゲートＧ８の出力は“Ｈ”となり、その結果としてＮＯＲゲートＧ９の出力、つまりポート１カラムバンクアドレス選択信号ＣＢＳＳＥＬ１は“Ｌ”となる。一方、ＮＯＲゲートＧ１０の出力は“Ｈ”、ＮＡＮＤゲートＧ１１の出力は“Ｌ”となり、その結果としてＮＯＲゲートＧ１２の出力、つまりポート０カラムアドレス選択信号ＣＢＳＳＥＬ０は“Ｈ”となる。最終的に、ポート０のカラムバンクアドレスＰ０＿ＣＢＳ´は第１のカラムバンクアドレスＰ０＿ＣＢＳ、ポート１のカラムバンクアドレスＰ１＿ＣＢＳ´は、第２のカラムバンクアドレスＰ０＿ＣＳＢ２となる。
続いて、ポート１を基準とし、ポート０をライト動作、ポート１をリード動作で使用する場合について説明する。
この場合、各入力信号は、ポート０基準信号Ｐ０ＳＴＤ＝“Ｌ”、ポート０のライト信号／Ｐ０＿ＷＲＩＴＥ＝“Ｌ”、ポート０のリード信号／Ｐ０＿ＲＥＡＤ＝“Ｈ”、ポート１のライト信号／Ｐ１＿ＷＲＩＴＥ＝“Ｈ”、ポート１のリード信号／Ｐ１＿ＲＥＡＤ＝“Ｌ”となっている。したがって、ＮＯＲゲートＧ７の出力は“Ｈ”、ＮＡＮＤゲートＧ８の出力は“Ｌ”となり、その結果としてＮＯＲゲートＧ９の出力、つまりポート１カラムバンクアドレス選択信号ＣＢＳＳＥＬ１は、“Ｈ”となる。一方、ＮＯＲゲートＧ１０の出力は“Ｌ”、ＮＡＮＤゲートＧ１１の出力は“Ｈ”となり、その結果としてＮＯＲゲートＧ１２の出力、つまりポート０カラムアドレス選択信号ＣＢＳＳＥＬ０は“Ｌ”となる。最終的に、ポート０のカラムバンクアドレスＰ０＿ＣＢＳ´は第２のカラムバンクアドレスＰ０＿ＣＳＢ２、ポート１のカラムバンクアドレスＰ１＿ＣＢＳ´は、第１のカラムバンクアドレスＰ０＿ＣＢＳとなる。
以上から分かる通り、２つのポートのうちリード動作を行うポートのカラムバンクアドレスＰ０＿ＣＢＳ´又はＰ１＿ＣＢＳ´に、外部から入力された第１のカラムバンクアドレスＰ０＿ＣＢＳを供給し、ライト動作を行うポートの方に第２のカラムバンクアドレスＰ０＿ＣＢＳ２を供給するようにカラムバンクアドレス変換回路６を制御している。これは、リード動作に用いるカラムバンクアドレスＰ０＿ＣＢＳ´又はＰ１＿ＣＢＳ´を第２のバンクアドレスＰ０＿ＣＢＳ２とした場合、メモリテスタから与えられる比較値と第２のバンクアドレスＰ０＿ＣＢＳ２によりリードしたデータを比較することになり、メモリテスタにおいて正しいテストができなくなるためである。
図５は、ロウバンクアドレス変換回路５及びカラムバンクアドレス変換回路６によるポート０とポート１のバンクアドレス対応表の一例である。
反転ビット選択信号ＡＩＳＥＬ＜２：０＞が“００１”である場合、外部からロウバンクアドレスＲＡ＿ＲＢＳとして“０１０”を与えると、ロウバンクアドレス変換回路５及びカラムバンクアドレス変換回路６では、１ビット目が反転された第２のバンクアドレスとして“０１１”が生成され、ポート１制御回路４に転送される。これにより、隣接するバンク＃２及びバンク＃３が活性化され、これらバンクに対するリード・ライト同時動作が可能になる。このように反転ビット選択信号ＡＩＳＥＬを設定しておくことで、隣接するバンク同士の干渉による誤動作等のテストをすることが可能である。さらに、反転ビット選択信号ＡＩＳＥＬは、任意に設定できるため、あらゆるバンクの組み合わせによる動作テストを柔軟に行うことができる。
本実施形態におけるライトデータ変換回路１４は、外部から与えられた入力データＤＩＮをビット反転させ、データバッファ２に供給するものである。
図６は、ライトデータ変換回路１４の回路図である。
ライトデータ変換回路１４は、入力データＤＩＮを入力とするインバータＩＶ１１と、入力データＤＩＮ及びインバータＩＶ１１の出力をライトデータＤＷＲとして選択的にデータバッファ２に出力するデータ選択部１４ａから構成される。
データ選択部１４ａは、入力データＤＩＮがソースに入力され、この入力データをドレインからデータバッファ２に出力するトランスファゲートＴＲ９と、インバータＩＶ１１から出力される入力データＤＩＮを反転したデータがソースに入力され、この反転入力データをドレインからデータバッファ２に出力するトランスファゲートＴＲ１０とを有する。トランスファゲートＴＲ９のＮＭＯＳトランジスタのゲート及びトランスファゲートＴＲ１０のＰＭＯＳトランジスタのゲートには、データ反転選択信号ＤＩＳＥＬが入力される。一方、トランスファゲートＴＲ９のＰＭＯＳトランジスタのゲート及びトランスファゲートＴＲ１０のＮＭＯＳトランジスタのゲートには、データ反転選択信号ＤＩＳＥＬをインバータＩＶ１２で反転させた信号が入力される。
次に、この回路の動作を説明する。
データ反転選択信号ＤＩＳＥＬ＝“Ｌ”の場合、トランスファゲートＴＲ９、ＴＲ１０はそれぞれオン、オフされる。したがって、データバッファ２には、入力データＤＩＮがそのまま出力される。逆に、データ反転選択信号ＤＩＳＥＬ＝“Ｈ”の場合、トランスファゲートＴＲ９、ＴＲ１０はそれぞれオフ、オンされる。したがって、データバッファ２には、入力データＤＩＮをインバータＩＶ１６で反転させたデータが出力される。
このライトデータ変換回路１４により、入力データＤＩＮと異なる出力データＤＯＵＴを生成することが可能となる。すなわち、一般的なメモリテスタでは、同時に１つのデータしか供給できない制約があるため、入力データＤＩＮと出力データＤＯＵＴ（期待値）を異なるものにできなかった。しかし、入力データＤＩＮを反転させることで、これを可能にした。
特に、入力データＤＩＮをビット反転させることで、入力データＤＩＮと出力データＤＯＵＴのレベル極性を逆にすることができ、データのリークなど入力データＤＩＮと出力データＤＯＵＴを転送する両配線間の干渉をテストすることができる。
続いて、本実施形態によるリード・ライト同時動作のテストについて説明する。
図７は、本実施形態におけるリード・ライト同時動作のタイミングチャートであり、ポート０からバンクａにリード動作、ポート１からバンクｂにライト動作を同時に行う場合である。
まず、ポート０のロウバンクアドレスＰ０＿ＲＢＳ及びロウアドレスＰ０＿ＲＡにバンクａのロウアドレスＲＡａを指定した上で、バンクアクティブ信号／Ｐ０＿ＢＡＣＴを“Ｌ”にすると、バンクａが選択され活性化される（Ｔ０）。
次に、カラムバンクアドレスＰ０＿ＣＢＳ及びカラムアドレスＰ０＿ＣＡにバンクａのカラムアドレスＣＡａを指定したうえで、リード信号／Ｐ０＿ＲＥＡＤを“Ｌ”にすると、バンクａが選択され（Ｔ２〜Ｔ１０）、所定時間経過の後、出力データＤＯＵＴとして、バンクａのデータＡａが読み出される（Ｔ６〜Ｔ１３）。
一方、ポート１についても同様に、カラムバンクアドレスＰ１＿ＲＢＳ及びロウアドレスＰ０＿ＲＡにバンクｂのロウアドレスＲＡｂ及びロウアドレスＲＡａを指定した上で、バンクアクティブ信号／Ｐ１＿ＢＡＣＴを“Ｌ”にすると、バンクｂが選択され活性化される（Ｔ０）。
次に、カラムバンクアドレスＰ１＿ＣＢＳ及びカラムアドレスＰ１＿ＣＡにバンクｂのカラムアドレスＣＡｂを指定したうえで、ライト信号／Ｐ１＿ＷＲＩＴＥを“Ｌ”にすると、バンクｂが選択され、入力データＤＩＮとしてデータＡｂがバンクｂに書き込まれる（Ｔ２〜Ｔ１０）。
次に、本実施形態において、図７に示すリード・ライト同時動作の動作テストについて説明する。ここでは、記憶部１が２ポート４バンクメモリである半導体記憶装置を例に説明する。
図８は、本実施形態におけるリード・ライト同時動作のテストの概念図である。
予め、リード・ライト同時動作の動作テストの前に、ポート０あるいはポート１から４バンク全てのメモリセルに対し０を書き込んでおく（Ｓ１）。
次に、反転ビット選択信号ＡＩＳＥＬを“０１”に設定し、入力データ反転選択信号ＤＩＳＥＬを“Ｈ”にする（Ｓ２）。
次に、ポート０からバンク＃０の０を読み出しつつ、ポート１からバンク＃１へデータを書き込む（Ｓ３）。
最後に、ポート１からバンク＃２のデータを読み出しつつ、ポート０からバンク＃３へデータを書き込む（Ｓ４）。
図９は、ポート０からバンク＃０に対しリード動作をし、ポート１からバンク＃１に対しライト動作をする時（Ｓ３）の動作テストのタイミングチャートである。
まず、メモリテスタからバンク＃０のロウバンクアドレスＲＡ＃０を指定するとともにポート０に対しバンクアクティブ命令ＢＡＣＴ＃０、ポート１に対しバンクアクティブ命令ＢＡＣＴ＃１を与える。このとき、ロウバンクアドレス変換回路５では、メモリテスタから与えられた第１のロウバンクアドレスＲＡ＃０から第２のロウバンクアドレスＲＡ＃１が生成される。その後、基準となるポート０に対しては第１のロウバンクアドレスＲＡ＃０が出力され、他方のポート１に対しては、第２のロウバンクアドレスＲＡ＃１が出力される。これにより、バンク＃０及びバンク＃１が選択され、活性化される（Ｔ２０）。
続いて、メモリテスタからバンク＃０のカラムバンクアドレスＣＡ＃０を指定するとともにポート０に対しリード命令ＲＥＡＤ＃０、ポート１に対してライト命令ＷＲＩＴＥ＃１を与えるとともに、ライトデータＷＤ＃１、そのライトデータＷＤ＃１と同じ値を持つ期待値ＣＤ＃０を設定する（Ｔ２１〜）。このとき、カラムバンクアドレス変換回路６では、メモリテスタから与えられた第１のカラムバンクアドレスＣＡ＃０から第２のカラムバンクアドレスであるＣＡ＃１が生成される。その後、リード動作を行うポート０に対して第１のカラムバンクアドレスＣＡ＃０が出力され、他方のポート１に対しては、第２のカラムバンクアドレスＣＡ＃１が出力される。また、入力データＷＤ＃１は、ライトデータ変換回路１４でビット反転された上で、データバッファ２に転送される（／ＷＤ＃１）。これにより、バンク＃１に対し、ライトデータ／ＷＤ＃１が書き込まれる。一方、リード命令ＲＥＡＤ＃０発行から所定時間経過後（図９では、リードレイテンシＲＬ＝３ＣＬＫ）にバンク＃０から読み出された出力データＲＤ＃０と期待値ＣＤ＃０が比較される（Ｔ２３〜）。
以上、リード・ライト同時動作完了後は、ポート０及びポート１に対し、バンクプリチャージ命令ＢＰＲＣ＃０及びＢＰＲＣ＃１を与え、バンク＃０及びバンク＃１をアイドル状態にする（Ｔ３１）。
図１０は、ポート０でバンク＃３に対しライト動作をさせると同時に、ポート１からバンク＃２に対しリード動作をした時（Ｓ４）の動作テストのタイミングチャートである。
まず、メモリテスタからバンク＃３のロウバンクアドレスＲＡ＃３を指定するとともにポート０に対しバンクアクティブ命令ＢＡＣＴ＃３、ポート１に対しバンクアクティブ命令ＢＡＣＴ＃２を与える。このとき、ロウバンクアドレス変換回路５では、メモリテスタから与えられた第１のロウバンクアドレスＲＡ＃３から第２のロウバンクアドレスＲＡ＃２が生成される。その後、基準となるポート０に対しては第１のロウバンクアドレスＲＡ＃３が出力され、他方のポート１に対しては、第２のロウバンクアドレスＲＡ＃２が出力される。これにより、バンク＃２及びバンク＃３が選択され、活性化される（Ｔ４０）。
続いて、メモリテスタからバンク＃３のカラムバンクアドレスＣＡ＃３を指定するとともにポート０に対しライト命令ＷＲＩＴＥ＃３、ポート１に対してリード命令ＲＥＡＤ＃２を与え、ライトデータＷＤ＃３、そのライトデータＷＤ＃３と同じ値を持つ期待値ＣＤ＃２を設定する（Ｔ４１〜）。このとき、カラムバンクアドレス変換回路６では、メモリテスタから与えられた第１のカラムバンクアドレスＣＡ＃３から第２のカラムバンクアドレス＃２が生成される。その後、リード動作を行うポート１に対しては第１のカラムバンクアドレスＣＡ＃３が出力され、他方のポート０に対しては、第２のカラムバンクアドレスＣＡ＃２が出力される。また、ライトデータＷＤ＃３は、ライトデータ変換回路１４でビット反転された上で、データバッファ２に転送される（／ＷＤ＃３）。これにより、バンク＃３に対し、ライトデータ／ＷＤ＃３が書き込まれる。一方、リード命令ＲＥＡＤ＃２発行から所定時間経過後（図１０では、リードレイテンシＲＬ＝３ＣＬＫ）にバンク＃２から読み出されたリードデータＲＤ＃２と期待値ＣＤ＃２が比較される（Ｔ４３〜）。
以上、リード・ライト同時動作完了後は、ポート０及びポート１に対し、バンクプリチャージ命令ＢＰＲＣ＃３及びＢＰＲＣ＃２を与え、バンク＃３及びバンク＃２をアイドル状態にする（Ｔ５１）。
一般的なメモリテスタは、２つのポートに対し、同時に異なるアドレスを指定することができず、また、同時に異なるライトデータと期待値データを発生させることができない。したがって、従来技術に係る半導体記憶装置の場合、一般的なメモリテスタでは十分な機能テストができない問題があった。
この点、本実施形態によれば、一般的なメモリテスタを使用した場合であっても、異なるバンクへのリード・ライト同時動作のテストが可能である。
なお、本実施形態によれば、テスト時、常にポート１制御回路４へ入力されるロウアドレス、カラムアドレスは、外部から入力されるロウアドレスＰ０＿ＲＡ、カラムアドレスＰ０＿ＣＡとなり、ポート０制御回路３に与えるロウアドレス、カラムアドレスと同じになる。しかし、この場合であっても、２ポートを使用した異なるバンクに対するリード・ライト同時動作のテストは可能である。
また、ポート０、ポート１それぞれに対して、異なるロウアドレス、カラムアドレスを指定したい場合には、ロウバンクアドレス変換回路５、カラムバンクアドレス変換回路６と同様の回路をロウアドレス、カラムアドレスに対して別に設けることで対応可能である。
［第２の実施形態］
図１１は、本発明の第２の実施形態に係る半導体記憶装置のブロック図である。
本実施形態は、第１の実施形態に係る半導体記憶装置に、さらに、第３のロウバンクアドレスＰ０＿ＲＢＳ及びロウアドレスＰ０＿ＲＡの内容を保持するためのロウアドレスレジスタ１１５と、ロウレジスタ１１５で保持するロウアドレスＰ０＿ＲＡ（以下、Ｐ０＿ＲＡ１とする。）と、ロウアドレスＰ０＿ＲＡ及びＰ１＿ＲＡを択一的にポート０制御回路３及びポート１制御回路４に転送するための選択スイッチ１１６及び１１７とを備えている。
ロウアドレスレジスタ１１５には、ロウバンクアドレスＰ０＿ＲＢＳ及びロウアドレスＰ０＿ＲＡが入力される他、現在入力されている第１のロウバンクアドレスＰ０＿ＲＢＳ及びロウアドレスＰ０＿ＲＡの保持を司令するロードアクト信号ＬＤＲＡＣＴと、現在保持している第３のロウバンクアドレスＰ０＿ＲＢＳ１及びロウアドレスＰ０＿ＲＡ１をロウバンクアドレス変換回路１０５及び選択スイッチ１１６、１１７への転送を司令するウイズロウ信号ＷＲＯＷが入力される。これら入力信号は、ロウアドレスレジスタに含まれる制御回路により処理される。
選択スイッチ１１６及び１１７は、ロウアドレスレジスタ１１５の制御回路により制御される。これらは、通常、ロウアドレスＰ０＿ＲＡ及びＰ１＿ＲＡを選択し、ポート０制御回路３及びポート１制御回路４に転送している。ここで、ロウアドレスレジスタ１１５がウイズロウ信号ＷＲＯＷを受けると、ロウアドレスレジスタ１１５の制御回路によって選択スイッチ１１６及び１１７が切り替えられ、ロウアドレスＰ０＿ＲＡ１がポート０制御回路３及びポート１制御回路４に供給される。
本実施形態の動作について説明する。ここでは、２バンクをリード・ライト同時動作しているときに、さらに、第３、第４のバンクを活性化する場合について説明する。
図１２は、本実施形態のリード・ライト・バンクアクティブ同時動作のタイミングチャートである。
まず、ポート０では、バンクアクティブ信号／Ｐ０＿ＢＡＣＴを“Ｌ”にするとともにロウアドレスＲＡａを入力する。ここで第１のバンクであるバンクａが活性化される（Ｔ１００）。次に、リード信号／Ｐ０＿ＲＥＡＤを“Ｌ”にするとともにカラムアドレスＣＡａを入力する（Ｔ１０２〜Ｔ１０８）。そして、所定期間（図１２においてはリードレイテンシ＝３ＣＬＫ）経過後、出力データＤＯＵＴとして第１のバンクａのデータＡａが出力される（Ｔ１０６〜Ｔ１２１）。
一方、ポート１では、バンクアクティブ信号／Ｐ１＿ＢＡＣＴを“Ｌ”にするとともにロウアドレスＲＡｂを入力する。ここで第２のバンクであるバンクｂが活性化される（Ｔ１００）。次に、ライト信号／Ｐ１＿ＷＲＩＴＥを“Ｌ”にするとともにカラムアドレスＣＡｂを入力する。これにより、入力データＤＩＮのデータＡｂがバンクｂに書き込まれる（Ｔ１０２〜Ｔ１１８）。
さらに、バンクａ及びバンクｂに対するリード・ライト同時動作完了とともに、続けて第３のバンクであるバンクｃに対するライト動作及び第４のバンクであるバンクｄからのリード動作を開始するため（Ｔ１１９、Ｔ１２２）、バンクａからのリード動作及びバンクｂへのライト動作中に、バンクｃ及びバンクｄをアクティブにする（Ｔ１１６）。
以上の一連の動作において、もっとも問題になるのが、バンクａに対するリード動作及びバンクｂに対するライト動作を同時に行っている時のバンクｃ及びバンクｄのバンクアクティブ動作であり（Ｔ１１６）、２ポート多バンクメモリにおいて、電源電圧が低下するワーストケースにあたる。
図１３は、図１２に示すリード・ライト・バンクアクティブ同時動作をテストする場合のメモリテスタからの信号及び本実施形態におけるメモリ内部の信号のタイミングチャートである。
まず、第１及び第２のバンクであるバンクａ及びバンクｂに対するリード・ライト同時動作を行う前に、予め、メモリテスタから第３のバンクであるバンクｃのロウバンクアドレスＲＢＳｃ及びロウアドレスＲＡｃ０を指定した上で、ロードアクト命令ＬＤＡＣＴを与える（Ｔ１４０）。これにより、バンクｃのロウバンクアドレスＲＢＳｃ及びロウアドレスＲＡｃ０がロウアドレスレジスタ１１５に保持される。
次に、メモリテスタからロウバンクアドレスＲＢＳａ及びロウアドレスＲＡａ０を指定しつつ、ポート０及びポート１にバンクアクティブ命令ＢＡＣＴを与える。このとき、メモリ内部のロウバンクアドレス変換回路１０５に入力されたロウバンクアドレスＲＳＢａから第２のロウバンクであるバンクｂのロウバンクアドレスＲＳＢｂが生成される。これにより、バンクａ及びバンクｂがアクティブになる（Ｔ１４１）。
次に、ポート０及びポート１に対しリード命令ＲＥＡＤ及びライト命令ＷＲＩＴＥを与える（Ｔ１４２）。これにより、バンクｂに対するライト動作（Ｔ１４２〜Ｔ１５７）が開始される。また、所定期間経過後、バンクａに対するリード動作（図１３にないＴ１４５〜Ｔ１６０）が開始される。ここで、バンクｂに対する入力データ／Ｄｂ０〜／Ｄｂｎは、メモリテスタから与えられた入力データＤｂ０〜Ｄｂｎをメモリ内部のライトデータ変換回路１４によりビット反転させたものである。
そして、バンクａ及びバンクｂに対するリード・ライト同時動作中に、メモリテスタからウイズロウ命令ＷＲＯＷを与えることで、ロウアドレスレジスタ１１５に保持されていた第３のバンクのロウバンクアドレスＲＢＳｃ及びロウアドレスＲＡｃ０と、入力されたバンクアドレスＲＢＳｃから生成された第４のバンクであるバンクｄのバンクアドレスＲＢＳｄ及びロウアドレスＲＡｃ０と同一のロウアドレスＲＡｄ０とがポート０及びポート１に与えられバンクｃ及びバンクｄがアクティブになる（Ｔ１５５）。これにより、バンクａに対するリード動作及びバンクｂに対するライト動作完了直後（Ｔ１６０、Ｔ１５７）後すぐにバンクｃに対するライト動作及びバンクｄに対するリード動作が開始される（Ｔ１５８、Ｔ１６０）。
第２の実施形態によれば、一般的なメモリテスタを使用しても、電源電圧が低下するワーストケースについても十分に動作テスト可能な２ポート多バンクメモリなどの半導体記憶装置を提供することができる。
［第３の実施形態］
第３の実施形態に係る半導体記憶装置は、第２の実施形態に係る半導体記憶装置のロウアドレスレジスタ１１５を複数有する構成となる。
この構成によれば、図１４に示すように、第１及び第２のバンクであるバンクａ及びバンクｂに対するリード・ライト同時動作をしつつ（Ｔ２０３〜Ｔ２１８）、第３及び第４のバンクであるバンクｃ及びバンクｄをアクティブにし（Ｔ２１６）、さらに、第５及び第６のバンクであるバンクｅ及びバンクｆをアクティブにする（Ｔ２１７）リード・ライト・バンクアクティブ同時動作の動作テストにも対応することができる。
図１４のような動作をテストする場合、第２の実施形態に係る半導体記憶装置に対し１個のロウアドレスレジスタ１１５´を追加し、合計２個のロウアドレスレジスタを備えれば良い。
まず、予めロウアドレスレジスタ１１５に第３のバンクであるバンクｃのロウアドレスＲＡｃを保持し、新たに追加されたロウアドレスレジスタ１１５´に第５のバンクであるバンクｅのロウアドレスＲＡｅを保持しておく。
次に、バンクａとバンクｂを活性化（Ｔ２００）し、バンクａ及びバンクｂに対するリード・ライト同時動作を行う（Ｔ２０３〜Ｔ２１８）。このリード・ライト同時動作中にロウアドレスレジスタ１１５に対してウイズロウ信号ＷＲＯＷを与えると、ロウアドレスレジスタ１１５が保持するバンクｃのロウバンクアドレスＲＡｃがロウバンクアドレス変換回路１０５に転送される。これを受けたロウバンクアドレス変換回路１０５により、第４のバンクであるバンクｄのロウバンクアドレスＲＡｄが生成され、ポート０制御回路３及びポート１制御回路に転送される。この時、バンクアクティブ信号／Ｐ０＿ＢＡＣＴ及び／Ｐ１＿ＢＡＣＴを“Ｌ”に活性化することで、バンクｃ及びバンクｄが活性化される（Ｔ２１６）。さらに、続けて、ロウアドレスレジスタ１１５´に対してウイズロウ信号ＷＲＯＷを与えると、ロウアドレスレジスタ１１５´が保持するバンクｅのロウバンクアドレスＲＡｅがロウバンクアドレス変換回路１０５に転送される。これを受けたロウバンクアドレス変換回路１０５により、第６のバンクであるバンクｆのロウバンクアドレスＲＡｆが生成され、ポート０制御回路３及びポート１制御回路４に転送される。この時、バンクアクティブ信号／Ｐ０＿ＢＡＣＴ及び／Ｐ１＿ＢＡＣＴを“Ｌ”に活性化することで、バンクe及びバンクｆが活性化される（Ｔ２１７）。
本実施形態によれば、１個のロウアドレスレジスタ毎に１個の異なるロウバンクアドレスを保持しておくことができるため、リード・ライト同時動作中であっても、第２の実施形態に比べ、より多くのバンクを活性化することが可能となる。
なお、第２の実施形態に係る半導体記憶装置のロウアドレスレジスタ１１５に対し、保持しているロウバンクアドレスをウイズロウ信号ＷＲＯＷ入力毎にカウントアップする更新手段を備えた場合であっても同様の効果を得ることができる。
本発明の第１の実施形態に係る半導体記憶装置のブロック図である。 同半導体記憶装置のロウバンクアドレス変換回路の回路図である。 同半導体記憶装置のカラムバンクアドレス変換回路の回路図である。 同半導体記憶装置のカラムバンクアドレス変換回路制御用デコーダの回路図である。 同半導体記憶装置のロウバンクアドレス変換回路及びカラムバンクアドレス変換回路によるポート０及びポート１のバンクアドレス対応表である。 同半導体記憶装置のライトデータ変換回路の回路図である。 同半導体記憶装置のリード・ライト同時動作時のタイミングチャートである。 同半導体記憶装置のリード・ライト同時動作のテストの概要を示す図である。 同半導体記憶装置のリード・ライト同時動作の動作テスト時のタイミングチャートである。 同半導体記憶装置のリード・ライト同時動作の動作テストのタイミングチャートである。 本発明の第２の実施形態に係る半導体記憶装置のブロック図である。 同半導体記憶装置のリード・ライト・バンクアクティブ同時動作のタイミングチャートである。 同半導体記憶装置のリード・ライト・バンクアクティブ同時動作の動作テスト時のタイミングチャートである。 第３の実施形態に係る半導体記憶装置のリード・ライト・バンクアクティブ同時動作のタイミングチャートである。
符号の説明
１・・・記憶部、２・・・データバッファ、３・・・ポート０制御回路、４・・・ポート１制御回路、５、１０５・・・ロウバンクアドレス変換回路、５ａ・・・ロウバンクアドレス変換部、
５ｂ・・・選択ゲート部、６・・・カラムバンクアドレス変換回路、６ａ・・・カラムバンクアドレス変換部、６ｂ・・・選択ゲート部、７・・・カラムバンクアドレス変換回路制御用デコーダ、９、１０、１１、１２、１３・・選択スイッチ、１４・・・ライトデータ変換回路、１４ａ・・・データ選択部、１１５・・・ロウアドレスレジスタ、ＡＩＳＥＬ・・・反転ビット選択信号、ＣＢＳＳＥＬ０・・・ポート０カラムバンクアドレス選択信号、ＣＢＳＳＥＬ１・・・ポート１カラムバンクアドレス選択信号、ＤＩＳＥＬ・・・データ反転選択信号、ＤＯＵＴ・・・出力データ、
ＤＷＲ・・・ライトデータ、Ｇ１、Ｇ２、Ｇ４、Ｇ５・・・ＯＲゲート、Ｇ３、Ｇ６、Ｇ８、Ｇ１１・・・ＮＡＮＤゲート、Ｇ７、Ｇ９、Ｇ１０、Ｇ１２・・・ＮＯＲゲート、ＩＶ・・・インバータ、
ＬＤＡＣＴ・・・ロードアクト信号、Ｐ０＿ＢＡＣＴ・・・バンクアクティブ信号、Ｐ０＿ＢＰＲＣ、Ｐ１＿ＢＰＲＣ・・・バンクプリチャージ信号、Ｐ０＿ＣＡ、Ｐ１＿ＣＡ・・・カラムアドレス、
Ｐ０＿ＣＢＳ、Ｐ０＿ＣＢＳ´、Ｐ１＿ＣＢＳ、Ｐ１＿ＣＢＳ´・・・カラムバンクアドレス、Ｐ０＿ＲＡ、Ｐ１＿ＲＡ・・・ロウアドレス、Ｐ０＿ＲＢＳ、Ｐ０＿ＲＢＳ´、Ｐ１＿ＲＢＳ、Ｐ１＿ＲＢＳ´・・・ロウバンクアドレス、／Ｐ０＿ＲＥＡＤ、／Ｐ１＿ＲＥＡＤ・・・リード信号、／Ｐ０＿ＷＲＩＴＥ、／Ｐ１＿ＷＲＩＴＥ・・・ライト信号、Ｐ０ＳＴＤ・・・ポート０基準信号、
ＴＭ・・・テストモード信号、ＴＲ・・・トランスファゲート、ＷＲＯＷ・・・ウイズロウ信号。

Claims (5)

  1. 第１及び第２のポートを有し複数のバンクからなる記憶部と、
    外部から入力された第１のバンクアドレスをこの第１のバンクアドレスとは異なる第２のバンクアドレスに変換し、前記第１のバンクアドレスを前記第１及び第２のポートの一方に供給すると共に前記第２のバンクアドレスを前記第１及び第２のポートの他方に供給するバンクアドレス変換回路と、
    外部から入力された入力データをこの入力データとは異なるライトデータに変換し、前記入力データを前記第１及び第２のポートの一方に供給すると共に前記変換されたライトデータを前記第１及び第２のポートの他方に供給するライトデータ変換回路と
    を備えたことを特徴とする半導体記憶装置。
  2. 前記第１のバンクアドレスは、第１のロウバンクアドレス及び第１のカラムバンクアドレスからなり、前記第２のバンクアドレスは、第２のロウバンクアドレス及び第２のカラムバンクアドレスからなり、
    前記バンクアドレス変換回路は、前記第１のロウバンクアドレスを前記第２のロウバンクアドレスに変換するロウバンクアドレス変換回路と、前記第１のカラムバンクアドレスを前記第２のカラムバンクアドレスに変換するカラムバンクアドレス変換回路とを有する
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記入力データが与えられるポートに前記第１のカラムバンクアドレスを供給するように前記カラムバンクアドレス変換回路を制御するカラムバンクアドレス変換回路制御用デコーダを備えた
    ことを特徴とする請求項２記載の半導体記憶装置。
  4. 第３のロウバンクアドレスを記憶するロウバンクアドレスレジスタと、
    前記第１及び第２のバンクアドレスにより指定された前記記憶部の第１のバンク及び第２のバンクがリード及びライトされている期間に、前記ロウバンクアドレスレジスタに記憶された第３のロウバンクアドレスを前記バンクアドレス変換回路にて第４のロウバンクアドレスに変換し、前記第３及び第４のロウバンクアドレスに基づいて前記記憶部の第３のバンク及び第４のバンクをアクティブ状態にする制御回路と
    を備えたことを特徴とする請求項２又は３記載の半導体記憶装置。
  5. 前記第３及び第４のロウバンクアドレスを更新する手段を備えたことを特徴とする請求項４記載の半導体記憶装置。

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