JPH08287673A - 記憶回路のアドレス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、アドレス指定のデータアクセスに
一定の規則性をもつＦＩＦＯ等の記憶回路内のメモリセ
ルに選択的にデータの読み書きを行うためにメモリセル
のアドレス指定を行うアドレス制御装置に関し、記憶回
路の読み書きに要する時間を短縮すると共に読み書き時
の消費電力を節減することを目的とする。 【構成】 マトリックス状に配置されたメモリセルを含
むデータ記憶部１を有し、指定されたアドレスに対応す
るメモリセルの読み書きを行う記憶回路において、複数
のワード線２およびビット線３の少なくとも一方を選択
的に駆動する選択信号を複数のワード線２およびビット
線３の少なくとも一方に供給する選択信号出力部を設
け、各選択信号出力部は、隣接する選択信号出力部の間
で、制御信号に応じて、または遅延時間を伴って自己同
期的にメモリセルのアドレスの選択権を順次受け渡すこ
とによりメモリセルのアドレスを変更するように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶回路（メモリ回
路）内の複数のメモリセルに対し選択的にデータの読み
出しまたは書き込みを行うために上記メモリセルのアド
レス指定を行うアドレス制御装置に関する。さらに詳し
くいえば、特に、本発明は、一定の規則性をもってメモ
リセルのアドレスを変更することが可能なタイプの半導
体記憶回路において、高速でメモリセルのアドレス指定
を行う機能を備えたアドレス制御装置に関するものであ
る。

【０００２】近年のコンピュータシステムや通信システ
ム用の半導体記憶回路として、記憶回路内に記憶されて
いるデータを外部から自由に読み書きすることが可能な
ランダムアクセスメモリ（通常、ＲＡＭと略記される）
が多用されているが、この他に、データが書き込まれた
順番でデータを読み出すＦＩＦＯ（First in first ou
t）やその逆の順番でデータを読み出すＬＩＦＯ（Last
in first out ）等の記憶データの読み書きに一定の規
則性をもつような記憶回路が使用されることがある。こ
れらの記憶回路では、データをアクセスするためのアク
セス時間がシステムの性能を左右することが多く、シス
テムの性能を高めるためには、アクセス時間を短縮する
ことが要求されている。

【０００３】このようなアクセス時間短縮の要求に対処
するために、現在、ＲＡＭそのものの高速化が進められ
ている。このＲＡＭは、ＦＩＦＯやＬＩＦＯ等のデータ
記憶部に適用することもできる。しかしながら、一方
で、ＦＩＦＯやＬＩＦＯ等のようにアドレス指定による
データアクセスに一定の規則性をもつ回路では、通常、
メモリセルのアドレスを指定するためのアドレス制御回
路を記憶回路の外部に設けることが必要となるため、こ
のアドレス制御回路自身の高速化を行う必要がある。

【０００４】

【従来の技術】図１０は、従来の記憶回路のアドレス制
御の様子を示すブロック図である。ただし、ここでは、
アドレス制御の対象とする記憶回路として、ＦＩＦＯや
ＬＩＦＯ等のようにアドレス指定によるデータの読み出
しまたは書き込みに一定の規則性を有する記憶回路を例
示することとする。

【０００５】図１０に示すＦＩＦＯやＬＩＦＯ等の記憶
回路１１０には、一般に、第１の方向（例えば、行方向
またはＸ方向）と、この第１の方向と直交する第２の方
向（例えば、列方向またはＹ方向）にマトリックス状に
配置された複数のメモリセル（図示していない）を含む
データ記憶部１００が設けられている。さらに、複数の
メモリセルのＸ方向のラインには、複数のワード線１２
０を選択的に駆動してメモリセルを選択するためのＸデ
コーダ１５０が接続されており、Ｙ方向のラインには、
複数のビット線１３０を選択的に駆動してメモリセルを
選択するためのＹデコーダ１６０が接続されている。

【０００６】さらに、図１０に示すように、記憶回路１
１０の外部には、メモリセルのアドレスを指定するため
のアドレス制御回路（アドレスポインタともよばれる）
１４０が設けられている。ＦＩＦＯやＬＩＦＯ等の記憶
回路１１０における従来のアドレス制御方式において
は、上記のアドレス制御回路１４０は、外部の回路から
供給されるデータの読み出しまたは書き込みのための読
み出し信号Ｓw または書き込み信号Ｓr を一旦アドレス
という形に変換してから、この変換したアドレスの情報
を含むアドレス指定信号をＸデコーダおよびＹデコーダ
に送り込んでいる。

【０００７】ここで、上記のＦＩＦＯやＬＩＦＯ等の記
憶回路１１０内のデータ記憶部１００に高速のＲＡＭを
用いた場合、アドレスポインタを経由して高速のＲＡＭ
からなるデータ記憶部１００にデータアクセスを行う方
式を採っており、アップカウンタやダウンカウンタ上の
アドレスポインタに従ってＲＡＭ上の選択すべきメモリ
セルに対応するアドレスを決定する。さらに、Ｘデコー
ダ１５０およびＹデコーダ１６０からなるアドレスデコ
ーダ部を介してアドレスポインタからＲＡＭに送られた
アドレスに従って、指定されたメモリセル、すなわち、
データの格納箇所に対応するワード線１２０、および、
ビット線１３０を選択し、他の回路との間でデータの書
き込みまたは読み出しを行っていた。

【０００８】ところが、アドレスデコーダ部は、大きな
負荷を有しているワード線１２０の一本一本をそれぞれ
駆動するためのワードドライバ、および、ビット線１３
０のそれぞれのビットセンス回路としても機能する。そ
れゆえに、アドレスデコーダ部の入力側に接続されるア
ドレス制御回路は、上記のような負荷の大きいアドレス
デコーダ部に信号を送る必要があるため、書き込み（読
み出し）動作を始めてから動作が終了するまでの時間が
長くかかる傾向にある。この場合、ＦＩＦＯやＬＩＦＯ
等の動作時間は、ＲＡＭのアクセス時間とアドレス制御
回路の遅延時間の両方に依存することになる。

【０００９】さらに、アドレス制御回路の出力側が負荷
の大きいアドレスデコーダ部に接続されているために、
アドレス制御回路での消費電力が増加することになる。

【００１０】

【発明が解決しようとする課題】上記のとおり、ＦＩＦ
ＯやＬＩＦＯ等の記憶回路における従来のアドレス制御
方式においては、記憶回路内のデータ記憶部に高速のＲ
ＡＭを用いた場合でも、ＲＡＭ自身がもつアクセス時間
よりも高速なＦＩＦＯは原理的に実現させることができ
ない。したがって、ＦＩＦＯやＬＩＦＯ等をさらに高速
化するためには、アドレス制御回路の消費電力が比較的
大きくなるという問題が生じてくる。このアドレス制御
回路の消費電力の増大は、ＲＡＭのメモリ容量が増加す
るにつれて顕著になる。

【００１１】本発明は、上記問題点に鑑みてなされたも
のであり、ＦＩＦＯやＬＩＦＯ等のようなアドレス指定
によるデータアクセスに一定の規則性を有する記憶回路
のデータ読み出しまたは書き込みに要する時間を短縮
し、かつ、データ読み出しまたは書き込み時の消費電力
を節減することにより、システム全体のスループットを
向上させることが可能な記憶回路のアドレス制御装置を
提供することを目的とするものである。

【００１２】

【課題を解決するための手段】図１は本発明の原理構成
を示すブロック図である。図１において、記憶回路１０
内のデータ記憶部１には、ワードドライバ、メモリセル
アレイ部、センスアンプ部および書き込み制御部等が含
まれている。すなわち、上記のデータ記憶部１には、通
常の記憶回路の中でアドレスバッファ部やアドレスデコ
ーダ部までの部分を除いたメモリ内部の構成が含まれる
ことになる。さらに、図１では、記憶回路１０内の第１
の方向のデコーダ部、例えば、行方向デコーダ部（例え
ば、図１０のＸデコーダ）の代わりに本発明のアドレス
制御装置を設けた構成を代表して示すこととする。

【００１３】さらに、図１において、記憶回路１０内の
データ記憶部１、第２の方向のデコーダ部、例えば列方
向デコーダ部６、ワード線２、および、ビット線３は、
それぞれ、従来の図１０の記憶回路１０内のデータ記憶
部１、Ｙ方向デコーダ１６０、ワード線１２０、およ
び、ビット線１３０にほぼ対応している。前述の問題点
を解決するために、本発明による記憶回路のアドレス制
御装置は、第１の方向およびこの第１の方向と直交する
第２の方向にマトリックス状に配置された複数のメモリ
セルを含むデータ記憶部１を有し、第１の方向または第
２の方向の単位でこのデータ記憶部１内の複数のメモリ
セルに接続される複数のワード線２と、これらの複数の
ワード線２と直交する方向の単位で上記複数のメモリセ
ルに接続される複数のビット線３とを選択することによ
り上記複数のメモリセルのアドレスを指定し、この指定
されたアドレスに対応するメモリセルの読み出しまたは
書き込みを行う記憶回路において、複数のワード線２を
選択的に駆動するための選択信号を上記複数のワード線
２にそれぞれ供給する選択信号出力部４−１〜４−ｎ＋
２を設けている。

【００１４】さらに、これらの選択信号出力部４−１〜
４−ｎ＋２の各々は、隣接する選択信号出力部の間で、
記憶回路自身で生成される制御信号に応じて自己同期的
にメモリセルのアドレスの選択権を順次受け渡すことに
よりこのメモリセルのアドレスを変更するようになって
いる。二者択一的に、記憶回路１０内の第２の方向のデ
コーダ部、例えば、列方向デコーダ部の代わりに本発明
のアドレス制御装置を設ける場合、このアドレス制御装
置は、同じ構成のデータ記憶部１を有する記憶回路にお
いて、複数のビット線３を選択的に駆動するための選択
信号を上記複数のビット線３にそれぞれ供給する選択信
号出力部を設け、これらの選択信号出力部の各々は、隣
接する選択信号出力部の間で、上記記憶回路自身で生成
される制御信号に応じて自己同期的にメモリセルのアド
レスの選択権を順次受け渡すことによりこのメモリセル
のアドレスを変更するようになっている。

【００１５】さらに、好ましくは、記憶回路１０内の第
１の方向のデコーダ部および第２の方向のデコーダ部の
代わりに本発明のアドレス制御装置を設ける場合、この
アドレス制御装置は、同じ構成のデータ記憶部１を有す
る記憶回路において、複数のワード線２を選択的に駆動
するための選択信号を上記複数のワード線２にそれぞれ
供給する第１の選択信号出力部と、複数のビット線３を
選択的に駆動するための選択信号を上記複数のビット線
３にそれぞれ供給する第２の選択信号出力部とを設けて
いる。これらの第１の選択信号出力部および第２の選択
信号出力部の各々は、それぞれ、隣接する第１の選択信
号出力部、および、隣接する第２の選択信号出力部の間
で、上記記憶回路自身で生成される制御信号に応じて自
己同期的にメモリセルのアドレスの選択権を順次受け渡
すことにより上記メモリセルのアドレスを変更するよう
になっている。

【００１６】さらに、好ましくは、本発明のアドレス制
御装置は、上記記憶回路内に、指定されたメモリセルの
読み出しまたは書き込みを行うための読み出し信号Ｓr
または書き込み信号Ｓw に応じて、一定のタイミングで
上記アドレスの選択権を順次受け渡すことを許可するた
めのアドレス選択権受渡し許可信号Ｓadp を選択信号出
力部（例えば、図１の選択信号出力部４−１〜４−ｎ＋
２）に供給するアドレス選択権受渡し制御部（例えば、
図１のアドレス選択権受渡し制御部５）を設けている。

【００１７】さらに詳しく説明すると、図１に示すよう
な選択信号出力部４−１、…４−ｎ−１、４−ｎ、４−
ｎ＋１、および４−ｎ＋２は、ワード線（ビット線）毎
に設けられるものである。これらの選択信号出力部４−
１〜４−ｎ＋２の各々（例えば、選択信号出力部４−
ｎ）は、隣接する同じ選択信号出力部（前段の、選択信
号出力部４−ｎ−１）よりアドレス選択権送り出し信号
Ｓaaを受けてから、直ちにアドレス選択権受け取り信号
Ｓarを返信し、ワード線（ビット線）がアクセス可能と
なる選択信号Ｓsnを出力する。その後、アドレス選択権
受渡し許可信号Ｓadp を受けた時点で、反対側に隣接す
る同じ選択信号出力部（次段の選択信号出力部４−ｎ＋
１）に対して、アドレス選択権送り出し信号Ｓaaを送信
する。その後、選択信号出力部は、アドレス選択権受け
取り信号Ｓarの返信を次段から受けたら、選択信号Ｓsn
の出力を停止する。

【００１８】さらに、本発明の好ましい実施態様として
の記憶回路のアドレス制御装置は、同じ構成のデータ記
憶部１を有する記憶回路において、複数のワード線２を
選択的に駆動するための選択信号を上記複数のワード線
２にそれぞれ供給する選択信号出力部を設け、これらの
選択信号出力部の各々は、隣接する選択信号出力部の間
で、遅延時間を伴って自己同期的にメモリセルのアドレ
スの選択権を順次受け渡すことによりこのメモリセルの
アドレスを変更するようになっている。

【００１９】二者択一的に、本発明の好ましい実施態様
としての記憶回路のアドレス制御装置は、同じ構成のデ
ータ記憶部１を有する記憶回路において、複数のビット
線３を選択的に駆動するための選択信号を上記複数のビ
ット線３にそれぞれ供給する選択信号出力部を設け、こ
れらの選択信号出力部の各々は、隣接する選択信号出力
部の間で、遅延時間を伴って自己同期的にメモリセルの
アドレスの選択権を順次受け渡すことによりこのメモリ
セルのアドレスを変更するようになっている。

【００２０】さらに、好ましくは、本発明の実施態様と
しての記憶回路のアドレス制御装置は、同じ構成のデー
タ記憶部１を有する記憶回路において、複数のワード線
２を選択的に駆動するための選択信号を上記複数のワー
ド線２にそれぞれ供給する第１の選択信号出力部と、複
数のビット線３を選択的に駆動するための選択信号をこ
れらの複数のビット線３にそれぞれ供給する第２の選択
信号出力部とを設けている。これらの第１の選択信号出
力部および第２の選択信号出力部の各々は、それぞれ、
隣接する第１の選択信号出力部、および、隣接する第２
の選択信号出力部の間で、遅延時間を伴って生成される
制御信号に応じて自己同期的にメモリセルのアドレスの
選択権を順次受け渡すことにより上記メモリセルのアド
レスを変更するようになっている。

【００２１】さらに、好ましくは、本発明の実施態様と
しての記憶回路のアドレス制御装置は、上記記憶回路内
に、指定されたメモリセルの読み出しまたは書き込みを
行うための読み出し信号または書き込み信号に応じて、
一定のタイミングで上記アドレスの選択権を順次受け渡
すことを許可するためのアドレス選択権受渡し許可信号
を選択信号出力部に供給するアドレス選択権受渡し制御
部を設けている。

【００２２】

【作用】本発明による記憶回路のアドレス制御装置で
は、図１０に示した従来例のように、外部のアドレス回
路からアドレスを与えるのではなく、アドレス選択権受
渡し許可信号Ｓadp によって、記憶回路内で隣接する選
択信号出力部同士がそれぞれのワード線（ビット線）へ
の選択権を自己制御的に受け渡すことによりアドレスが
変わっていく。

【００２３】現在、例えば図１の選択信号出力部４−ｎ
（図１のｎの部分）にアドレス選択権がある場合に、読
み出し信号Ｓr （または書き込み信号Ｓw ）により、選
択信号出力部４−ｎと列方向アドレスに対応するデータ
が読み出される（または書き込まれる）。これと同時
に、アドレス選択権受渡し制御部５が読み出し信号Ｓr
（書き込み信号Ｓw ）に同期して、アドレス選択権受渡
し許可信号Ｓadp を送り、選択信号出力部４−ｎから次
段の選択信号出力部４−ｎ＋１にアドレス選択権送り出
し信号Ｓaaが送られる。次段の選択信号出力部４−ｎ＋
１は、アドレス選択権受け取り信号Ｓarを元の選択信号
出力部４−ｎに返信する。選択信号出力部４−ｎは、こ
のアドレス選択権受け取り信号Ｓarを受けて、ワード線
（ビット線）への選択信号Ｓsnの出力を停止する。次段
の選択信号出力部４−ｎ＋１は、選択信号Ｓsn+1を出力
し、この選択信号出力部４−ｎ＋１に接続されているワ
ード線（ビット線）がアクセス可能となる。

【００２４】その後、読み出し信号Ｓr （書き込み信号
Ｓw ）が入力されると、選択信号出力部４−ｎ＋１と列
方向アドレスに対応するデータが読み出され（または書
き込まれ）、選択信号出力部４−ｎ＋１から選択信号出
力部４−ｎ＋２に向かって同じようにアドレス選択権の
受渡しが行われる。以下、このアドレス選択権の受渡し
動作の繰り返しによって順次アドレスが自己制御により
変更されていく。

【００２５】さらに、本発明の好ましい実施態様として
の記憶回路のアドレス制御装置においては、一部の選択
信号出力部にアドレス選択権受渡し許可信号Ｓadp を入
力する代わりに、隣接段の選択信号出力部へのアドレス
選択権送り出し信号に遅延回路等を挿入することによ
り、データ記憶部１のアクセス時間に対応する信号遅延
時間を与えるようにしている。このようにすれば、次
に、アドレス選択権受渡し許可信号Ｓadp を入力してい
る段の選択信号出力部まで、アドレスが自己同期的に、
かつ自己制御により変わっていく。

【００２６】かくして、本発明では、読み出し信号また
は書き込み信号が入力されてからデータ読み出しまたは
データ書き込みまでに要する時間のうち、従来必要であ
ったアドレス制御回路とアドレスデコーダ部（行方向デ
コーダ部または列方向デコーダ部）での余計な遅延時間
が省略される。これに代わって、選択信号出力部および
アドレス選択権受渡し制御部が必要となるが、選択信号
出力部の信号の受渡しは隣接した段との間でのみ行われ
るため、選択信号出力部の出力側の負荷が小さくなり、
遅延時間が比較的小さくなる。

【００２７】さらにまた、アドレス選択権受渡し制御部
からのアドレス選択権受渡し制御信号の信号数は、一般
のアドレスデコーダ部にて使用される信号数に比べて少
なくなり、アドレス選択権受渡し制御部のファンアウト
が少なくて済むので、記憶回路を高速化することができ
る。換言すれば、本発明では、ＦＩＦＯやＬＩＦＯ等の
ようなアドレス指定によるデータアクセスに一定の規則
性を有する規則的なアクセスを行う記憶回路のデータ読
み出しまたは書き込みに要する時間が短縮されると共
に、データ読み出しまは書き込み時の消費電力を節減す
ることが可能になる。

【００２８】

【実施例】以下添付図面（図２〜図９）を用いて本発明
の実施例を詳細に説明する。図２は、本発明の第１実施
例の構成を示すブロック図である。ここでは、記憶回路
１０内の行方向デコーダ部、例えば、Ｘデコーダの代わ
りに本発明のアドレス制御装置を設けた構成を代表して
示す。なお、前述した構成要素と同様のものについて
は、同一の参照番号を付して表すこととする。

【００２９】図２においては、本発明の選択信号出力部
（図１参照）として、ワード線２を選択するための選択
信号Ｓs1、…Ｓsn-1、Ｓsn、Ｓsn+1、およびＳsn+2をワ
ードドライバ（図示されていない）にそれぞれ供給する
複数の選択信号出力回路４０−１、…４０−ｎ−１、４
０−ｎ、４０−ｎ＋１、および４０−ｎ＋２を設けてい
る。

【００３０】さらに、本発明のアドレス選択権受渡し制
御部５（図１参照）として、指定されたメモリセルの読
み出しまたは書き込みを行うための読み出し信号Ｓr ま
たは書き込み信号Ｓw に応じて、一定のタイミングで上
記アドレスの選択権を順次受け渡すことを許可するため
のアドレス選択権受渡し許可信号Ｓadp を選択信号出力
回路４０−１、…４０−ｎ−１、４０−ｎ、４０−ｎ＋
１、および４０−ｎ＋２に供給するアドレス選択権受渡
し制御回路５０を設けている。このアドレス選択権受渡
し制御回路５０は、一般のアドレスデコーダ部と同じ構
成のＹデコーダ６に対し、ビット線３を選択するための
制御信号を供給する機能も有している。

【００３１】さらに、図２においては、一部の選択信号
出力回路（例えば、選択信号出力回路、４０−ｎ、およ
び４０−ｎ＋１）にアドレス選択権受渡し許可信号Ｓad
p を入力せず、隣接段の選択信号出力回路へのアドレス
選択権送り出し信号Ｓaaに遅延回路７を挿入し、データ
記憶部１に依存して定まるアクセス時間に対応する信号
遅延を意図的に与えている。次に、アドレス選択権受渡
し許可信号Ｓadp を入力している段の選択信号出力回路
４０−ｎ＋２まで、外からの制御信号を必要とせずにア
ドレスが自己同期的により変わっていく。

【００３２】上記の第１実施例においては、すべての選
択信号出力回路にアドレス選択権受渡し許可信号を送る
必要がないので、アドレス選択権受渡し制御回路から選
択信号出力回路への信号線の数が節減されるという利点
が得られる。この場合、上記の信号線の代わりに遅延回
路が必要になるが、これらの遅延回路は、通常、実装面
積が小さいので、遅延回路を設けたことによる実装面積
の増加は問題にならない。また、データの読み出しまた
は書き込みが終了する時間は、データ記憶回路（メモリ
回路）の種類によりある程度決まっているので、遅延回
路の選定に要する手間は無視され得る。

【００３３】図３は、本発明の第２実施例の構成を示す
ブロック図である。ここでは、行方向アドレス（すなわ
ち、Ｘアドレス）と、列方向アドレス（すなわち、Ｙア
ドレス）の両方のアドレスデコーダ部に本発明のアドレ
ス制御装置を適用している。図３において、アドレス選
択権受け渡し制御回路５０は、読み出し信号Ｓr または
書き込み信号Ｓw に同期してＹアドレスの方向の選択信
号出力回路６０−１、…６０−ｎ−１、６０−ｎ、６０
−ｎ＋１、および６０−ｎ＋２にアドレス選択権受渡し
許可信号Ｓadp 信号を送る。さらに、上記アドレス選択
権受け渡し制御回路５０は、Ｙアドレスが一巡した時点
でＸアドレスの方向の選択信号出力回路４０−１、…４
０−ｎ−１、４０−ｎ、４０−ｎ＋１、および４０−ｎ
＋２に別のタイミングのアドレス選択権受渡し許可信号
Ｓadp を送る。

【００３４】さらに詳しく説明すると、Ｘアドレスの方
向の選択信号出力回路４０−１、…４０−ｎ−１、４０
−ｎ、４０−ｎ＋１、および４０−ｎ＋２は、ワード線
２を選択するための選択信号（図４では省略する）を出
力する。また一方で、Ｙアドレスの方向の選択信号出力
回路６０−１、…６０−ｎ−１、６０−ｎ、６０−ｎ＋
１、および６０−ｎ＋２は、ビット線３を選択するため
の選択信号（図４では省略する）を出力する。

【００３５】上記のように、本発明の第２実施例におい
ては、アドレス選択権受け渡し制御回路５０からタイミ
ングの異なる２種類のアドレス選択権受渡し許可信号Ｓ
adpを選択信号出力回路に供給することにより、Ｘアド
レス方向のデコーダ、および、Ｙアドレス方向のデコー
ダの両方を本発明のアドレス選択権受け渡し制御回路等
に置き換えることができる。したがって、上記第２実施
例では、記憶回路のデータ読み出しまたは書き込みに要
する時間が大幅に短縮されると共に、回路構成の簡素化
が図れる。

【００３６】図４は、本発明の実施例における選択信号
出力回路の一構成例を示す回路ブロック図である。ただ
し、ここでは、前述の第１実施例または第２実施例にお
ける一つの選択信号出力回路４０−ｎの詳細な回路構成
を示すこととする。図４においては、選択信号出力回路
４０−ｎは、一つのセットリセット形フリップフロップ
（ＳＲ−ＦＦ）４１−ｎと、このセットリセット形フリ
ップフロップ４１−ｎに接続される２つのＡＮＤゲート
素子４２−ｎ、４３−ｎとにより構成される。上記セッ
トリセット形フリップフロップ４１−ｎは、選択信号出
力回路４０−ｎ自身がアドレス選択権をもっているか否
かを確認するためのものである。

【００３７】ついで、図４の選択信号出力回路４０−ｎ
の動作を説明する。ただし、ここでは、複数の選択信号
出力回路に対するアドレス選択権送り出し信号Ｓaaおよ
びアドレス選択権受け取り信号Ｓarのタイミングが異な
っていることを明示するために、各選択信号出力回路か
らのアドレス選択権送り出し信号ＳaaをそれぞれＡ1〜
Ａn+2 で表し、各選択信号出力回路からのアドレス選択
権受け取り信号ＳarをそれぞれＲ1 〜Ｒn+2 で表すこと
とする。

【００３８】図４の選択信号出力回路４０−ｎでは、前
段の選択信号出力回路４０−ｎ−１から第ｎのアドレス
選択権送り出し信号Ａn が、ＡＮＤゲート素子４２−ｎ
を介してセット端子Ｓに入ってきた時点で、セットリセ
ット形フリップフロップ４１−ｎのデータがセットされ
る。さらに、このセットリセット形フリップフロップ４
１−ｎのセット端子Ｓから、第ｎの受け取り信号Ｒn が
前段の選択信号出力回路４０−ｎ−１に送られる。その
後、セットリセット形フリップフロップ４１−ｎのデー
タ出力端子Ｑからデータ記憶部１のワードドライバへ選
択信号Ｓsnが供給され、選択信号出力回路４０−ｎとＹ
アドレスに対応するメモリセルの読み出しまたは書き込
みが実行される。

【００３９】さらに、アドレス選択権受け渡し制御回路
５０からアドレス選択権受渡し許可信号Ｓadp が入って
きた時点で、選択信号出力回路４０−ｎから次段の選択
信号出力回路４０−ｎ＋１へ、ＡＮＤゲート素子４３−
ｎを介して第ｎ＋１のアドレス選択権送り出し信号Ａn+
1 が送られる。さらに、次段の選択信号出力回路４０−
ｎ＋１から第ｎ＋１のアドレス選択権受け取り信号Ｒn
がリセット端子Ｒに入ってきた時点で、セットリセット
形フリップフロップ４１−ｎのデータが消える。それゆ
えに、データ記憶部１のワードドライバへの選択信号Ｓ
snの出力が停止し、次段の選択信号出力回路４０−ｎ＋
１にアドレス選択権が移行する。このようにして、セッ
トリセット形フリップフロップのセット動作およびリセ
ット動作を利用することにより、アドレスの変更が自己
同期的に順次行われていく。

【００４０】ここで、図４に示すような選択信号出力回
路は、同様の機能を満たすものであれば他の構成でもよ
く、例えば、ワードドライバ部を含んでいるものであっ
てもよい。図５は、本発明の第３実施例の構成を示すブ
ロック図である。図５においては、前述の図３と同じよ
うに、ＸアドレスおよびＹアドレスの両方のアドレスデ
コーダ部に本発明のアドレス制御装置を適用している。
ただし、ここでは、図５の場合と異なり、Ｘアドレスお
よびＹアドレスの両方の選択信号出力回路のアドレス選
択権送り出し信号Ｓaaに対し、それぞれ遅延回路７、８
を挿入している。

【００４１】本発明の第３実施例においては、アドレス
選択権受渡し許可信号Ｓadp をｎビット毎に設けてその
間を遅延回路または遅延線による自己同期制御とするよ
うに構成することが可能になる。このような構成によ
り、ｎビットを１ワード（１語）の単位とするシステム
構成では、より高速のデータ処理が可能となる。図６
は、本発明の第４実施例の構成を示すブロック図であ
る。この場合も、ＸアドレスおよびＹアドレスの両方の
アドレスデコーダ部に本発明のアドレス制御装置を適用
している。

【００４２】図６においては、アドレス選択権受け渡し
制御回路５０からの制御信号として、１種類のアドレス
選択権受渡し許可信号の代わりに、読み出し用制御信号
Ｓrcおよび書き込み用制御信号Ｓwc用の２種類の制御信
号が供給される。それゆえに、データ記憶部１からのデ
ータの読み出し動作および書き込み動作を同時に実行す
ることができるので、データの読み出しまたは書き込み
に要する時間がさらに短縮されることになり、１種類の
アドレス選択権受渡し許可信号を用いた場合よりも高速
のデータ処理が可能となる。

【００４３】また、１本のワード線（ビット線）に２つ
以上の選択信号出力回路を設けるような構成にしても、
データの読み出しまたは書き込みに要する時間を実質的
に短縮することが可能となる。図７は、本発明の実施例
におけるアドレス選択権受渡し制御回路の一構成例を示
す回路ブロック図である。ただし、ここでは、前述の第
１実施例に示したように、アドレス選択権受渡し制御回
路から１種類のアドレス選択権受渡し許可信号Ｓadp が
出力される場合の構成を代表して示すこととする。

【００４４】図７においては、アドレス選択権受渡し制
御回路５０の主要部は、ＯＲゲート素子５１およびイン
バータ素子５２により構成される。さらに、アドレス選
択権受渡し制御回路５０には、外部からの書き込み信号
Ｓw （読み出し信号Ｓr ）に基づきデータ記憶部への書
き込み（読み出し）を許可するための書き込み許可（ラ
イトイネイブル）信号ＷＥを生成する書き込み許可信号
生成回路５３と、外部からのクロック信号ＣＬＫを一時
的に保持する出力ラッチ５４とが設けられている。

【００４５】アドレス選択権受渡し制御回路５０内のＯ
Ｒゲート素子５１においては、書き込み許可信号ＷＥ、
および、外部からのクロック信号ＣＬＫが入力される。
すなわち、書き込み許可信号ＷＥまたはクロック信号Ｃ
ＬＫが入力された時点で、インバータ素子５２を介して
アドレス選択権受渡し許可信号Ｓadp が出力される。図
８は、本発明の実施例におけるアドレス選択権受渡し制
御回路の他の構成例を示す回路ブロック図である。ここ
では、前述の第２実施例（図３）に示したようなデータ
記憶回路において、アドレス選択権受渡し制御回路によ
りＸアドレスおよびＹアドレスの両方のアドレス選択権
受渡し制御を行う場合の構成を代表して示すこととす
る。この場合、アドレス選択権受渡し制御回路５５は、
Ｙアドレスのｎビット分のデータを一度に処理してアド
レス選択権の受渡しを行うような構成になっている。

【００４６】図８においては、アドレス選択権受渡し制
御回路５５は、一つのＴ形フリップフロップ（ＴＦＦ）
５６と、このＴ形フリップフロップ５６に接続されるＯ
Ｒゲート素子５７と、インバータ素子５８とにより構成
される。上記Ｔ形フリップフロップ５６は、Ｙアドレス
のｎビット分のデータに関するアドレス選択権をまとめ
て処理するためのものである。ここでは、Ｔ形フリップ
フロップ５６は、Ｙアドレスのｎビット分のデータを保
持する。これらのｎビット分のデータがすべて保持され
た時点で、Ｘアドレス方向の選択出力回路からアドレス
選択権受渡し許可信号Ｓadp がＯＲゲート素子５７に入
力される。このときに、Ｔ形フリップフロップ５６から
インバータ素子５８を介してアドレス選択権受渡し許可
信号Ｓadp が出力され、次段のＸアドレス方向の選択出
力回路にアドレス選択権が移行する。

【００４７】さらに、図８において、アドレス選択権受
渡し制御回路５５以外の回路構成は、前述の第２実施例
（図３）の回路構成と同じなので、ここでは、その説明
を省略することとする。上記のアドレス選択権受渡し制
御回路の他の構成例においては、Ｔ形フリップフロップ
のクロック信号に基づくデータ保持動作を利用してＹア
ドレスのｎビット分のデータを一度に処理した後にアド
レス選択権の受渡しを行うようにしているので、簡単な
回路構成でもってｎビット分のデータ処理に要する時間
を短縮することが可能となる。

【００４８】図９は、本発明の実施例におけるアドレス
選択権受渡しの動作を説明するためのタイミングチャー
トである。ただし、ここでは、前述の第２実施例に示し
たように、選択信号出力回路のアドレス選択権送り出し
信号Ｓaaに対し遅延回路を挿入しない場合を代表例とし
て、隣接する選択信号出力回路間でのアドレス選択権受
渡しの動作を説明することとする。

【００４９】図９の（ａ）においては、アドレス選択権
を次段の選択信号出力回路に移すためのアドレス選択権
受渡し許可信号Ｓadp が図示されている。今、タイミン
グにおいて、ｎ段目の選択信号出力回路４０−ｎにア
ドレス選択権が渡された場合を想定する。アドレス選択
権がｎ段目の選択信号出力回路４０−ｎに渡されると、
図９の（ｂ）に示すように、ｎ段目の選択信号出力回路
４０−ｎから選択信号Ｓsnが出力され、ｎ段目のワード
ドライバが動作する（タイミング）。

【００５０】さらに、図９の（ａ）のタイミングにお
いて、アドレス選択権受渡し許可信号Ｓadp が立ち上が
ると、図９の（ｃ）に示すように、ｎ段目の選択信号出
力回路４０−ｎからｎ＋１段目の選択信号出力回路４０
−ｎ＋１に向かって第ｎのアドレス選択権送り出し信号
Ａn が送られる（タイミング）。さらに、図９の
（ｄ）に示すように、第ｎのアドレス選択権送り出し信
号Ａnに応答して第ｎのアドレス選択権受け取り信号Ｒn
が返されると（タイミング）、ｎ段目のワードドラ
イバは休止し、第ｎのアドレス選択権受け取り信号Ｒn
も元の状態に復帰する（タイミング）。これと同時
に、図９の（ｅ）に示すように、ｎ＋１段目のワードド
ライバが動作する（タイミング）。

【００５１】この時点では、アドレス選択権受渡し許可
信号Ｓadp が出力されているままなので、図９の（ｆ）
に示すように、第ｎ＋１のアドレス選択権送り出し信号
Ａn+1 が次段目（ｎ＋２段目）の選択信号出力回路４０
−ｎ＋２に送られる（タイミング）。さらに、図９の
（ｇ）に示すように、第ｎ＋１のアドレス選択権送り出
し信号Ａn+1 に応答して第ｎ＋１のアドレス選択権受け
取り信号Ｒn+1 が返されると（タイミング）、ｎ＋１
段目のワードドライバは休止し、第ｎ＋１のアドレス選
択権受け取り信号Ｒn+1 も元の状態に復帰する（タイミ
ング）。これと同時に、図９の（ｈ）に示すように、
ｎ＋２段目のワードドライバが動作する（タイミング
）。

【００５２】さらに、図９の（ｉ）に示すように、アド
レス選択権受渡し許可信号Ｓadp が送られるのを待って
（タイミング〔10〕）、第ｎ＋２のアドレス選択権送り
出し信号Ａn+2 が送信される（タイミング〔11〕）。さ
らに、図９の（ｊ）に示すように、第ｎ＋２のアドレス
選択権送り出し信号Ａn+2 に応答して第ｎ＋２のアドレ
ス選択権受け取り信号Ｒn+2 が返される。以下、前述の
ような動作を繰り返すことにより、データ記憶部１内の
データのアドレスの変更が自己同期的に順次行われてい
く。

【００５３】

【発明の効果】以上説明したように、本発明のアドレス
制御装置によれば、第１に、ＦＩＦＯやＬＩＦＯのよう
なアドレス指定によるデータアクセスに一定の規則性を
有する記憶回路の外部にワード線を選択するためのアド
レス制御回路と行方向のアドレスデコーダ部を設ける必
要がなくなるので、アドレス制御回路と行方向のアドレ
スデコーダ部での遅延時間が省略される。このために、
データ読み出しまたは書き込みに要する時間が短縮さ
れ、かつ、データ読み出しまたは書き込み時の消費電力
を節減することが可能になる。特に、ワード線用の行方
向のアドレスデコーダ部の負荷は比較的大きいので、こ
の行方向のアドレスデコーダ部を省略したことによる消
費電力の節減の効果は大きい。

【００５４】さらに、本発明のアドレス制御装置によれ
ば、第２に、ＦＩＦＯやＬＩＦＯのような記憶回路の外
部にビット線を選択するためのアドレス制御回路と列方
向のアドレスデコーダ部を設ける必要がなくなるので、
アドレス制御回路と列方向のアドレスデコーダ部での遅
延時間が省略される。このために、データ読み出しまた
は書き込みに要する時間が短縮され、かつ、データ読み
出しまたは書き込み時の消費電力を節減することが可能
になる。

【００５５】さらに、本発明のアドレス制御装置によれ
ば、第３に、ＦＩＦＯやＬＩＦＯのような記憶回路の外
部にワード線およびビット線を選択するためのアドレス
制御回路と行方向および列方向のアドレスデコーダ部を
設ける必要がなくなるので、アドレス制御回路と行方向
および列方向のアドレスデコーダ部での遅延時間が省略
される。データ読み出しまたは書き込みに要する時間が
大幅に短縮され、かつ、データ読み出しまたは書き込み
時の消費電力を極端に節減することが可能になる。

【００５６】さらに、本発明のアドレス制御装置によれ
ば、第４に、上記の記憶回路内に、読み出し信号または
書き込み信号に応じて、一定のタイミングで前記アドレ
スの選択権を順次受け渡すことを可能にする制御信号を
供給するアドレス選択権受渡し制御回路を設けるように
しているので、簡単な制御方式でもって自己制御による
アドレス選択権受渡しが確実に行えるようになる。

【００５７】さらに、本発明のアドレス制御装置によれ
ば、第５に、ＦＩＦＯやＬＩＦＯのような記憶回路の外
部にワード線を選択するためのアドレス制御回路と行方
向のアドレスデコーダ部を設ける必要がなくなってこれ
らの回路での遅延時間が省略されると共に、遅延回路等
の有効利用によりアドレス選択権受渡しのための制御信
号線の数が節減される。このために、データ読み出しま
たは書き込みに要する時間が短縮されると共にデータ読
み出しまたは書き込み時の消費電力が節減され、かつ、
信号線の減少による記憶回路の構成の簡素化が図れる。

【００５８】さらに、本発明のアドレス制御装置によれ
ば、第６に、ＦＩＦＯやＬＩＦＯのような記憶回路の外
部にビット線を選択するためのアドレス制御回路と列方
向のアドレスデコーダ部を設ける必要がなくなってこれ
らの回路での遅延時間が省略されると共に、遅延回路等
の有効利用によりアドレス選択権受渡しのための制御信
号線の数が節減される。このために、データ読み出しま
たは書き込みに要する時間が短縮されると共にデータ読
み出しまたは書き込み時の消費電力が節減され、かつ、
信号線の減少による記憶回路の構成の簡素化が図れる。

【００５９】さらに、本発明のアドレス制御装置によれ
ば、第７に、ＦＩＦＯやＬＩＦＯのような記憶回路の外
部にワード線およびビット線を選択するためのアドレス
制御回路と行方向および列方向のアドレスデコーダ部を
設ける必要がなくなってこれらの回路での遅延時間が省
略されると共に、遅延回路等の有効利用によりアドレス
選択権受渡しのための制御信号線の数が節減される。こ
のために、データ読み出しまたは書き込みに要する時間
が大幅に短縮されると共にデータ読み出しまたは書き込
み時の消費電力が極端に節減され、かつ、信号線の減少
による記憶回路を顕著に簡単化することが可能になる。
この結果、ごく簡単な回路構成でもってｎビット分の１
ワードのデータ処理に要する時間を短縮することが可能
となる。

【００６０】さらに、本発明のアドレス制御装置によれ
ば、第８に、遅延回路等の有効利用によりアドレス選択
権受渡しのための制御信号線の数を少なくしたような上
記の記憶回路内に、読み出し信号または書き込み信号に
応じて、一定のタイミングで前記アドレスの選択権を順
次受け渡すことを可能にする制御信号を供給するアドレ
ス選択権受渡し制御回路を設けるようにしているので、
ごく簡単な制御方式、および簡単な制御回路でもって自
己制御によるアドレス選択権受渡しが確実に行えるよう
になる。

【００６１】換言すれば、本発明においては、ＦＩＦＯ
のような規則的なアクセスを行うメモリ回路においてア
ドレスポインタやアドレスデコーダ部が省略されること
から、データの読み書き時間を短縮することが可能にな
り、本発明のアドレス制御機能を備えた半導体記憶回路
の性能向上やシステム全体のスループットの向上に寄与
するところが大きい。

【図面の簡単な説明】

【図１】本発明の原理構成を示すブロック図である。

【図２】本発明の第１実施例の構成を示すブロック図で
ある。

【図３】本発明の第２実施例の構成を示すブロック図で
ある。

【図４】本発明の実施例における選択信号出力回路の一
構成例を示す回路ブロック図である。

【図５】本発明の第３実施例の構成を示すブロック図で
ある。

【図６】本発明の第４実施例の構成を示すブロック図で
ある。

【図７】本発明の実施例におけるアドレス選択権受渡し
制御回路の一構成例を示す回路ブロック図である。

【図８】本発明の実施例におけるアドレス選択権受渡し
制御回路の他の構成例を示す回路ブロック図である。

【図９】本発明の実施例におけるアドレス選択権受渡し
の動作を説明するためのタイミングチャートである。

【図１０】従来の記憶回路のアドレス制御の様子を示す
ブロック図である。

【符号の説明】

１…データ記憶部 ２…ワード線 ３…ビット線 ４…選択信号出力部 ５…アドレス選択権受渡し制御部 ７、８…遅延回路 １０…記憶回路 ４０−１〜４０−ｎ＋２…選択信号出力回路 ５０…アドレス選択権受渡し制御回路 ６０−１〜６０−ｎ＋２…選択信号出力回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１の方向および該第１の方向と直交す
   る第２の方向にマトリックス状に配置された複数のメモ
   リセルを含むデータ記憶部（１）を有し、該第１の方向
   または該第２の方向の単位で該データ記憶部（１）内の
   複数のメモリセルに接続される複数のワード線（２）
   と、該複数のワード線（２）と直交する方向の単位で該
   複数のメモリセルに接続される複数のビット線（３）と
   を選択することにより該複数のメモリセルのアドレスを
   指定し、該指定されたアドレスに対応するメモリセルの
   読み出しまたは書き込みを行う記憶回路において、 前記複数のワード線（２）を選択的に駆動するための選
   択信号を該複数のワード線（２）にそれぞれ供給する選
   択信号出力部を設け、 該選択信号出力部の各々は、隣接する選択信号出力部の
   間で、前記記憶回路自身で生成される制御信号に応じて
   自己同期的に前記メモリセルのアドレスの選択権を順次
   受け渡すことにより該メモリセルのアドレスを変更する
   ことを特徴とする、記憶回路のアドレス制御装置。
2. 【請求項２】 第１の方向および該第１の方向と直交す
   る第２の方向にマトリックス状に配置された複数のメモ
   リセルを含むデータ記憶部（１）を有し、該第１の方向
   または該第２の方向の単位で該データ記憶部（１）内の
   複数のメモリセルに接続される複数のワード線（２）
   と、該複数のワード線（２）と直交する方向の単位で該
   複数のメモリセルに接続される複数のビット線（３）と
   を選択することにより該複数のメモリセルのアドレスを
   指定し、該指定されたアドレスに対応するメモリセルの
   読み出しまたは書き込みを行う記憶回路において、 前記複数のビット線（３）を選択的に駆動するための選
   択信号を該複数のビット線（３）にそれぞれ供給する選
   択信号出力部を設け、 該選択信号出力部の各々は、隣接する選択信号出力部の
   間で、前記記憶回路自身で生成される制御信号に応じて
   自己同期的に前記メモリセルのアドレスの選択権を順次
   受け渡すことにより該メモリセルのアドレスを変更する
   ことを特徴とする、記憶回路のアドレス制御装置。
3. 【請求項３】 第１の方向および該第１の方向と直交す
   る第２の方向にマトリックス状に配置された複数のメモ
   リセルを含むデータ記憶部（１）を有し、該第１の方向
   または該第２の方向の単位で該データ記憶部（１）内の
   複数のメモリセルに接続される複数のワード線（２）
   と、該複数のワード線（２）と直交する方向の単位で該
   複数のメモリセルに接続される複数のビット線（３）と
   を選択することにより該複数のメモリセルのアドレスを
   指定し、該指定されたアドレスに対応するメモリセルの
   読み出しまたは書き込みを行う記憶回路において、 前記複数のワード線（２）を選択的に駆動するための選
   択信号を該複数のワード線（２）にそれぞれ供給する第
   １の選択信号出力部と、 前記複数のビット線（３）を選択的に駆動するための選
   択信号を該複数のビット線（３）にそれぞれ供給する第
   ２の選択信号出力部とを設け、 前記第１の選択信号出力部および前記第２の選択信号出
   力部該選択信号出力部の各々は、それぞれ、隣接する第
   １の選択信号出力部、および、隣接する第２の選択信号
   出力部の間で、前記記憶回路自身で生成される制御信号
   に応じて自己同期的に前記メモリセルのアドレスの選択
   権を順次受け渡すことにより該メモリセルのアドレスを
   変更することを特徴とする、記憶回路のアドレス制御装
   置。
4. 【請求項４】 前記記憶回路内に、前記の指定されたメ
   モリセルの読み出しまたは書き込みを行うための読み出
   し信号または書き込み信号に応じて、一定のタイミング
   で前記アドレスの選択権を順次受け渡すことを許可する
   ためのアドレス選択権受渡し許可信号を前記選択信号出
   力部に供給するアドレス選択権受渡し制御部を設ける請
   求項１、２または３記載のアドレス制御装置。
5. 【請求項５】 第１の方向および該第１の方向と直交す
   る第２の方向にマトリックス状に配置された複数のメモ
   リセルを含むデータ記憶部（１）を有し、該第１の方向
   または該第２の方向の単位で該データ記憶部（１）内の
   複数のメモリセルに接続される複数のワード線（２）
   と、該複数のワード線（２）と直交する方向の単位で該
   複数のメモリセルに接続される複数のビット線（３）と
   を選択することにより該複数のメモリセルのアドレスを
   指定し、該指定されたアドレスに対応するメモリセルの
   読み出しまたは書き込みを行う記憶回路において、 前記複数のワード線（２）を選択的に駆動するための選
   択信号を該複数のワード線（２）にそれぞれ供給する選
   択信号出力部を設け、 該選択信号出力部の各々は、隣接する選択信号出力部の
   間で、予め定められた遅延時間を伴って自己同期的に前
   記メモリセルのアドレスの選択権を順次受け渡すことに
   より該メモリセルのアドレスを変更することを特徴とす
   る、記憶回路のアドレス制御装置。
6. 【請求項６】 第１の方向および該第１の方向と直交す
   る第２の方向にマトリックス状に配置された複数のメモ
   リセルを含むデータ記憶部（１）を有し、該第１の方向
   または該第２の方向の単位で該データ記憶部（１）内の
   複数のメモリセルに接続される複数のワード線（２）
   と、該複数のワード線（２）と直交する方向の単位で該
   複数のメモリセルに接続される複数のビット線（３）と
   を選択することにより該複数のメモリセルのアドレスを
   指定し、該指定されたアドレスに対応するメモリセルの
   読み出しまたは書き込みを行う記憶回路において、 前記複数のビット線（３）を選択的に駆動するための選
   択信号を該複数のビット線（３）にそれぞれ供給する選
   択信号出力部を設け、 該選択信号出力部の各々は、隣接する選択信号出力部の
   間で、予め定められた遅延時間を伴って自己同期的に前
   記メモリセルのアドレスの選択権を順次受け渡すことに
   より該メモリセルのアドレスを変更することを特徴とす
   る、記憶回路のアドレス制御装置。
7. 【請求項７】 第１の方向および該第１の方向と直交す
   る第２の方向にマトリックス状に配置された複数のメモ
   リセルを含むデータ記憶部（１）を有し、該第１の方向
   または該第２の方向の単位で該データ記憶部（１）内の
   複数のメモリセルに接続される複数のワード線（２）
   と、該複数のワード線（２）と直交する方向の単位で該
   複数のメモリセルに接続される複数のビット線（３）と
   を選択することにより該複数のメモリセルのアドレスを
   指定し、該指定されたアドレスに対応するメモリセルの
   読み出しまたは書き込みを行う記憶回路において、 前記複数のワード線（２）を選択的に駆動するための選
   択信号を該複数のワード線（２）にそれぞれ供給する第
   １の選択信号出力部と、 前記複数のビット線（３）を選択的に駆動するための選
   択信号を該複数のビット線（３）にそれぞれ供給する第
   ２の選択信号出力部を設け、 前記第１の選択信号出力部および前記第２の選択信号出
   力部該選択信号出力部の各々は、それぞれ、隣接する第
   １の選択信号出力部、および、隣接する第２の選択信号
   出力部の間で、予め定められた遅延時間を伴って自己同
   期的に前記メモリセルのアドレスの選択権を順次受け渡
   すことにより該メモリセルのアドレスを変更することを
   特徴とする、記憶回路のアドレス制御装置。
8. 【請求項８】 前記記憶回路内に、前記の指定されたア
   ドレスに対応するメモリセルの読み出しまたは書き込み
   を行うための読み出し信号または書き込み信号に応じ
   て、一定のタイミングで前記アドレスの選択権を順次受
   け渡すことを許可するためのアドレス選択権受渡し許可
   信号を前記第１および第２の選択信号出力部に供給する
   アドレス選択権受渡し制御部を設ける請求項５、６また
   は７記載のアドレス制御装置。