KR100661419B1 - 불휘발성 반도체 기억 장치 및 반도체 디스크 장치 - Google Patents

불휘발성 반도체 기억 장치 및 반도체 디스크 장치 Download PDF

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Abstract

각각의 뱅크를 외부로부터 독립적으로 제어 가능한 불휘발성 반도체 기억 장치 및, 불휘발성 반도체 기억 장치의 레디 상태가 된 뱅크에 다음의 기입을 바로 행하는 것이 가능한 반도체 디스크 장치를 제공한다.
데이터 레지스터로부터 메모리셀로의 기입 동작이 각 뱅크마다 독립적으로 동작 가능하며, 또한, 외부로부터 각 뱅크의 데이터 레지스터로의 기입 데이터의 전송이, 다른 뱅크에 있어서 데이터 레지스터로부터 메모리셀로의 기입 동작을 실행 중에도 가능하게 한다.
불휘발성 반도체 기억 장치, 데이터 레지스터, 메모리셀, 뱅크 인에이블 신호, 반도체 디스크 장치

Description

불휘발성 반도체 기억 장치 및 반도체 디스크 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR DISK APPARATUS}
도 1은 종래의 반도체 디스크 장치에 따른 블록도.
도 2는 반도체 디스크에 있어서의 불휘발성 반도체 기억 장치의 구성을 나타내는 도면.
도 3은 종래의 반도체 디스크에 있어서의 기입 동작을 나타내는 플로우차트.
도 4는 종래의 고속 기입의 문제점을 나타내는 도면.
도 5는 본 발명의 반도체 디스크 장치의 예에 따른 블록도.
도 6은 본 발명의 반도체 디스크 장치에 있어서의 데이터 버퍼의 구성예를 나타내는 도면.
도 7은 본 발명의 반도체 디스크 장치에 있어서의 버퍼 관리 테이블의 구성예를 나타내는 도면.
도 8은 본 발명의 반도체 디스크에 있어서의 기입 동작의 예를 나타내는 플로우차트.
도 9는 본 발명의 반도체 디스크 장치에 있어서의 버퍼 관리 테이블의 구성예를 나타내는 도면.
도 10은 본 발명의 반도체 디스크에 있어서의 기입 동작의 예를 나타내는 플 로우차트.
도 11은 본 발명의 복수개의 뱅크를 갖는 불휘발성 반도체 기억 장치의 구성예를 나타내는 도면.
도 12는 본 발명의 반도체 디스크 장치에 있어서의 버퍼 관리 테이블의 구성예를 나타내는 도면.
도 13은 본 발명의 반도체 디스크 장치에 있어서의 버퍼 관리 테이블의 구성예를 나타내는 도면.
도 14는 본 발명의 반도체 디스크에 있어서의 기입 동작의 예를 나타내는 플로우차트.
도 15는 본 발명의 반도체 디스크에 있어서의 기입 동작의 예를 나타내는 플로우차트.
도 16은 본 발명의 복수개의 뱅크를 갖는 불휘발성 반도체 기억 장치의 구성예를 나타내는 도면.
도 17은 본 발명의 반도체 디스크에 있어서의 불휘발성 반도체 기억 장치의 구성예를 나타내는 도면.
도 18은 본 발명의 반도체 디스크에 있어서의 불휘발성 반도체 기억 장치의 구성예를 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 컨트롤러 장치
2 : 호스트 시스템
3 : 플래시 메모리
4 : 외부 버스
5 : 메모리 버스
11 : 데이터 전송 논리 회로
12 : MPU
13 : MPU 인터페이스 논리 회로
14 : 호스트 인터페이스 논리 회로
15, 16 : I/O 버퍼
17 : 플래시 제어 인터페이스 논리 회로
31 내지 38 : 플래시 메모리칩
51 : I/O 버스 및 제어 신호선
52 : 칩 셀렉트 신호선 또는 뱅크 인에이블 신호선
521 내지 528 : 칩 셀렉트 신호선
18 : 버퍼 관리 테이블
101, 102 : 내부 버스
1101∼1116 : 데이터 버퍼
ADR : 어드레스 입력 단자
COM : 제어 커맨드 입력 단자
STS : 상태 출력 단자
CC : 제어 신호 입력 단자
DIO : 데이터 입출력 단자
CTR : 내부 제어 신호 발생 회로
DB : 데이터 입출력 버퍼 회로
AB : 어드레스 버퍼 회로
AR1, AR2 : 메모리 어레이
XD : 어드레스 디코더 회로
YD : 어드레스 디코더 회로
SDL : 감지 회로 및 데이터 레지스터
W : 워드선,
D : 비트선
MC : 메모리셀
SBR : 선택 뱅크 레지스터
BE1, BE2 : 뱅크 인에이블 단자
5211 내지 5214, 5221 내지 5224 : 뱅크 인에이블 신호선
본 발명은, 불휘발성 반도체 기억 장치 및 반도체 디스크 장치에 관한 것이다. 예를 들면 복수개의 기억 정보를 전기적으로 일괄 소거할 수 있는 불휘발성 기억 장치(이하, 플래시 메모리라고 함) 및, 플래시 메모리를 이용한 반도체 디스 크 장치에 이용하는데 유효한 기술에 관한 것이다.
종래의 반도체 디스크 장치의 예를 도 1에 나타낸다. 도 1에 있어서 반도체 디스크 장치(99)는 디스크 컨트롤러(1), 및 1개 이상의 플래시 메모리(3)로 구성되어 있다.
컨트롤러(1)는 도 1에 도시한 바와 같이 호스트 인터페이스 논리 회로(14), 플래시 제어 인터페이스 논리 회로(17), I/O 버퍼(15, 16), MPU(12), NPU 인터페이스 논리 회로(13), 데이터 전송 논리 회로(11) 등으로 구성되어 있고, 워크스테이션이나 퍼스널 컴퓨터 등에 의해 구성되는 호스트(2)에 의한 기입 요구와 데이터 전송에 의해 플래시 메모리(3)에 기입을 행한다.
또한, 플래시 메모리(3)의 구성예를 도 2에 나타낸다. 참조 번호(31 내지 38)는 각각 1개의 플래시 메모리칩을 나타낸다. 여기서는 8개의 플래시 메모리칩으로 구성되는 예를 나타내고 있다. 배선(521 내지 528)은 칩 셀렉트 신호를 나타내고 있고, 컨트롤러(1)와 각각의 플래시 메모리칩이 독립적으로 배선되어 있다[ 배선(52)은 배선(521 내지 528)을 통합하여 표시한 것으로, 접속의 중간은 생략하여 표시하고 있음]. 또한, 배선(51)은 데이터 버스, 어드레스 버스, 각종 제어 신호선 등을 나타내고 있고, 동일한 신호선은 모든 플래시 메모리칩으로 공통의 배선으로 되어 있다. 즉, 데이터 핀, 어드레스 핀, 및, 배선(52)에 도시한 이외의 제어 신호선의 각 신호는 8개의 플래시 메모리칩으로 공유되어 있고, 예를 들면, 어드레스 버스 중의 AO 신호선은 8개의 플래시 메모리칩의 AO 단자에 접속된다.
상기한 구성에 있어서는, 칩 셀렉트 신호로 1개의 플래시 메모리칩을 선택한 후에 컨트롤러(1)로부터 커맨드, 어드레스, 데이터 등을 발행함으로써 각각의 플래시 메모리칩에 대한 제어가 가능해진다.
도 2의 구성을 이용한 경우의 종래의 반도체 디스크 장치에 있어서의 기입 방법을 도 3에 도시한다. 도 3의 플로우차트는 데이터의 기입이 플래시 메모리칩(31 내지 38) 사이에서 순서대로 반복하여 발생되는 경우의 기입 동작을 나타내고 있다.
여기서, STSn(n=31,32,.., 38)은 컨트롤러(1)가 플래시 메모리칩 n의 비지 상태를 체크하는 동작을 나타내고, 칩이 레디(ready) 상태인 경우에는 Ready 방향, 비지(busy) 상태인 경우에는 Busy 방향의 분기를 취한다. 또한 DTn(n=31,32,..., 38)은 호스트로부터 플래시 메모리칩 n으로의 기입 커맨드의 발행, 데이터 버퍼가 기억하는 기입 데이터의, 칩 내부의 자동 기입 동작을 개시시키는 커맨드의 발행을 행하는 동작을 나타낸다. DTn 실행 후, 플래시 메모리칩 n은 칩 내부의 자동 기입 동작에 의해 메모리셀로의 기입을 행하고, 기입이 완료되기까지 동안 비지 상태로 된다.
상기 구성, 및 동작에 의해 칩 내부의 자동 기입 동작 중에도 다음의 기입 대상 플래시 메모리칩에 대한 기입 데이터의 전송과 기입 커맨드의 발행이 가능해져서 복수개 플래시 메모리칩의 병렬 기입에 의한 기입 고속화가 행해지고 있다.
또한 최근에는 특개평10-63442호 공보의 도 10에서 도시되어 있는 방법과 같은, 레디 상태가 검출된 플래시 메모리에 대하여 먼저 동작을 실행함으로써 효율적인 액세스를 행하는 방법이 고려되고 있다.
특개평10-63442호 공보의 도 10에서 도시된 실시 형태에서는, 16개의 플래시 메모리칩을 구비한 구성에 의한 반도체 디스크를 나타내고 있고, 기입 동작이 있는 패턴에 대하여 고우선도, 중우선도, 저우선도로 나타내는 3개의 플래시 메모리칩 중, 어느 것이나 1개가 레디 상태가 되면 그 플래시 메모리칩에 대하여 기입 동작을 실행할 수 있도록 되어 있다.
이하, 상기 구성으로 기입 동작을 행하는 경우에 발생되는 문제점에 대하여 진술한다.
여기서는, 예로서, 도 4에 도시한 바와 같이 칩 No.1로 도시되는 플래시 메모리칩(이하, 칩 1)이 기입 고우선도 칩, 칩 2가 기입 중우선도 칩, 칩 3이 기입 저우선도 칩으로 되어 있고, 또한, 칩 8, 13이 레디 상태에서 그 밖의 칩이 비지 상태로 되어 있을 때 특개평10-63442호 공보의 도 10(이하, 종래예의 도면)에서 도시된 플로우차트에 따라 기입을 행한 경우를 생각한다.
이 때, 기입이 실행되는 칩은 종래예의 도면 중의 단계 S19, S21, S23에서 판단되지만, S19에서는 고우선도 칩(칩 1), S21에서는 중우선도 칩(칩 2), S23에서는 저우선도 칩(칩 3)에 대해서만 실행 가능 판정을 행하고 있고, 기입의 실행이 가능한 레디 상태의 칩(칩 8, 13)이 존재하는데도 불구하고 기입이 불가능하다고 판정되어 기입 동작이 행해지지 않는 상태 그대로 다음 단계인 S25로 진행된다.
즉 종래의 구성에서는, 기입이 빠르게 끝나 레디 상태가 된 플래시 메모리칩이 있더라도, 다음의 기입을 바로 실행할 수 없는 경우가 발생된다고 하는 문제가 있다.
또한, 최근, 1개의 플래시 메모리칩에서의 동시에 기입을 행하는 비트 수를 늘리는 수단으로서, 복수개의 뱅크를 갖는 플래시 메모리(이하, 멀티뱅크 플래시 메모리라고 함)가 Symp. on VLSI Circuits Tech. Digest, 1996, pp.174-175에 소개되어 있다.
그러나, 1개의 뱅크에서 데이터의 메모리셀로의 기입이 행해지고 있는 동안에는 멀티뱅크 플래시 메모리칩이 비지 상태가 되기 때문에, 그 밖의 뱅크에 대해서도 액세스를 할 수 없어, 그 때문에 각각의 뱅크를, 외부로부터 독립적으로 제어할 수 없다고 하는 문제가 있다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 그 목적으로 하는 바는 복수개의 플래시 메모리칩 또는 1개 이상의 멀티뱅크 플래시 메모리칩을 구비하고, 레디 상태가 된 플래시 메모리칩, 또는 멀티뱅크 플래시 메모리칩의 뱅크에 다음의 기입을 바로 행하는 것이 가능한 반도체 디스크 장치 및, 각각의 뱅크를 외부로부터 독립적으로 제어 가능한 멀티뱅크 플래시 메모리를 갖는 불휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 상기 또는 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면에서 명백하게 될 것이다.
본원에 의해 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면, 이하와 같다.
즉, 복수개의 뱅크를 구비하고, 각 뱅크에 있어서의 데이터 레지스터로부터 메모리셀로의 기입 동작이 각 뱅크마다 독립적으로 동작 가능하며, 또한, 외부로부터 각 뱅크의 데이터 레지스터로의 기입 데이터의 전송이, 다른 뱅크에 있어서 데이터 레지스터로부터 메모리셀로의 기입 동작을 실행 중에도 가능한 것을 특징으로 한다.
또한, 외부로부터의 입력 신호에 의해 설정된 상태에 따라 복수개의 뱅크로부터의 특정한 1 뱅크를 지정하는 신호를 출력할 수 있는 뱅크 선택 레지스터를 갖는 것을 특징으로 한다. 또한, 상기 뱅크 선택 레지스터의 상태가 외부로부터 판독 가능한 것을 특징으로 한다. 또한, 복수개의 뱅크 인에이블 신호 입력 단자를 포함하고, 상기 복수개의 뱅크 인에이블 신호의 조합에 따라, 복수개의 뱅크로부터 특정한 1 뱅크를 지정하는 내부 제어 신호가 출력 가능한 것을 특징으로 한다. 또한, 외부로부터 각 뱅크의 데이터 레지스터로의 기입 데이터의 전송이 지정 뱅크에 속하는 데이터 레지스터에 대하여 행해지는 것을 특징으로 한다. 또한, 외부로부터의 상태(status) 확인 커맨드에 대하여 지정 뱅크의 상태를 출력하는 것이 가능한 것을 특징으로 한다. 또한, 외부로부터의 판독, 소거, 기입, 또는 상태 폴링의 커맨드에 대하여 지정 뱅크가 그 대상이 되는 것을 특징으로 한다.
또한, 1개 또는 복수개의 불휘발성 반도체 기억 장치를 내장하고, 호스트로부터의 디스크 액세스 요구에 따라 이들 불휘발성 반도체 기억 장치를 액세스하는 반도체 디스크 장치에 있어서, 상기 내장되는 불휘발성 반도체 기억 장치가 갖는 뱅크 수의 합계(이하, Nb로 함)가 2 이상이며, 상기 불휘발성 반도체 기억 장치에 접속되고, 상기 각 불휘발성 반도체 기억 장치를 제어하는 컨트롤러 장치는 상기 각 불휘발성 반도체 기억 장치가 갖는 데이터 레지스터 용량의 합계량(이하, A로 함) 이상의 용량인 데이터 버퍼, 및, 상기 데이터 버퍼가 보유하는 데이터와 상기 데이터가 기입되는 불휘발성 반도체 기억 장치의 대응을 일시 기억 가능한 일시 기억 장치(이하, 버퍼 관리 테이블이라고 칭함)를 포함하는 것을 특징으로 한다.
또한, 데이터 버퍼의 용량이 2A 이상인 것을 특징으로 한다. 또한, 상기 데이터 버퍼가 적어도 Nb개의 영역으로 나누어져 어드레스 가능한 것을 특징으로 한다. 또한, 버퍼 관리 테이블은 데이터 버퍼의 영역마다, 상기 영역이 기억하는 기입 데이터가 전송처의 뱅크를 나타내는 식별자가 기억되고, 전송처가 레디 상태로 된 영역의 데이터로부터 상기 전송처로 데이터를 전송하고, 불휘발성 반도체 기억 장치로의 기입을 개시하는 것을 특징으로 한다. 또한, 버퍼 관리 테이블의 영역마다 기억된 정보가, 각 영역이 기억하는 기입 데이터의 불휘발성 반도체 장치로의 전송의 실행 우선도를 수반하여 나타내어지는 것을 특징으로 한다. 또한, 버퍼 관리 테이블의 영역마다 기억된 정보가, 상기 영역이 기억하는 기입 데이터가 불휘발성 반도체 장치에 전송 종료인지의 여부를 나타내는 정보를 수반하여 나타내어지는 것을 특징으로 한다. 또한, 버퍼 관리 테이블은 각 불휘발성 반도체 기억 장치가 갖는 뱅크마다, 데이터 버퍼 영역을 어드레스하는 정보를 포함하며, 어드레스되는 영역에는 뱅크로 전송하는 기입 데이터가 기억되고, 레디 상태가 된 뱅크로부터 기입 데이터를 전송하여 불휘발성 반도체 기억 장치로의 기입을 개시하는 것을 특징으로 한다. 또한, 버퍼 관리 테이블의 뱅크마다 나타내어진 정보는 데이터 버퍼 영역을 어드레스하는 정보를 복수개 포함하며, 상기 정보는 상기 뱅크로 전송되는 순서에 관한 정보를 수반해서 나타내어지는 것을 특징으로 한다. 또한, 데이터 버퍼 영역을 어드레스하는 정보는 데이터 버퍼 영역을 어드레스하는 정보인 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시 형태를 도면을 이용하여 설명한다. 도 5에는 본 발명의 일 실시예에 따른 반도체 디스크 장치의 구성이 도시되어 있다.
반도체 디스크 장치는 플래시 메모리(3) 및 컨트롤러(1)로 이루어지고, 플래시 메모리(3)는 복수개의 플래시 메모리칩 또는 1개 이상의 멀티뱅크 플래시 메모리칩으로 구성되어 있다. 또한, 컨트롤러(1)는 호스트 인터페이스 논리 회로(14), 플래시 제어 인터페이스 논리 회로(17), I/O 버퍼(15, 16), MPU(12), MPU 인터페이스 논리 회로(13), 데이터 전송 논리 회로(11), 및, 버퍼 제어 테이블(18) 등으로 구성되어 있고, 워크 스테이션이나 퍼스널 컴퓨터 등에 의해 구성되는 호스트(2)에 의한 기입 요구와 데이터 전송에 의해 플래시 메모리(3)에 기입을 행한다.
여기서, MPU 인터페이스 논리 회로(13)는 MPU(12)와 호스트 인터페이스 논리 회로(14), 플래시 제어 인터페이스 논리 회로(17), 데이터 전송 논리 회로(11)를 접속하는 인터페이스 회로이며, 각종 제어 신호의 구동이나 데이터의 전송을 행한다.
MPU(12)는 반도체 디스크 장치 전체의 동작을 제어하는 것으로, 내장 ROM에 저장된 펌웨어로 지정된 동작에 따라 호스트(2)로부터 보내지는 디스크 액세스를 위한 호스트 어드레스로부터 플래시 메모리(3)를 액세스하기 위한 메모리 어드레스 로 변환하는 어드레스 변환 처리, 액세스 대상의 플래시 메모리칩에 대한 액세스 동작의 제어 등을 행한다.
배선(4)[이하, 외부 버스(4)라 칭함]은 컨트롤러(1)와 호스트(2)를 접속하는 배선으로 데이터 버스, 어드레스 버스, 각종 제어 신호선 등으로 구성된다.
호스트 인터페이스 논리 회로(14)는 예를 들면 IDE나 PCMCIA 등의 사양에 준거한 인터페이스이고, 외부 버스(4)를 통하여 호스트(2)에 접속된다.
배선(5)[이하, 메모리 버스(5)라 칭함]은 컨트롤러(1)와 플래시 메모리(3)를 접속하는 배선이고, 8 비트의 I/O 데이터·어드레스 버스, 각종 제어 신호선 등으로 구성된다.
플래시 제어 인터페이스 논리 회로(17)는 MPU(12)의 제어 하에 플래시 메모리를 액세스 제어하는 하드웨어 논리이며, 플래시 메모리 사이의 각종 제어 신호를 구동함으로써 메모리 버스(5)를 통하여 플래시 메모리 사이의 데이터 전송 등을 행한다.
I/O 버퍼(15, 16)는 각각 외부 버스(4), 메모리 버스(5)에 접속하는 입출력 버퍼이다.
데이터 전송 논리 회로(11)는 호스트(2)로부터 전송되는 기입 데이터를 저장하기 위한 데이터 버퍼를 구비하고, 데이터 버퍼에 기억한 기입 데이터를 MPU(12)의 제어에 의해 플래시 제어 인터페이스 논리 회로(17)를 통하여 플래시 메모리(3)로 전송하는 기능을 갖는다.
버퍼 제어 테이블(18)은 데이터 전송 논리 회로(11)에 있는, 데이터 버퍼를 관리하기 위한 정보를 기억하는 일시 기억 장치이다.
또, 도 5에 도시한 구성 이외에도, 데이터 전송 논리 회로(11)를 MPU 인터페이스 논리 회로(13)에 포함시킨 구성 등도 가능하며, 본 발명은 특히 도 5의 구성에 한정되는 것은 아니다. 또한, 이상에서는 반도체 디스크 장치를 컨트롤러(1)와 플래시 메모리(3)로 구성된다고 했지만, 예를 들면 컨트롤러(1)의 구성 부분의 일부 또는 전부를 호스트(2)의 일부로서 구성하고, 반도체 디스크가 플래시 메모리(3)만, 또는, 플래시 메모리(3)와 컨트롤러(1)의 구성 부분의 일부로 구성되는 경우에도 본 발명의 취지의 범위 내이면 본 발명에 포함되는 것으로 간주할 수 있다.
또한, 상기 컨트롤러를 구성하는 요소는 반드시 동일한 반도체 기판 상에 형성될 필요는 없고, 예를 들면 MPU(12)나, 데이터 전송 논리 회로(11)의 데이터 버퍼를, 다른 반도체 기판 상에 형성하는 것이나, 이들이 다른 패키지에 봉입된 형태로 하는 것도 가능하다.
여기서, 플래시 메모리(3)를 구성하는 플래시 메모리칩, 또는, 멀티뱅크 플래시 메모리칩은 모든 동작이 외부로부터의 커맨드에 의해 지정할 수 있는 소위 커맨드 제어 타입의 플래시 메모리이고, 판독, 기입은 일정한 데이터 사이즈(이하, 페이지라고 칭함) 단위로 실행되며, 플래시 메모리칩에 있어서는 1페이지분, 멀티뱅크 플래시 메모리칩에 있어서는 뱅크수와 동일한 것만의 페이지수분의 데이터 레지스터를 구비하고 있다.
데이터 레지스터로부터 메모리셀 어레이로의 데이터 기입 동작은 외부로부터 제어 없이 자동 실행하는 것이 가능하며, 기입의 자동 실행 중에는 플래시 메모리칩은 비지 상태를 취한다 (멀티뱅크 플래시 메모리에 대해서는 후술함). 외부 시스템은 메모리칩이 출력하는 레디/비지 신호나, 상태 폴링에 의해 메모리칩의 레디/비지 상태를 확인하여 데이터의 자동 기입의 완료를 확인할 수 있다.
(제1 실시예)
이하, 본 발명의 제1 실시예에 대하여 설명한다. 본 예에 있어서는, 도 5에 있어서의 플래시 메모리(3)는 8개의 플래시 메모리칩(31 내지 38)에 의해 도 2에 도시한 형태로 구성되어 있다. 이 때, 도 5에 있어서의, 메모리 버스(5)는 도 2에 도시한 형태로, 컨트롤러와 메모리칩을 접속한다. 도 2에 있어서 배선(521 내지 528)은 칩 셀렉트 신호를 나타내고 있고, 컨트롤러(1)와 각각의 플래시 메모리칩이 독립적으로 배선되어 있다. 배선(52)은 배선(521 내지 528)을 통합하여 표시한 것으로, 접속의 중간은 생략하여 표시하고 있다. 또한, 배선(51)은 8비트의 I/O 데이터·어드레스 버스 및, 각 플래시 메모리칩의 제어 신호 단자에 접속되는 각종 제어 신호선을 나타내고 있고, 동일한 신호선은 모든 플래시 메모리칩으로 공통의 배선으로 되어 있다. 상기 구성에 있어서는 배선(51)으로 도시되는, I/O 데이터·어드레스 버스를 통해 컨트롤러(1)로부터 플래시 메모리(3)로 보내지는 어드레스, 데이터나 각종 제어 신호에 대하여 칩 셀렉트 신호로 선택된 칩만이 응답하도록 플래시 메모리칩을 구성함으로써 각각의 플래시 메모리칩에 대한 독립된 제어를 가능하게 하고 있다.
또한, 본 실시예에 있어서는 도 6의 (a)에 도시한 바와 같이, 데이터 전송 논리 회로(11)는 플래시 메모리 1페이지분의 용량을 갖는 데이터 버퍼를 1101 내지 1108의 8개 구비하는 것을 특징으로 한다. 다만, 8개의 데이터 버퍼는 물리적으로 분리되어 있을 필요는 없고, 총 용량이 플래시 메모리(3)를 구성하는 플래시 메모리칩의 데이터 레지스터 용량의 합계인 8(플래시 메모리칩의 개수) 페이지분과 동일하거나 보다 많게, 또한, 논리적으로 어드레스 가능하면 좋다.
본 실시예에 있어서 버퍼 제어 테이블(18)은 도 7에 도시한 바와 같이, 8개의 버퍼에 대하여 제1 내지 제8까지의 우선도를 갖게 하고, 각 우선도에 대하여 버퍼 No., 칩 No., 데이터를 기입 시에 지정하는 메모리 어드레스, 기입 플래그 정보 등을 갖는 것을 특징으로 한다. 여기서, 버퍼 No.는 버퍼 영역 내에서 1페이지분의 데이터를 저장하는 장소의 어드레스 정보 등, 1101 내지 1108의 데이터 버퍼를 구별하여 액세스하기 위한 정보를 나타내며, 칩 No.는 8개의 플래시 메모리를 구별하여 액세스하기 위한 식별자를 나타낸다. 또한, 기입 플래그 정보는 각 데이터 버퍼의 내용이 플래시 메모리(3)로 전송되었는지의 여부를 나타내는 정보이며, 예를 들면, 전송 종료의 경우 0, 미전송의 경우 1이 되도록 구성할 수 있다. 이 때, 호스트(2)로부터 컨트롤러(1)로의 전송은 기입 플래그 정보가 0인 데이터 버퍼의 중에서 가장 우선도가 높은 데이터 버퍼에 대하여 행하고, 그 결과로서 상기 데이터 버퍼에 관한 기입 플래그 정보를 1로 설정하도록 한다.
다만, 예를 들면, 버퍼 제어 테이블(18)로 상기 구성으로 기입 플래그 정보가 0인 데이터, 즉, 플래시 메모리(3)에 전송 종료의 데이터 버퍼에 관한 정보를 기억하지 않는 구성으로 할 수도 있다. 이 경우, 기입 플래그 정보에 상당하는 정 보는 데이터 버퍼에 관한 정보의 존재만으로 판별 가능하기 때문에, 기입 플래그 정보를 생략한 구성도 가능하다.
도 7에 도시한 버퍼 제어 테이블(18)의 내용을 이용한 경우의, 본 발명의 반도체 디스크 장치에 있어서의 기입 순서의 일례를 도 8에 나타낸다. 다만, 도 8의 플로우차트는 반도체 디스크의 기입 개시 후, 호스트로부터 계속적으로 데이터가 보내지고 있는 상태에서의 동작을 나타내고 있다.
여기서, BSTSn(n=1, 2,..., 8)은 버퍼 버퍼 제어 테이블(18)의 우선도 n으로 지정되는 정보를 체크하는 동작을 나타내고, 기입 플래그 정보가 0이면 Flag=O으로 나타내는 방향, 칩 정보로 지정되는 플래시 메모리칩이 레디 상태의 경우에는 Ready 방향, 비지 상태의 경우에는 Busy 방향의 분기를 취한다.
DTBn(n=1, 2,..., 8)은 컨트롤러(1)가 버퍼 제어 테이블(18)의 우선도 n으로 지정되는 정보에 따라 지정의 플래시 메모리에 대하여 기입 커맨드의 발행, 데이터 버퍼가 기억하는 기입 데이터의 전송, 칩 내부의 자동 기입 동작을 개시시키는 커맨드의 발행을 행하는 동작을 나타낸다. DTBn 실행 후, 상기 플래시 메모리칩은 칩 내부의 자동 기입 동작에 의해 데이터 레지스터로부터 메모리셀 어레이로의 데이터의 기입을 행하고, 기입이 완료되기까지 동안 비지 상태가 된다.
Table Update는 컨트롤러(1)로부터 플래시 메모리(3)로의 기입 데이터의 전송을 실행한 경우에, 버퍼 제어 테이블(18)을 갱신하는 동작을 나타낸다.
즉, 도 8의 플로우차트에 따르면, 버퍼 제어 테이블(18)이 도시한 각 우선도에 있어서, 기입 플래그 정보, 및, 지정의 플래시 메모리칩이 레디 상태인지 여부 의 판정을 행한다. 그 결과, 기입 플래그 정보가 0인 경우에는, 우선도 1의 정보의 체크 동작으로 되돌아가, 기입 플래그 정보가 1이며 또한, 상기 플래시 메모리칩이 레디 상태인 경우에는, 데이터 버퍼가 보유하는 기입 데이터의 전송과 버퍼 제어 테이블(18)의 갱신을 행하여 우선도 1의 정보의 체크 동작으로 이행한다. 또한, 기입 플래그 정보가 1이며 또한, 상기 플래시 메모리칩이 비지 상태인 경우에는, 하나 낮은 우선도의 정보의 체크로 이행한다. 이상의 반복에 의해 반도체 디스크 장치의 기입이 실행된다.
이상에 도시한 바와 같이, 본 실시예에 있어서의 구성 및 동작에 따르면, 모든 칩 중 기입이 빠르게 끝나 레디 상태가 된 플래시 메모리칩에 대해서는, 다음의 기입을 바로 실행하는 것이 가능하게 되어, 쓸데 없는 대기 시간이 발생되지 않는 효율적인 기입을 실현할 수 있다.
여기서, 본 실시예에서는 8개의 플래시 메모리칩에 대하여 용량이 1페이지의 데이터 버퍼를 1101 내지 1108의 8개 구비하도록 하였지만, 본 발명의 취지에 따르면, 예를 들면 도 6의 (b)에 도시한 바와 같이 8개의 플래시 메모리에 대하여 1101내지 1116의 16개의 데이터 버퍼를 구비하는 구성도 가능하며, 이 경우에는, 기입이 느린 플래시 메모리칩의 1회의 기입이 종료하지 않는 동안에, 기입이 빠른 플래시 메모리칩의 기입이 2회 종료된 경우에도 쓸데 없는 대기 시간이 발생되지 않는다고 하는 효과가 있다.
또한, 마찬가지로 데이터 버퍼의 용량을 더 늘림으로써 플래시 메모리칩 사이에서 기입할 때 속도의 변동이 더 커진 경우에도 쓸데 없는 대기 시간이 발생되 지 않는 반도체 디스크 장치를 실현할 수 있다.
그런데, 본 실시예는 플래시 메모리의 갯수가 8인 경우에 대해서만 도시하고 있지만, 본 발명이, 이것에 의해 한정되는 것은 아니다.
또한, 본 실시예에서는, 버퍼 제어 테이블(18)에 있어서 각 버퍼 No.에 관계하는 칩 No.는 특별히 고정되어 있지 않지만, 예를 들면 각 버퍼 No.와 관계하는 칩 No.를 고정하여 칩별로 결정된 데이터 버퍼를 갖도록 구성하는 것도 가능하다.
(제2 실시예)
계속해서, 본 발명의 제2 실시예에 대하여 설명하는, 본 예에 있어서, 도 5에 있어서의 플래시 메모리(3)는 제1 실시예와 마찬가지의 구성을 갖는다.
또한, 본 실시예에서는, 도 6의 (b)에 도시한 바와 같이, 데이터 전송 논리 회로(11)는 플래시 메모리 1페이지분의 용량을 갖는 데이터 버퍼를 1101 내지 1116의 16개 구비하는 것을 특징으로 한다. 다만, 16개의 데이터 버퍼는 물리적으로 분리되어 있을 필요는 없고, 논리적으로 어드레스 가능하면 좋다.
본 실시예에 있어서 버퍼 제어 테이블(18)은 도 9에 도시한 바와 같이 8개의 플래시 메모리칩에 대하여 버퍼 정보(1), 버퍼 정보(2)로 나타내는 정보 등을 갖는 것을 특징으로 한다. 여기서, 버퍼 정보(1)는 대응하는 플래시 메모리칩에 다음에 기입하는 데이터를 보유하는 데이터 버퍼를 지정하기 위한 정보이고, 버퍼 정보(2)는 버퍼 정보(1)의 지정 데이터의 다음에 기입하는 데이터를 보유하는 데이터 버퍼를 지정하기 위한 정보이다. 다음에 기입하는 데이터가 존재하지 않는 경우에는 「공백」을 나타내는 데이터를 기억시켜 놓거나, 대응하는 플래그 정보를 기억하도 록 구성함으로써 기입 데이터가 존재하지 않는 것을 나타내는 것이 가능하다.
여기서, 기입 데이터가 기입되는 플래시 메모리의 메모리 어드레스는 버퍼 제어 테이블(18)의 대응하는 버퍼 정보와 함께 기억하여도 좋고, 버퍼 정보로 지정되는 데이터 버퍼에 있어서 기입 데이터와 함께 기억하여도 좋다. 또한, 칩 No.는 8개의 플래시 메모리를 구별하여 액세스하기 위한 식별자를 나타낸다.
상기에서 도시한 버퍼 제어 테이블(18)의 내용을 이용한 경우의, 본 발명의 반도체 디스크 장치에 있어서의 기입 순서의 일례를 도 10에 나타낸다. 다만, 도 10의 플로우차트는 반도체 디스크의 기입 개시 후, 호스트로부터 계속적으로 데이터가 보내지고 있는 상태에서의 동작을 나타내고 있다.
여기서, CSTSn(n=1,2,..., 8)은 버퍼 제어 테이블(18)의 칩 No.n으로 지정되는 정보를 체크하는 동작을 나타내고, 버퍼 정보(1)가「공백」을 나타내지 않고, 지정 플래시 메모리칩이 레디 상태인 경우에는 Ready 방향, 버퍼 정보(1)가 「공백」을 나타내고 있지만, 지정 플래시 메모리칩이 비지 상태인 경우에는 Busy 방향의 분기를 취한다.
DTCn(n=1, 2,..., 8)은 컨트롤러(1)가 버퍼 제어 테이블(18)의 칩 No.n으로 지정되는 정보에 따라 칩 n에 대하여 기입 커맨드의 발행, 버퍼 정보(1)가 지정하는 데이터 버퍼가 기억하는 기입 데이터의 전송, 칩 내부의 자동 기입 동작을 개시시키는 커맨드의 발행을 행하는 동작을 나타낸다. DTCn 실행 후, 칩 n은 칩 내부의 자동 기입 동작에 의해 데이터 레지스터로부터 메모리셀 어레이로의 데이터의 기입을 행하여, 기입이 완료되기까지 동안 비지 상태로 된다.
Table Update는 컨트롤러(1)로부터 플래시 메모리(3)로의 기입 데이터의 전송을 실행한 경우에, 버퍼 제어 테이블(18)을 갱신하는 동작을 나타낸다.
즉, 도 10에 도시한 플로우차트에 따르면 버퍼 제어 테이블(18)이 나타내는 각 칩 No.에 있어서, 지정의 플래시 메모리칩이 레디 상태인지 여부의 판정을 행한다. 그 결과, 레디 상태인 경우에는 데이터 버퍼가 보유하는 기입 데이터의 전송과 버퍼 제어 테이블(18)의 갱신을 행하여 칩 No.1의 정보의 체크 동작으로 이행한다. 또한, 비지 상태의 경우에는, 다음의 칩 No.에 관한 정보의 체크로 이행한다. 이상의 반복에 의해 반도체 디스크 장치의 기입이 실행된다.
다만, 도 10에서는 버퍼 제어 테이블(18)의 갱신 후에는 항상, 칩 No.1에 대한 상태 체크를 행하는 동작을 나타내었지만, 칩 n에 기입 데이터를 전송함에 따른 버퍼 제어 테이블(18) 갱신 후에는 칩(n+1)에 관한 상태 체크를 행하는 동작도 가능하다. (n=1, 2·An이 최후의 칩을 나타내는 경우에는, 칩 1의 체크로 이행함)
이상에서 나타낸 바와 같이, 본 실시예에 있어서의 구성 및 동작에 따르면, 모든 칩 중, 기입이 빠르게 끝나 레디 상태가 된 플래시 메모리칩에 대해서는 다음의 기입을 바로 실행하는 것이 가능하게 되어, 불필요한 대기 시간이 발생되지 않는 효율적인 기입을 실현할 수 있다.
여기서, 본 실시예에서는, 8개의 플래시 메모리칩에 대하여 용량이 1페이지의 데이터 버퍼를 1101 내지 1116의 16개를 구비하도록 하였지만, 본 발명의 취지에 따르면, 플래시 메모리칩의 수 이상이면, 임의의 수의 데이터 버퍼 수에 의한 플래시 메모리칩별로 분류된 FIFO(선입 선출) 데이터 버퍼의 구성이 가능하며 본 실시예의 칩 수, 데이터 버퍼 수에 의해 본 발명이 한정되는 것은 아니다.
또한, 본 실시예에서는, 버퍼 제어 테이블(18)에 있어서 각 버퍼 No.에 관계되는 칩 No.는 특별히 고정되어 있지 않지만, 예를 들면 각 버퍼 No.와 관계되는 칩 No.를 고정하여 칩별로 결정된 데이터 버퍼를 갖도록 구성하는 것도 가능하다.
(제3 실시예)
도 11에 본 발명에 따른 멀티뱅크 플래시 메모리의 구성예를 나타낸다. 도 11에 있어서, ADR은 어드레스 입력 단자, COM은 제어 커맨드를 입력하는 단자, STS는 반도체 기억 장치의 상태를 외부에 통지하는 상태 출력 단자, CC는 제어 신호 등을 통합하여 나타낸 것 (칩 인에이블 신호도 포함함), DIO는 데이터 입출력 단자이며, 도면에는 도시하고 있지 않지만 그 밖에 전원 단자가 있다. 여기서, 칩내부에 멀티플렉서 회로를 설치하면, ADR, COM, DIO, STS 등에는 공통의 단자를 사용하는 것도 가능하다.
또한, CTR은 내부 제어 신호 발생 회로, DB는 데이터 입출력 버퍼 회로, AB는 어드레스 버퍼 회로, AR1, AR2는 각각, 복수개의 워드선 W와 복수개의 비트선 D의 각 교점에 메모리셀 MC가 설치된 메모리 어레이(간단하게 하기 위해 워드선 W, 비트선 D, 메모리셀 HC을 1개만 도시함), SDL은 감지 회로, 및, 데이터 레지스터, XD는 어드레스 신호를 디코드하여 AR1, AR2 각각에 대응하는 워드선 W를 선택하는 X 어드레스 디코더 회로, YD는 어드레스 신호를 디코드하고 AR1, AR2 각각에 대응하는 비트선을 선택하는 Y 어드레스 디코더 회로, SBR은 선택 뱅크 레지스터이다. 여기서, SDL에 있어서 감지 회로에 데이터 보유 기능이 있는 경우에는, 감지 회로 와 데이터 레지스터와 겸용한 구성이 가능하다.
또한, 선택 뱅크 레지스터를 이용한 경우에는 플래시 메모리칩의 제어에 필요한 제어 신호선이 적어진다고 하는 이점이 있다.
또한, AR1, AR2는 각각이 독립적으로 동작하는 것이 가능하게 구성되어 있어, 독립한 뱅크로서의 동작이 가능하다.
여기서, 본 구성의 불휘발성 반도체 기억 장치에 있어서는, 제어 신호 CC, 입력되는 커맨드, 각 구성 회로의 상태에 따라 내부 제어 신호 발생 회로 CTR가 내부 제어 신호를 각 구성 회로로 보냄으로써 동작이 제어된다.
또한, 선택 뱅크 레지스터 SBR은 적어도 2개의 상태를 취하는 것이 가능하며, 제1 상태일 때는 AR1이 선택된 뱅크, 제2 상태일 때는 AR2가 선택된 뱅크인 것을 지정하는 신호를 출력 가능하게 구성되어 있다.
이 때 내부 제어 신호 발생 회로 CTR은 외부로부터 입력된 판독, 기입, 소거, 상태 폴링 등의 커맨드나 어드레스 지정을, 상기 선택 뱅크 레지스터 SBR에 있어서 지정된 뱅크에 대한 커맨드나 어드레스 지정으로서 받아, 상기 뱅크에 대하여 내부 제어 신호를 보내는 것을 특징으로 한다.
즉, 선택 뱅크 레지스터 SBR가 뱅크 AR1을 지정하고 있는 상태에서, 외부로부터 입력된 커맨드는 뱅크 AR1에 대한 것으로 해석하는 것이 가능하기 때문에, 뱅크 AR2의 레디/비지 상태에 관계 없이, 뱅크 AR1에 대한 동작이 가능해지고, 예를 들면, 뱅크 AR2에서 데이터 레지스터 SDL로부터 메모리셀로의 기입 동작이 행해지고 있는 동안에도, 외부로부터 뱅크 AR1의 데이터 레지스터로의 데이터 전송이 가 능해진다.
또한, 본 실시예의 멀티뱅크 플래시 메모리는, 상기 목적을 위해 한쪽의 뱅크가 비지 상태인 경우에도, 선택 뱅크 레지스터 SBR이 지정하는 뱅크 정보를 다른 한쪽의 뱅크로 변경하는 동작이 가능한 것을 특징으로 한다.
선택 뱅크 레지스터 SBR이 보유하는 정보의 변경은 예를 들면 외부로부터의 커맨드의 지정에 의한 방법이 가능하며, 일단 정보가 설정되면 다음에 새로운 정보가 설정되기까지의 동안에는 설정된 정보를 보유하도록 구성할 수 있다.
이 때, 선택 뱅크 레지스터 SBR의 상태는 외부로부터의 커맨드 등에 의해 판독 가능하도록 할 수 있다.
또한, 판독, 기입, 상태 폴링 등의 커맨드의 인수로서, 선택하는 뱅크의 정보를 갖게 함으로써 선택 뱅크 레지스터 SBR의 정보를 설정하는 것도 가능하다.
이상에 도시한 구성을 이용함으로써, 1개의 멀티뱅크 플래시 메모리칩에 있는 복수개의 뱅크를, 외부로부터 독립적으로 제어하는 것이 가능해진다.
또한, 본 예에서는, 1개의 멀티뱅크 플래시 메모리칩에 2개의 뱅크가 존재하는 경우를 나타내었지만, 이것에 의해 본 발명이 특별히 한정되는 것이 아니라, 본 발명은 선택 뱅크 레지스터가 취할 수 있는 상태의 수를 적어도 뱅크 수 이상으로 함으로써 1개의 멀티뱅크 플래시 메모리칩에 3개 이상의 뱅크가 존재하는 경우에도 적용 가능하다.
여기서, 도 11에 도시한 멀티뱅크 플래시 메모리를 이용한, 본 발명의 제3 실시예에 대하여 설명하는 본 실시예에서는 도 5에 있어서의 플래시 메모리(3)는 4 개의 플래시 메모리칩으로 도 17에 도시한 형태로 구성되어 있지만, 이것에 의해서 본 발명이 특히 한정되는 것은 아니다.
이 때, 도 5에 있어서의, 메모리 버스(5)는 도 17에 도시한 형태로 컨트롤러와 메모리칩을 접속한다. 도 17에 있어서 배선(521 내지 524)은 칩 셀렉트 신호를 도시하고 있고, 컨트롤러(1)와 각각의 플래시 메모리칩이 독립적으로 배선되어 있다. [배선(52)은 배선(521 내지 524)을 통합하여 표시한 것이고, 접속의 중간은 생략하여 표시하고 있음] 또한, 배선(51)은 8비트의 I/O 데이터·어드레스 버스 및, 각 플래시 메모리칩의 제어 신호 단자에 접속되는 각종 제어 신호선을 도시하고 있고, 동일한 신호선은 모든 플래시 메모리칩으로 공통의 배선으로 되어 있다. 상기 구성에 있어서는, 배선(51)으로 도시되는, I/O 데이터·어드레스 버스를 통해 컨트롤러(1)로부터 플래시 메모리(3)로 보내지는 어드레스, 데이터나 각종 제어 신호에 대하여 칩 셀렉트 신호로 선택된 칩만이 응답하도록 플래시 메모리칩을 구성함으로써, 각각의 멀티뱅크 플래시 메모리칩에 대한 독립된 제어를 가능하게 하고 있다.
또한, 본 실시예에서는 도 6의 (a)에 도시한 바와 같이, 데이터 전송 논리 회로(11)는 플래시 메모리 1페이지분의 용량을 갖는 데이터 버퍼를 1101 내지 1108의 8개 구비하는 것을 특징으로 한다. 다만, 8개의 데이터 버퍼는 물리적으로 분리되어 있을 필요는 없고, 총 용량이 플래시 메모리(3)를 구성하는 멀티뱅크 플래시 메모리칩의 데이터 레지스터 용량의 합계인 8 페이지분보다 많게, 또한, 논리적으로 어드레스 가능하면 좋다.
본 실시예에 있어서 버퍼 제어 테이블(18)은 도 12에 도시한 바와 같이 8개 의 데이터 버퍼에 대하여 제1 내지 제8까지의 우선도를 갖게 하고, 각 우선도에 대하여 버퍼 No., 칩 No., 뱅크 No., 데이터를 기입 시에 지정하는 메모리 어드레스, 기입 플래그 정보 등을 갖는 것을 특징으로 한다. 여기서, 버퍼 No.는 데이터 버퍼 영역 내에서 1페이지분의 데이터를 저장하는 장소의 어드레스 정보 등, 1101 내지 1108의 데이터 버퍼를 구별하여 액세스하기 위한 정보를 나타내며, 칩 No.는 4개의 멀티뱅크 플래시 메모리를 구별하고 액세스하기 위한 식별자, 뱅크 No.는 각각의 멀티뱅크 플래시 메모리에 존재하는 2개의 뱅크를 구별하여 액세스하기 위한 식별자를 나타낸다. 또한, 기입 플래그 정보는 각 데이터 버퍼의 내용이 플래시 메모리(3)에 전송되었는지의 여부를 나타내는 정보이며, 예를 들면, 전송 종료의 경우 0, 미전송의 경우 1이 되도록 구성할 수 있다. 이 때, 호스트(2)로부터 컨트롤러(1)로 전송되는 데이터는 기입 플래그 정보가 0인 데이터 버퍼 중에서 가장 우선도가 높은 데이터 버퍼에 저장시키고, 기입 플래그 정보를 1로 설정하면 좋다.
다만, 예를 들면, 버퍼 제어 테이블(18)에는 상기에서 기입 플래그 정보가 0인 데이터, 즉, 플래시 메모리(3)에 전송 종료의 데이터 버퍼에 관한 정보를 기억하지 않는 구성으로 한 경우, 기입 플래그 정보에 상당하는 정보는 데이터 버퍼에 관한 정보의 존재만으로 판별 가능하기 때문에 기입 플래그 정보를 생략한 구성도 가능하다.
상기 버퍼 제어 테이블(18)의 내용을 이용한 경우의, 본 발명의 반도체 디스크 장치에 있어서의 기입 순서의 일례로서는 제1 실시예와 동일하며, 도 8에 도시한 플로우 차트를 이용할 수 있다.
다만, 여기서는, BSTSn(n=1, 2,..., 8)은 버퍼 제어 테이블(18)의 우선도 n으로 지정되는 정보를 체크하는 동작을 나타내며, 기입 플래그 정보가 0이면 Flag=0으로 나타내는 방향, 지정의 칩 No., 뱅크 No.에 상당하는 뱅크가 레디 상태인 경우에는 Ready 방향, 비지 상태인 경우에는 Busy 방향의 분기를 취하도록 한다. 또한, DTBn(n=1, 2,..., 8)은 컨트롤러(1)가 버퍼 제어 테이블(18)의 우선도 n으로 지정되는 정보에 따라 지정의 플래시 메모리칩의 지정 뱅크에 대하여 기입 커맨드의 발행, 데이터 버퍼가 기억하는 기입 데이터의 전송, 칩 내부의 자동 기입 동작을 개시시키는 커맨드의 발행을 행하는 동작을 나타내도록 한다. DTBn 실행 후, 상기 멀티뱅크 플래시 메모리칩의 상기 뱅크에서는 칩 내부의 자동 기입 동작에 의해 데이터 레지스터로부터 메모리셀 어레이로의 데이터의 기입을 행하여 상기 뱅크는 기입이 완료되기까지 동안 비지 상태가 된다.
Table Update는 컨트롤러(1)로부터 플래시 메모리(3)로의 기입 데이터의 전송을 실행한 경우에 버퍼 제어 테이블(18)을 갱신하는 동작을 나타낸다.
즉, 도 8이 도시한 플로우차트에 따르면, 버퍼 제어 테이블(18)이 나타내는 각 우선도에 있어서, 기입 플래그 정보, 및, 지정의 멀티뱅크 플래시 메모리칩의 지정 뱅크가 레디 상태인지의 여부를 판정한다. 그 결과, 기입 플래그 정보가 O인 경우에는, 우선도 1의 정보의 체크 동작으로 되돌아가 기입 플래그 정보가 1이며 또한, 상기 뱅크가 레디 상태인 경우에는, 데이터 버퍼가 보유하는 기입 데이터의 전송과 버퍼 제어 테이블(18)의 갱신을 행하여 우선도 1의 정보의 체크 동작으로 이행한다. 또한, 기입 플래그 정보가 1이며 또한, 상기 뱅크가 비지 상태인 경우 에는, 하나 낮은 우선도의 정보의 체크로 이행한다. 이상의 반복에 의해 반도체 디스크 장치의 기입이 실행된다.
이상에 도시한 바와 같이, 본 실시예에 있어서의 구성 및 동작에 따르면 모든 멀티뱅크 플래시 메모리칩의 모든 뱅크 중, 기입이 빠르게 끝나 레디 상태가 된 것에 대해서는 다음의 기입을 바로 실행하는 것이 가능하게 되어, 불필요한 대기 시간이 발생되지 않는 효율적인 기입을 실현할 수 있다.
여기서, 본 실시예에서는, 각각이 2개의 뱅크를 갖는 4개의 멀티뱅크 플래시 메모리칩에 대하여 용량이 1 페이지의 데이터 버퍼를 1101 내지 1108의 8개 구비하도록 하였지만, 본 발명의 취지에 따르면, 예를 들면 도 6의 (b)에 도시한 바와 같이, 1101 내지 1116의 16개의 데이터 버퍼를 구비하는 구성도 가능하며, 이 경우에는, 기입이 느린 뱅크의 1회의 기입이 종료하지 않는 동안에, 기입이 빠른 뱅크의 기입이 2회 종료하게 되는 경우에도 불필요한 대기 시간이 발생되지 않는다고 하는 효과가 생긴다.
또한, 마찬가지로 데이터 버퍼의 총 용량을 더 늘림으로써 뱅크 사이에서의 기입이 속도의 변동이 더 커진 경우에도 불필요한 대기 시간이 발생되지 않는 반도체 디스크 장치를 실현할 수 있다.
그런데, 본 실시예는 멀티플래시 메모리의 갯수가 4인 경우에 대해서만 도시하고 있지만, 본 발명은 이것에 의해 한정되는 것은 아니다.
또한, 본 실시예에서는 버퍼 제어 테이블(18)에 있어서 각 버퍼 No.에 관계되는 칩 No.와 뱅크 No.의 조합은 특별히 고정되어 있지 않지만, 예를 들면 각 버 퍼 No.와 관계되는 칩 No.과 뱅크 No.의 조합을 고정하여 뱅크마다 결정된 데이터 버퍼를 갖도록 구성하는 것도 가능하다.
(제4 실시예)
계속해서, 도 11에 도시한 멀티뱅크 플래시 메모리를 이용한, 본 발명의 제4 실시예에 대하여 설명하는 본 예에 있어서, 도 5에 있어서의 플래시 메모리(3)는 제3 실시예와 마찬가지의 구성을 갖는다.
또한, 본 실시예에서는 도 6의 (b)에 도시한 바와 같이, 데이터 전송 논리 회로(11)는 멀티뱅크 플래시 메모리 1페이지분의 용량을 갖는 데이터 버퍼를 1101 내지 1116의 16개 구비하는 것을 특징으로 한다. 다만, 16개의 데이터 버퍼는 물리적으로 분리되어 있을 필요는 없고, 논리적으로 어드레스 가능하면 좋다.
본 실시예에 있어서 버퍼 제어 테이블(18)은 도 13에 도시한 바와 같이 각 멀티뱅크 플래시 메모리칩의 2개의 뱅크 각각에 대하여 버퍼 정보 1, 버퍼 정보 2로 나타내는 정보 등을 갖는 것을 특징으로 한다.
여기서, 버퍼 정보 1은 대응하는 뱅크에 다음에 기입 데이터를 보유하는 데이터 버퍼를 지정하기 위한 정보이며, 버퍼 정보 2는 버퍼 정보 1로 지정되는 데이터의 다음에 기입 데이터를 보유하는 데이터 버퍼를 지정하기 위한 정보이다. 다음에 기입 데이터가 존재하지 않는 경우에는「공백」을 나타내는 데이터를 기억시켜 놓지만, 대응하는 플래그 정보를 기억함으로써 기입 데이터가 존재하지 않는 것을 나타내는 것이 가능하다. 여기서, 기입 데이터가 기입되는 멀티뱅크 플래시 메모리의 메모리 어드레스는 버퍼 제어 테이블(18)의 대응하는 버퍼 정보와 함께 기 억하여도 좋고, 버퍼 정보로 지정되는 데이터 버퍼에 있어서 기입 데이터와 함께 기억하여도 좋다. 또한, 칩 No.는 4개의 플래시 메모리를 구별하여 액세스하기 위한 식별자를 나타내며, 뱅크 No.는 각각의 멀티뱅크 플래시 메모리의 2개의 뱅크를 구별하여 액세스하기 위한 식별자를 나타낸다.
상기에 도시한 버퍼 제어 테이블(18)의 내용을 이용한 경우의, 본 발명의 반도체 디스크 장치에 있어서의 기입 순서의 일례를 도 14에 나타낸다. 다만, 도 14의 플로우차트는 반도체 디스크의 기입 개시 후, 호스트로부터 계속적으로 데이터가 보내지고 있는 상태에서의 동작을 나타내고 있다.
여기서, CSTSnm(n=1, 2, 3, 4, m=1, 2)은 버퍼 제어 테이블(18)의 칩 No.n, 뱅크 No.m으로 지정되는 정보를 체크하는 동작을 나타내며, 버퍼 정보 1이 「공백」을 나타내지 않고 지정 플래시 메모리칩이 레디 상태인 경우에는 Ready 방향, 버퍼 정보 1이 「공백」을 나타내고 있지만, 지정 플래시 메모리칩이 비지 상태인 경우에는 Busy 방향의 분기를 취한다.
DTCnm(n=1, 2, 3, 4, m=1, 2)은 컨트롤러(1)가 버퍼 제어 테이블(18)의 칩 No.n, 뱅크 No.m으로 지정되는 정보에 따라, 칩 n의 지정 뱅크에 대하여 기입 커맨드의 발행, 버퍼 정보 1이 지정하는 데이터 버퍼가 기억하는 기입 데이터의 전송, 칩 내부의 자동 기입 동작을 개시시키는 커맨드의 발행을 행하는 동작을 나타낸다.
Table Update는 컨트롤러(1)로부터 플래시 메모리(3)로의 기입 데이터의 전송을 실행한 경우에 버퍼 제어 테이블(18)을 갱신하는 동작을 나타낸다.
즉, 도 14가 도시한 플로우차트에 따르면, 버퍼 제어 테이블(18)이 나타내는 각 칩 No.와 뱅크 No.의 조합에 있어서, 지정의 플래시 메모리칩이 레디 상태인지의 여부를 판정한다. 그 결과, 레디 상태인 경우에는 데이터 버퍼가 보유하는 기입 데이터의 전송과 버퍼 제어 테이블(18)의 갱신을 행하고 칩 No.1의 뱅크 No.1에 관한 정보의 체크 동작으로 이행한다. 또한, 비지 상태의 경우에는, 다음의 칩 No.와 뱅크 No.의 조합에 관한 정보의 체크로 이행한다. 이상의 반복에 의해 반도체 디스크 장치의 기입이 실행된다.
다만, 도 14에서는 버퍼 제어 테이블(18)의 갱신 후에는 항상, 칩 1의 뱅크 No.1에 관한 상태 체크를 행하는 동작을 나타내었지만, 어떤 뱅크에 기입 데이터를 전송함에 따른 버퍼 제어 테이블(18) 갱신 후에, 칩 1의 뱅크 No.1 이외의 뱅크에 관한 상태 체크를 행하는 동작도 가능하다.
상기 본 실시예에 있어서의 구성 및 동작에 따르면, 모든 멀티뱅크 플래시 메모리칩의 모든 뱅크 중, 기입이 빠르게 끝나 레디 상태가 된 뱅크에 대해서는 다음의 기입을 바로 실행하는 것이 가능하게 되어, 불필요한 대기 시간이 발생되지 않는 효율적인 기입을 실현할 수 있다.
여기서, 본 실시예에서는 각각이 2개의 뱅크를 갖는 4개의 멀티뱅크 플래시 메모리칩에 대하여 용량이 1페이지의 데이터 버퍼를 1101 내지 1116의 16개 구비한다고 했지만, 본 발명의 취지에 따르면, 모든 멀티뱅크 플래시 메모리칩의 뱅크수의 합계 이상이면, 임의의 수의 데이터 버퍼 수에 의한, 플래시 메모리칩별로 분류된 FIFO 데이터 버퍼 구성이 가능하며, 본 실시예의 칩 수, 뱅크 수, 데이터 버퍼 수에 의해 본 발명이 한정되는 것은 아니다.
또한, 본 실시예에서는 버퍼 제어 테이블(18)에 있어서 각 버퍼 No.에 관계되는 칩 No.와 뱅크 No.의 조합은 특별히 고정되어 있지 않지만, 예를 들면 각 버퍼 No.와 관계되는 칩 No.와 뱅크 No.의 조합을 고정하여 뱅크별로 결정된 데이터 버퍼를 갖도록 구성하는 것도 가능하다.
또한, 각 멀티뱅크 플래시 메모리의 복수개의 뱅크 사이에서의 체크의 순서는 특별히 상기에 한정되는 것이 아니라, 예를 들면 도 15에 도시한 바와 같은 순서에서의 기입도 가능하다.
(그 밖의 실시예)
도 16에 본 발명에 따른 멀티뱅크 플래시 메모리의 다른 구성예를 나타내는, 도 16에 있어서, ADR은 어드레스 입력 단자, COM은 제어 커맨드를 입력하는 단자, STS는 반도체 기억 장치의 상태를 외부에 통지하는 상태 출력 단자, CC는 BE1, BE2 이외의 제어 신호 등을 통합하여 나타낸 것, DIO는 데이터 입출력 단자, BE1은 뱅크 1 인에이블 신호, BE2는 뱅크 2 인에이블 신호이며, 도면에는 도시하고 있지 않지만 그 밖에 전원 단자가 있다. 여기서, 칩 내부에 멀티플렉서 회로를 설치하면, ADR, COM, DIO, STS 등에는 공통의 단자를 사용하는 것도 가능하다.
또한, CTR은 내부 제어 신호 발생 회로, DB는 데이터 입출력 버퍼 회로, AB는 어드레스 버퍼 회로, AR1, AR2는 각각, 복수개의 워드선 W와 복수개의 비트선 D의 각 교점에 메모리셀 MC가 설치된 메모리 어레이(간단하게 하기 위해 워드선 W, 비트선 D, 메모리셀 MC를 1개만 도시함), SDL은 감지 회로, 및, 데이터 레지스터, XD는 어드레스 신호를 디코드하여 AR1, AR2 각각에 대응하는 워드선 W를 선택하는 X 어드레스 디코더 회로, YD는 어드레스 신호를 디코드하고 AR1, AR2 각각에 대응하는 비트선을 선택하는 Y 어드레스 디코더 회로이다. 여기서, SDL에 있어서 감지 회로에 데이터 보유 기능이 있는 경우에는, 감지 회로와 데이터 레지스터와 겸용한 구성이 가능하다. 또한, AR1, AR2는 각각이 독립적으로 동작하는 것이 가능하게 구성되어 있고, 독립한 뱅크로서의 동작이 가능하다.
여기서, 뱅크 인에이블 신호선을 이용한 구성의 경우, 각 뱅크가 각각 독립된 선택 신호선 BE1, BE2로 제어 선택되기 때문에, 본 발명의 멀티뱅크 플래시 메모리는 종래의 1 뱅크 플래시 메모리칩을 2개 이용하는 경우와 동등한 기능을 갖게 된다. 그 때문에, 예를 들면, 종래 1뱅크 플래시 메모리칩을 2개 이용하고 있던 기기에 있어서, 이들을 본 발명의 멀티뱅크 플래시 메모리칩으로 치환하는 경우, 펌웨어의 변경이 적게 끝난다고 하는 이점이 있다.
여기서, 본 구성의 불휘발성 반도체 기억 장치에 있어서는, 제어 신호 CC, 입력되는 커맨드, 뱅크 인에이블 신호 BE1, BE2, 각 구성 회로의 상태에 따라 내부 제어 신호 발생 회로 CTR이 내부 제어 신호를 각 구성 회로로 보냄으로써 동작이 제어된다.
또한, 뱅크 인에이블 신호 BE1, BE2에 의해 BE1이 선택 상태를 나타내는 경우에는 AR1이 선택된 뱅크, BE2가 선택 상태를 나타내는 경우에는 AR2가 선택된 뱅크로 함으로써 임의의 뱅크를 선택 상태로 할 수 있다.
이 때 내부 제어 신호 발생 회로 CTR은 외부로부터 입력된 판독, 기입, 소거, 상태 폴링 등의 커맨드나 어드레스 지정을, 상기 뱅크 인에이블 신호로 지정된 뱅크에 대한 커맨드나 어드레스 지정으로서 받아, 상기 뱅크에 대하여 내부 제어 신호를 보내는 것을 특징으로 한다.
즉, 뱅크 인에이블 신호가 AR1을 지정하고 있는 상태에서, 외부로부터 입력된 커맨드는 뱅크 AR1에 대한 것으로 해석하는 것이 가능하기 때문에, 뱅크 AR2의 레디/비지 상태에 관계 없이, 뱅크 AR1에 대한 동작이 가능해지고, 예를 들면, 뱅크 AR2에서 데이터 레지스터 SDL로부터 메모리셀로의 기입 동작이 행해지고 있는 동안에도, 외부로부터 뱅크 AR1의 데이터 레지스터로의 데이터 전송이 가능해진다.
이상에 도시한 구성을 이용함으로써, 1개의 멀티뱅크 플래시 메모리칩에 있는 복수개의 뱅크를, 외부로부터 독립적으로 제어하는 것이 가능해진다.
또한, 본 예에서는, 1개의 멀티뱅크 플래시 메모리칩에 2개의 뱅크가 존재하는 경우를 나타내었지만, 이것에 의해 본 발명이 특히 한정되는 것이 아니라, 본 발명은 복수개의 뱅크 인에이블 신호 단자로의 입력 신호를 취할 수 있는 상태의 수를 적어도 뱅크 수 이상으로 함으로써, 1개의 멀티뱅크 플래시 메모리칩에 3개 이상의 뱅크가 존재하는 경우에도 적용 가능하다. 이 때, 뱅크 인에이블 신호의 갯수는 뱅크 인에이블 신호를 취할 수 있는 상태가 뱅크 수보다 1개 이상 많게 이루어지도록 설치하면 좋다. 즉, 예를 들면, 7개의 뱅크를 갖는 경우에는 적어도 3개의 뱅크 인에이블 선이 있으면 좋다. 왜냐하면, 3개의 뱅크 인에이블 선을, 하이 상태, 또는 로우 상태로 설정함으로써 합계 8종류의 상태가 표현 가능하기 때문이다.
상기에서는, 예를 들면 4개의 뱅크를 구비하는 멀티 뱅크 플래시 메모리에 대해서는 뱅크를 선택하지 않은 상태 및, 각각의 뱅크를 지정하는 4개의 상태의 계 5개가 있으면 좋고, 뱅크 인에이블 신호 단자는 3개가 있으면, 8개의 상태를 표현할 수 있기 때문에 뱅크 인에이블 신호는 3개로 충분함을 나타내고 있다.
여기서, 상기한 멀티뱅크 플래시 메모리를 도 5의 반도체 디스크에 이용한 경우의 플래시 메모리(3)의 구성 예를 도 18에 나타낸다. 본 예에 있어서, 도 5에 있어서의 플래시 메모리(3)는 4개의 플래시 메모리칩으로 구성되어 있다.
이 때, 도 5에 있어서의 메모리 버스(5)는 도 18에 도시한 형태로, 컨트롤러와 메모리칩을 접속한다. 도 18에 있어서 배선(5211 내지 5214, 5221 내지 5224)은 뱅크 인에이블 신호 BE1, BE2를 나타내고 있고, 컨트롤러(1)와 각각의 멀티뱅크 플래시 메모리칩이 독립적으로 배선되어 있다. [배선(52)은 배선(5211 내지 5224)을 통합하여 표시한 것이며, 접속의 중간은 생략하여 표시하고 있음] 또한, 배선(51)은 8 비트의 I/O 데이터·어드레스 버스 및, 각 플래시 메모리칩의 제어 신호 단자에 접속되는 각종 제어 신호선을 나타내고 있고, 동일한 신호선은 모든 멀티뱅크 플래시 메모리칩으로 공통의 배선으로 되어 있다. 상기 구성에 있어서는, 배선(51)으로 도시되는, I/O 데이터·어드레스 버스를 통해 컨트롤러(1)로부터 플래시 메모리(3)로 보내지는 어드레스, 데이터나 각종 제어 신호에 대하여 뱅크 인에이블 신호로 선택된 뱅크만이 응답하도록 멀티뱅크 플래시 메모리칩을 구성함으로써 각각의 멀티뱅크 플래시 메모리칩에 각각의 뱅크에 대하여 독립적으로 제어하는 것을 가능하게 하고 있다.
또한, 상기 멀티뱅크 플래시 메모리를 도 5의 반도체 디스크에 이용한 다른 형태로서는, 도 17에 도시한 형태에 의해 각 멀티뱅크 플래시 메모리칩의 칩 셀렉트 신호만을 독립적으로 배선하고, 뱅크 인에이블 신호 BE1, BE2는 모든 멀티뱅크 플래시 메모리 사이에서 공통으로 배선하는 것도 가능하며, 이 경우에는, 칩 셀렉트 신호와 뱅크 인에이블 신호를 동기시킴으로써 각 멀티뱅크 플래시 메모리의 각 뱅크가 독립적으로 제어 가능해진다.
이상에 의해, 상기 멀티뱅크 플래시 메모리를 이용한, 뱅크마다의 제어가 가능한 반도체 디스크 장치가 실현되고, 상기 반도체 디스크 장치에 있어서도, 도 11에서 도시한 멀티뱅크 플래시 메모리를 이용한 반도체 디스크 장치를 이용한 경우와 마찬가지로 도 8, 도 14, 도 15에서 도시한 기입 방법에 의한 효율적인 기입을 실현할 수 있다.
여기서, 이상에서 도시한 멀티뱅크 플래시 메모리를 이용한 반도체 디스크에 따른 실시예에서는 모든 멀티뱅크 플래시 메모리의 뱅크 수가 동일하지만, 다른 뱅크 수의 멀티뱅크 플래시 메모리가 혼재된 경우나, 뱅크가 1인 플래시 메모리가 혼재한 구성에도 본 발명은 적용 가능하다.
또한, 이상에서 도시한 모든 실시예에 있어서, 플래시 메모리, 또는 멀티뱅크 플래시 메모리로서, 1개의 메모리셀에 1비트보다 많은 정보를 기억할 수 있는 소위 다중값 메모리를 이용하는 것도 가능하다.
이상 설명한 바와 같이, 본 발명에 따르면, 기입이 빠르게 끝난 불휘발성 반도체 기억 장치에 대해서도 다음의 기입 동작을 바로 개시할 수 있음으로써 고속 기입을 실현하는 반도체 디스크 장치와, 기입 방법을 실현할 수 있다.
또한, 본 발명에 따르면, 복수개의 독립적으로 동작 가능한 뱅크를 갖는 불휘발성 반도체 기억 장치에 있어서, 각각의 뱅크를 외부로부터 독립적으로 제어하는 것이 가능해진다.

Claims (21)

  1. 복수의 워드선과, 상기 복수의 워드선에 교차하여 설치된 복수의 비트선과, 상기 복수의 워드선과 상기 복수의 비트선의 각 교점에 설치된 불휘발성 메모리셀로 이루어지는 메모리셀 어레이 및 외부로부터 입력된 기입 데이터를 일시적으로 기억하는 데이터 레지스터를 각각 구비한 복수의 뱅크를 포함하고, 상기 복수의 뱅크 각각은, 입력 커맨드 및 입력 어드레스 신호들의 조합에 따라 워드선을 선택하고, 상기 선택된 워드선과 접속하는 메모리셀의 전부 또는 일부에 상기 데이터 레지스터에 기억된 데이터를 기입하는 불휘발성 반도체 기억 장치로서,
    상기 복수의 뱅크 각각은, 데이터 레지스터로부터 메모리셀로의 데이터 기입 동작이 독립적이고, 또 다른 뱅크에서 데이터 레지스터로부터 메모리셀로의 기입 동작을 실행 중이어도 외부로부터 상기 뱅크의 데이터 레지스터로 데이터를 전송 가능하게 하며,
    상기 복수의 뱅크 수 이상의 상태를 취할 수 있는 뱅크 선택 레지스터를 더 포함하여, 상기 상태에 의해 상기 복수의 뱅크 중 하나의 뱅크를 지정하기 위한 신호를 제공하며,
    상기 뱅크 선택 레지스터는 외부로부터의 입력 신호에 의해 설정되는 상태를 포함하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 뱅크 선택 레지스터의 상태는 외부로부터 판독 가능한 불휘발성 반도체 기억 장치.
  3. 복수의 워드선과, 상기 복수의 워드선에 교차하여 설치된 복수의 비트선과, 상기 복수의 워드선과 상기 복수의 비트선의 각 교점에 설치된 불휘발성 메모리셀로 이루어지는 메모리셀 어레이 및 외부로부터 입력된 기입 데이터를 일시적으로 기억하는 데이터 레지스터를 각각 구비한 복수의 뱅크를 포함하고, 상기 복수의 뱅크 각각은, 입력 커맨드 및 입력 어드레스 신호들의 조합에 따라 워드선을 선택하고, 상기 선택된 워드선과 접속하는 메모리셀의 전부 또는 일부에 상기 데이터 레지스터에 기억된 데이터를 기입하는 불휘발성 반도체 기억 장치로서,
    상기 복수의 뱅크 각각은, 데이터 레지스터로부터 메모리셀로의 데이터 기입 동작이 독립적이고, 또 다른 뱅크에서 데이터 레지스터로부터 메모리셀로의 기입 동작을 실행 중이어도 외부로부터 상기 뱅크의 데이터 레지스터로 데이터를 전송 가능하게 하며,
    복수의 뱅크 인에이블 신호 입력 단자를 더 포함하여, 상기 복수의 뱅크 인에이블 신호의 조합에 따라 상기 복수의 뱅크 중 하나의 뱅크를 지정하기 위한 신호를 제공하는 불휘발성 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    외부로부터 뱅크로의 상기 데이터 전송은 선택된 뱅크에 속하는 데이터 레지스터에 대해서 발생하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    외부로부터의 상태 확인 커맨드에 응답하여, 선택된 뱅크의 상태를 출력하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    외부로부터의 판독, 기입, 소거 또는 상태 확인 커맨드는 지정된 뱅크상에서만 실행하는 불휘발성 반도체 기억 장치.
  7. 복수의 워드선과, 상기 복수의 워드선에 교차하여 설치된 복수의 비트선과, 상기 복수의 워드선과 상기 복수의 비트선의 각 교점에 설치된 불휘발성 메모리셀로 이루어지는 메모리셀 어레이 및 외부로부터 입력된 기입 데이터를 일시적으로 기억하는 데이터 레지스터를 각각 구비한 복수의 뱅크를 포함하고, 상기 복수의 뱅크 각각은, 입력 커맨드 및 입력 어드레스 신호들의 조합에 따라 워드선을 선택하고, 상기 선택된 워드선과 접속하는 메모리셀의 전부 또는 일부에 상기 데이터 레지스터에 기억된 데이터를 기입하는 불휘발성 반도체 기억 장치로서,
    상기 복수의 뱅크 각각은, 데이터 레지스터로부터 메모리셀로의 데이터 기입 동작이 독립적이고, 또 다른 뱅크에서 데이터 레지스터로부터 메모리셀로의 기입 동작을 실행 중이어도 외부로부터 상기 뱅크의 데이터 레지스터로 데이터를 전송 가능하게 하며,
    외부로부터 뱅크로의 상기 데이터 전송은 선택된 뱅크에 속하는 데이터 레지스터에 대해서 발생하는 불휘발성 반도체 기억 장치.
  8. 복수의 워드선과, 상기 복수의 워드선에 교차하여 설치된 복수의 비트선과, 상기 복수의 워드선과 상기 복수의 비트선의 각 교점에 설치된 불휘발성 메모리셀로 이루어지는 메모리셀 어레이 및 외부로부터 입력된 기입 데이터를 일시적으로 기억하는 데이터 레지스터를 각각 구비한 복수의 뱅크를 포함하고, 상기 복수의 뱅크 각각은, 입력 커맨드 및 입력 어드레스 신호들의 조합에 따라 워드선을 선택하고, 상기 선택된 워드선과 접속하는 메모리셀의 전부 또는 일부에 상기 데이터 레지스터에 기억된 데이터를 기입하는 불휘발성 반도체 기억 장치로서,
    상기 복수의 뱅크 각각은, 데이터 레지스터로부터 메모리셀로의 데이터 기입 동작이 독립적이고, 또 다른 뱅크에서 데이터 레지스터로부터 메모리셀로의 기입 동작을 실행 중이어도 외부로부터 상기 뱅크의 데이터 레지스터로 데이터를 전송 가능하게 하며,
    외부로부터의 상태 확인 커맨드에 응답하여, 선택된 뱅크의 상태를 출력하는 불휘발성 반도체 기억 장치.
  9. 복수의 워드선과, 상기 복수의 워드선에 교차하여 설치된 복수의 비트선과, 상기 복수의 워드선과 상기 복수의 비트선의 각 교점에 설치된 불휘발성 메모리셀로 이루어지는 메모리셀 어레이 및 외부로부터 입력된 기입 데이터를 일시적으로 기억하는 데이터 레지스터를 각각 구비한 복수의 뱅크를 포함하고, 상기 복수의 뱅크 각각은, 입력 커맨드 및 입력 어드레스 신호들의 조합에 따라 워드선을 선택하고, 상기 선택된 워드선과 접속하는 메모리셀의 전부 또는 일부에 상기 데이터 레지스터에 기억된 데이터를 기입하는 불휘발성 반도체 기억 장치로서,
    상기 복수의 뱅크 각각은, 데이터 레지스터로부터 메모리셀로의 데이터 기입 동작이 독립적이고, 또 다른 뱅크에서 데이터 레지스터로부터 메모리셀로의 기입 동작을 실행 중이어도 외부로부터 상기 뱅크의 데이터 레지스터로 데이터를 전송 가능하게 하며,
    외부로부터의 판독, 기입, 소거 또는 상태 확인 커맨드는 지정된 뱅크상에서만 실행하는 불휘발성 반도체 기억 장치.
  10. 불휘발성 기억 장치로서,
    복수의 뱅크와, 상기 복수의 뱅크의 수에 대하여 적어도 동일한 수의 상태를 취할 수 있고, 상기 상태 중 하나에 대응하는 상기 복수의 뱅크 중 하나의 뱅크를 지정하기 위한 신호를 출력하는 뱅크 선택 레지스터를 구비한 플래시 메모리, 및
    상기 복수의 뱅크 중 하나의 뱅크에 각각 대응하는 복수의 데이터 버퍼를 구비한 컨트롤러를 포함하고,
    상기 복수의 뱅크 각각은, 복수의 워드선과, 상기 복수의 워드선에 교차하여 설치된 복수의 비트선과, 상기 복수의 워드선 중 하나와 상기 복수의 비트선 중 하나의 교점에 각각 설치된 복수의 메모리셀 및 상기 복수의 메모리셀에 기입된 데이터를 일시적으로 기억하는 데이터 레지스터를 포함하며,
    상기 컨트롤러는 상기 데이터 버퍼에서의 데이터를 상기 하나의 뱅크의 상기 데이터 레지스터에 전송하며, 상기 플래시 메모리는 상기 복수의 뱅크 중 또 다른 하나의 뱅크의 상기 데이터 레지스터에 기억된 데이터를 상기 복수의 메모리셀에 기입하는 불휘발성 기억 장치.
  11. 제10항에 있어서,
    상기 뱅크 선택 레지스터는 상기 복수의 뱅크의 수보다 많은 수의 상태를 취할 수 있는 불휘발성 기억 장치.
  12. 제10항에 있어서,
    상기 복수의 뱅크는 서로 독립적으로 동작하는 불휘발성 기억 장치.
  13. 제11항에 있어서,
    상기 복수의 뱅크는 서로 독립적으로 동작하는 불휘발성 기억 장치.
  14. 제10항에 있어서,
    상기 복수의 뱅크는 적어도 제1 뱅크 및 제2 뱅크를 포함하고, 상기 뱅크 선택 레지스터는 상기 제1 뱅크가 선택됨을 나타내는 신호를 제공하는 적어도 제1 상태 및 상기 제2 뱅크가 선택됨을 나타내는 신호를 제공하는 적어도 제2 상태를 포함하는 불휘발성 기억 장치.
  15. 제14항에 있어서,
    상기 복수의 뱅크는 상기 제1 및 제2 뱅크가 아닌 추가 뱅크를 포함하고, 상기 뱅크 선택 레지스터의 상태의 수는 상기 제1 및 제2 뱅크와 상기 추가 뱅크를 포함하는 상기 복수의 뱅크의 수보다 많은 불휘발성 기억 장치.
  16. 제10항에 있어서,
    상기 컨트롤러는 상기 뱅크 선택 레지스터에 의해 지정되는 뱅크에 대해서 상기 불휘발성 기억 장치 외부로부터 판독, 기입, 소거 및 상태 폴링(polling) 커맨드 및 어드레스 신호를 수신하는 불휘발성 기억 장치.
  17. 제16항에 있어서,
    상기 컨트롤러는, 상기 불휘발성 기억 장치 외부로부터 수신된 상기 판독, 기입, 소거 및 상태 폴링 커맨드를 내부 컨트롤 신호로 변환하기 위한 수단과, 상기 내부 컨트롤 신호를 상기 선택 레지스터에 의해 선택된 뱅크에 송신하기 위한 수단을 포함하는 불휘발성 기억 장치.
  18. 제10항에 있어서,
    상기 뱅크 선택 레지스터는, 다른 정보가 상기 뱅크 선택 레지스터 외부로부터 수신되어 상기 뱅크 선택 레지스터의 상태를 변경할 때까지, 상기 불휘발성 기억 장치 외부로부터 수신된 정보에 기초하여 선택된 뱅크를 지정하는 상태로 간주하는 미변경된(unchanged) 상태에서의 정보를 기억하기 위한 수단을 포함하는 불휘발성 기억 장치.
  19. 제18항에 있어서,
    상기 복수의 뱅크는 상기 불휘발성 기억 장치 외부로부터의 상기 뱅크 선택 레지스터로부터 수신된 정보에 기초하여 서로 독립적으로 동작하는 불휘발성 기억 장치.
  20. 불휘발성 기억 장치로서,
    복수의 뱅크, 및
    상기 복수의 뱅크 각각에 대응하는 복수의 데이터 버퍼를 구비한 컨트롤러를 포함하고,
    상기 복수의 뱅크 각각은, 복수의 워드선과, 상기 복수의 워드선에 교차하여 설치된 복수의 비트선과, 워드선과 비트선의 교점에 각각 설치된 복수의 메모리셀 및 상기 메모리셀에 기입된 데이터를 일시적으로 기억하는 데이터 레지스터를 포함하며,
    상기 컨트롤러는 상기 데이터 버퍼에서의 데이터를 상기 복수의 뱅크 중 하나의 뱅크의 상기 데이터 레지스터에 전송하며, 상기 복수의 뱅크 중 또 다른 하나의 뱅크는 상기 데이터 레지스터에 기억된 데이터를 상기 메모리셀에 기입하는 불휘발성 기억 장치.
  21. 제20항에 있어서,
    상기 복수의 뱅크는 서로 독립적으로 동작하는 불휘발성 기억 장치.
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