JPH06259974A - Ｅｅｐｒｏｍ書き込み制御方式 - Google Patents

Abstract

(57)【要約】 【目的】書き込みに要する時間が長いEEPROMにおいて、
書き込みに要する時間短縮を少ない回路のボリュームに
て実現すると共に、書き込み後の読み返しチェックによ
りメモリの信頼性を向上させること。 【構成】EEPROMをｎ個のバンクに分割し、バンク１の先
頭を、EEPROM全体の先頭番地に、バンク２の先頭をEEPR
OM全体の２番目の番地へと順番に割り当てることで、連
続してｎ個までのデータの書き込みが連続して行なえる
ようにする。又、EEPROMが書き込み完了した時点で、書
き込みが完了したバンクから順番にデータを読み出し、
内容をチェックし、異常が有った場合にはデータの再書
き込みを行なう機構を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リアルタイムでのデー
タ処理が要求される装置において、大容量のEEPROMにデ
ータやプログラム等を格納し、主記憶装置として用いる
場合において、EEPROMに対する書き込みの高速化、及び
信頼性の向上を図るのに好適な制御方式に関する。

【０００２】

【従来の技術】EEPROMは、電気的に消去／書き込みが可
能な読み出し専用メモリである。従来のUVEPROM（Ultra
Violet Erasable & Programmable Read Only Memory：
紫外線消去／書き込み可能読み出し専用メモリ）では、
データの書き込み時には専用の書き込み装置が必要であ
り、又、データ消去時に紫外線の照射により行なうた
め、データの書き込み／消去は、EEPROMを実装されてい
るプリント基板から取り外さなければならず、ＲＯＭ内
容の変更には非常に手間が必要となる。又、EEPROMにデ
ータを書き込んだ後にプリント基板へ実装するため、EE
PROMの数が多くなった場合に、素子単体の内容の管理、
及び実装位置の管理が難しくなるため、容量を大きくす
る場合には適さない。

【０００３】それに対しEEPROMは、専用の書き込み／消
去治具を必要とせず、電気的にデータの消去／書き込み
が行なえるため、プログラム／データの内容変更がプリ
ント基板に実装した状態で行なえる。又、プリント基板
に実装した後にプログラム／データの書き込みを行なう
ため、メモリ素子を多く実装し、大容量とした場合で
も、特に実装位置を意識する必要が無くなるため、内容
の管理も簡単になる。

【０００４】EEPROMを主記憶とした場合のデータ書き込
み制御方式を図４、及び図５により説明する。図４で
は、EEPROMのアクセスにおいてバンク制御を行なってい
ない。EEPROMへのデータ書き込みにおけるＭＰＵの動作
としては、通常のＲＡＭ（即時読み出し、書き込み可能
メモリ）と同様のメモリアクセスにより実行出来る。し
かし、EEPROM内において、データをメモリセル上に記憶
するためには、ＭＰＵのメモリ書き込みサイクル終了
後、約１０ｍ秒程度の時間が必要となる。そのため、Ｍ
ＰＵがEEPROM（図４の４）に書き込みを行なう場合の動
作としては、まず、ＭＰＵ（図４の１）がEEPROMのアド
レスを指定すると共に、ＭＰＵ書き込み信号（図４の
６）をEEPROMに対し出力し書き込みを開始する。これを
受けた書き込み制御回路（図４の３）は、EEPROMに対し
てEEPROM選択信号（図４の５）、及びEEPROM書き込み信
号（図４の７）を出力し、データの書き込み動作を実行
する。この書き込みサイクル終了後に、書き込み制御回
路は、EEPROM書き込み中信号をＭＰＵに対して出力し、
EEPROMがデータ書き込みサイクルを実行中と成ったこと
を報告する。このEEPROMの書き込みサイクル実行中の間
は、EEPROMへの書き込みは行なえないため、ＭＰＵはEE
PROM書き込み中信号が出力されている期間は、その信号
を監視し、書き込み完了待ちとなる。EEPROM書き込み回
路は、EEPROMに対して書き込み信号を出力し、EEPROMに
データが書き込まれるまでの約１０ｍ秒間の時間待ちを
行なった後に、EEPROMに対して読み出し信号を出力し、
書き込んだデータを読み返し、その内容をデータチェッ
ク回路（図４の９）にてチェックを行う。そして、正常
に書き込まれていたならば、EEPROM書き込み中信号の出
力を停止して、ＭＰＵに対し書き込みが完了したことを
報告する。もし、読み返したデータに誤りを検出した場
合には、データエラー検出信号を出力すると共に、正し
いデータをEEPROMに対し出力しデータの再書き込みを実
行する。そして、約１０ｍ秒経過した後、再びデータチ
ェックを行ない正常であればEEPROM書き込み中信号の出
力を停止して、ＭＰＵに対し書き込みが完了したことを
報告する。そして、ＭＰＵはEEPROM書き込み中信号の出
力が終了したことを確認した後に、次のデータの書き込
みを実行する。

【０００５】次に図５に示す方式について説明する。こ
の方式では、EEPROM（図５の４）への書き込みデータを
一時的に記憶／格納するためのＦＩＦＯ（先入れ／先出
し）バッファ（図５の１３）を設け、これを利用しデー
タの書き込みを行なう。この方式におけるデータの書き
込み手順としては、まずＭＰＵからＦＩＦＯバッファに
対してEEPROMに書き込むデータをアドレス順次、バッフ
ァが一杯になるまで連続して書き込みを行なう。そし
て、バッファにデータの書き込みが終了した時点で、書
き込みの開始アドレスをアドレスカウンタ（図５の１
４）にセットを行ない、その後EEPROM書き込み制御回路
（図５の３）に対して、書き込み開始の起動を行なう。
EEPROMへの書き込みシーケンスの開始が起動されると、
書き込み中信号（図５の８）をＭＰＵに対して出力し、
書き込みシーケンスが起動されたことを報告すると共
に、書き込み制御回路はＦＩＦＯバッファからデータを
読み出し、EEPROMへ選択信号（図５の５）、及び書き込
み信号（図５の７）を出力し書き込みのシーケンスを実
行する。この際、EEPROMへ供給されるアドレスは、アド
レスセレクタ（図５の１５）によりアドレスカウンタの
内容が選択されることとなる（通常の読み出し時には、
ＭＰＵから指定されたアドレスが選択）。そして、書き
込み制御回路はＦＩＦＯバッファの状態を監視し、ＦＩ
ＦＯバッファに格納されているデータが空となったら
ば、その時点でEEPROMに対するデータの書き込みを停止
し、更にEEPROMへの最後の書き込みが終了後、EEPROMへ
データが書き込まれるまでの約１０ｍ秒を待った後に書
き込み中信号出力を停止し、書き込みのシーケンスが完
了したことを報告する。

【０００６】

【発明が解決しようとする課題】図４の従来技術におい
てデータの書き込みを行なう場合には、データの書き込
みは１回の書き込み毎に約１０ｍ秒間の待ち時間が必要
となる。そのため、この方式では、EEPROMのメモリ容量
が数Ｍバイトもの大容量となった場合、データの書き込
みに非常に長い時間を要する。例えば、１Ｍバイトのメ
モリに対して、バイト単位でデータを書き込み、書き込
みアクセス時間を１μ秒と仮定した場合に、書き込みに
要するトータル時間（再書き込み無しとして）をＴｗｒ
とすると、Ｔｗｔは Ｔｗｒ＝（１０＋０.００１）×１０４８５７６ ＝１０４８６５０８.５５（ｍ秒）≒１７５（分）＝約
３時間 とる。これは、ＭＰＵの処理ががEEPROMへの書き込みに
のみ処理を実行し、更にEEPROMの書き込み中信号の出力
終了を時間遅れなく検出した場合であり、実際にはこの
計算以上の時間が必要となる。特に、複数のデータ／装
置をＭＰＵに対する割込みを用いることによりリアルタ
イムで処理するようなコンピュータシステムにおいて、
書き込みの完了を割込みにて処理するような場合では、
割込みが発生してからその割込み要因を判定し、EEPROM
の書き込み完了の割込みであると判断し、次の書き込み
を行なうまでに、数ｍ秒（約３ｍ秒程度）の時間を要す
ると考えられる。又、他の割込みの優先度の高い処理と
競合した場合を考えると、上記Ｔｗｒに対し、更に１.
３から１.５倍程度とした時間が必要となってくる。EEP
ROMには、高速で書き込みが行なえるよう、ページ書き
込みモードとして、一定語数（６４〜１２８バイト程
度）までならば、約１０ｍ秒のインターバルをおかずに
連続して書き込みが行なえるようにしたEEPROMが有る。
しかし、この場合、書き込みのインターバルは最大でも
約数百μ秒以内で実行しなければならない。そのため、
割込みの解析に数ｍ秒もの時間を要するようなリアルタ
イムシステムにおいては、書き込みと書き込みの間に優
先順位が高い割込みが発生することが考えられるため、
高速ページモードの使用はこの場合不可能である。

【０００７】一方、図５に示す方式では、ＦＩＦＯバッ
ファへのデータ書き込みはＭＰＵから連続して実行で
き、又、ＦＩＦＯバッファからEEPROMへのデータ書き込
みはＭＰＵから独立して実行される。そのため、終了時
の割込み処理検出／判断処理を実行する回数は割込み処
理回数＝EEPROMメモリ容量／ＦＩＦＯバッファ容量とな
り、ＦＩＦＯバッファの容量を増やすことで、大幅な回
数低減が図れ、その分、書き込み時間を短くすることが
できる。又、この方式ではEEPROMへの書き込みは、ＭＰ
Ｕの処理とは切り離され、独立して実行できるため、書
き込み後の約１０ｍ秒の待ち時間を入れる回数も減らす
ことができるため、書き込みに要する総時間の大幅な短
縮が可能となる（図４の方式に対し１／６４〜１２８程
度の時間）。しかし、この方式ではEEPROMにデータを書
き込むために、ＦＩＦＯバッファを初めとする制御ロジ
ックの量が増大することとなる。更に、正常にEEPROMに
対する書き込みが行なわれたかどうかのチェックをハー
ドウエアにて実行するためには、１回のデータ書き込み
にて書き込んだ全エリアを読み出した上で、もし、異常
があった場合にはそのEEPROMエリアの全域に対して、あ
るいは何番目のデータであるかを識別した上でその箇所
のデータのみを再書き込み／修正を実行するような回路
を持たせなればならず、装置が複雑、かつ大規模となり
（部品数が増大する）信頼性を低下させる要因となる。

【０００８】

【課題を解決するための手段】以上の問題点を解決し、
よりEEPROMに対するデータの書き込みを、書き込み後の
データチェックを含めて高速に行なえるようにするた
め、図１に示す方式とした。

【０００９】図１では、EEPROM（図１の４）を１〜ｎの
複数のバンクに分割するような構成とした。そして、Ｍ
ＰＵ（図１の１）から出力されたアドレスからEEPROM各
バンクを指定するEEPROM選択信号１〜ｎ（図１の５ａ〜
ｅ）をデコード／出力するバンク選択回路（図１の２）
を設けた。本方式によるデータの書き込み時において、
ＭＰＵはバンク１から順次ｎへと順次データの書き込み
を行なう。その際、それぞれのEEPROMは独立しているた
め約１０ｍ秒の間隔を空けること無く連続して書き込み
が行えるようになる。そして、バンクｎまで書き込みが
終了した時点で、ＭＰＵはEEPROM書き込み完了応答信号
をモニターし、書き込みが完了するまでの時間（約１０
ｍ秒）を待つこととなる。そして、EEPROM書き込み回路
（図１の３）は、書き込み中信号の監視を各バンク毎に
行ない、そして、約１０ｍ秒経過し書き込み中信号の出
力が無くなり、EEPROMの書き込みが完了したことを確認
したらば、書き込みが完了したバンクからデータを読み
返し、データチェック回路（図１の９）にて正常に書き
込みが行なわれたかどうかその内容のチェックを行な
う。もし、読み返したデータに誤りを検出した場合に
は、データの再書き込みを実行する。以上のデータチェ
ック／修正を各バンクに対し実行する。ＭＰＵは、全バ
ンクに対する書き込みが完了したならば、次のアドレス
に対し同様の動作を繰り返し実行しEEPROMに対する書き
込みを行なう。

【００１０】この方式により、図４に示した従来方式の
約１／ｎの時間でEEPROMへの書き込みが行なえるように
なると共に、回路も少なく、かつ、データの読み返しチ
ェックを実行する事によって、誤書き込み検出も行な
え、装置の信頼性向上も図れる。

【００１１】

【作用】本発明における各部の動作について、以下に詳
細を述べる。

【００１２】図１では、EEPROM（図１の４）を１〜ｎの
複数のバンク構成とした。そして、EEPROM全体としのア
ドレスの構成を、バンク１（図１の４ａ）内の先頭のメ
モリをEEPROM全体の０番目の番地に、バンク２（図１の
４ｂ）内の先頭のメモリを全体の１番目の番地、同様に
バンク３（図１の４ｃ）内の相対１番目のメモリをEEPR
OM全体としては２番目の番地となるような構成とし、ｎ
バンク(図１の４ｅ)目の先頭（ｎ−１番目の番地）の次
は、バンク１内相対２番目のメモリをメモリ全体として
はｎ番地となるような構成とした（図２）。そして、Ｍ
ＰＵ（図１の１）から出力されたアドレスからEEPROM各
バンクを指定するEEPROM選択信号１〜ｎ（図１の５ａ〜
ｅ）をアドレスからデコード／出力するバンク選択回路
（図１の２）を設けた。本方式によるデータの書き込み
時の動作を図３のタイミングチャートにて説明する。本
方式によるデータの書き込み時における、ＭＰＵの動作
としては、まず、ＭＰＵがEEPROMバンク１のアドレスを
指定すると共に、ＭＰＵ書き込み信号（図１の６）を書
き込み制御回路に対し出力し、書き込みを開始する（図
３の）。これを受けた書き込み制御回路（図１の３）
は、EEPROMのバンク１に対してEEPROM選択信号１（図１
の５ａ）を出力して、書き込みを行なうバンクがバンク
１である事を指定した後（図３の）、EEPROM書き込み
信号（図１の７）を出力し（図３の）、データの書き
込み動作を実行する。このＭＰＵの書き込みサイクル終
了後（図３の）に、書き込み制御回路は、バンク１書
き込み中信号をＭＰＵに対して出力し、EEPROMがデータ
書き込みサイクルを実行中となったことを報告する。こ
の時点で、EEPROMのバンク１は書き込みサイクルとなる
が、バンク２〜ｎにおいては、まだ書き込みが行なわれ
ていない（バンク２〜ｎ書き込み中信号は出力されてい
ない）ので、ＭＰＵは続けてバンク２のアドレスを指定
し、バンク２に対する書き込みを実行する（図３の
）。同様にバンク３，バンク４（図１の４ｄ）と約１
０ｍ秒の間隔を空けることなく連続してバンクｎまでデ
ータの書き込みを実行する。そして、バンクｎまで書き
込みが終了した時点で、全てのEEPROMのバンクから書き
込み中信号が出力されるので、この時点でバンクｎに書
き込みを行なったデータの書き込み完了待ち（約１０ｍ
秒）をＭＰＵは行なうこととなる。EEPROM書き込み回路
は、書き込み信号を出力した後、書き込みを行なったEE
PROMの各バンク毎の書き込み中信号の監視を行ない、そ
して、約１０ｍ秒程度経過し最初に書き込んだバンク１
書き込み中信号の出力が無くなり、EEPROMの書き込みが
完了したことを確認したらば（図３の）、バンク１に
対する選択信号、及びEEPROM読み出し信号（図１の１
１）を出力し（図３の）、バンク１からデータを読み
返し、データチェック回路（図１の９）にて正常に書き
込みが行なわれたかどうかその内容のチェックを行な
う。もし、読み返したデータに誤りを検出した場合に
は、データエラー検出信号（図１の１０）をバンク選択
回路，書き込み制御回路に対し出力し報告を行なう。そ
して、これを受けたバンク選択回路，書き込み制御回路
は、データの再書き込みを実行する（図３の）。以上
のデータチェック／修正をバンク２〜ｎに対して、デー
タ書き込み中信号が無くなった時点で順次、実行してい
く。そして、バンクｎあるいは誤りを検出／修正を行な
ったバンクに対するデータ書き込みが完了し、データチ
ェックを行なった後、書き込み完了応答信号（図１の１
２）にてＭＰＵに報告を行なう。ＭＰＵは、書き込み完
了応答信号を受けた後、各バンクの次のアドレスに対し
同様の動作を繰り返し実行し、EEPROMに対する書き込み
を行なう。

【００１３】この方式によると、データ書き込み後の読
み返しチェック／修正に要する時間は、次のバンクの書
き込み完了するまで（書き込み中信号が無くなるまで）
の間に実行できるため、バンク１〜ｎ−１までのバンク
のデータチェックに要する時間は無視できるようにな
る。そのため、データの書き込みに要する時間は、１Ｍ
バイトのデータを書き込む場合に Ｔｗｒ＝（（１０＋０.００１）×１０４８５７６／
ｎ）＋データチェック時間 となり、図４に示した従来方式の約１／ｎとなる。又、
回路的にも、図４の方式にバンク選択回路、及び書き込
み完了をバンク毎に行なう機構を設けることで実現でき
るため、回路も少なく、かつデータの読み返しチェック
を実行することで誤書き込みも防止できる、信頼性の向
上も図れる。

【００１４】

【実施例】本発明における一実施例を以下に述べる。

【００１５】図６では、EEPROM（図６の４）を１〜４の
４バンク構成とした。又、メモリの総容量は２Ｍバイ
ト、そして、各バンクのデータ幅は３２ビットとし、デ
ータの書き込みは３２ビット（４バイト）一括しての書
き込みのみを許可するものとする。そして、EEPROM全体
としのアドレスの構成としては、アドレスの最下位桁が
０ｈの番地をバンク１（図４の４ａ）、最下位桁が４ｈ
の番地をバンク２（図４の４ｂ）、最下位桁が８ｈの番
地をバンク３（図４の４ｃ）最下位桁がＣｈの番地をバ
ンク４（図４の４ｄ）となるよう割り付けている。EEPR
OMの素子には、EEPROM自身が書き込みサイクルとなった
場合、その期間中、外部に対して書き込み中信号を出力
する機能を持つものを使用する。そして、エラーチェッ
ク方式として、３２ビットデータに対し７ビットのチェ
ックコードを付加し、そのデータを書き込み時にはデー
タと一緒に書き込み、又、読み出し時にはチェックコー
ドとデータを比較することで１ビット誤りの修正、２ビ
ット以上の誤りの報告を行なう方式を採用するものとす
る。そして、ＭＰＵ（図４の１）から出力されるアドレ
ス指定は３２ビット幅で行なうものとし、３２ビットの
内、上位の７ビットはEEPROMの空間指定を行なうために
使用し、残りのビットはメモリ素子内の相対アドレスを
指定するものとする。

【００１６】データの書き込み時における、ＭＰＵの動
作としては、ＭＰＵが$XXXXXXX0 番地のアドレスを指定
して、ＭＰＵ書き込み信号（図４の６）を出力し、書き
込みを開始する。これを受けたアドレスデコード／アク
セスコントロール回路（図４の１６）は、アドレスをラ
ッチすると共に、EEPROMのバンク１に対してEEPROM選択
信号１（図４の５ａ）を出力して、書き込みを行なうバ
ンクがバンク１である事を指定するとともに、EEPROM書
き込み信号（図４の７）を出力し、データの書き込み動
作を実行する。そして、バンク１への書き込みが終了し
た時点で、アドレスデコード／アクセスコントロール回
路は、ＭＰＵアクセス応答信号（図４の２０）にて、EE
PROMへの書き込みアクセスが終了したことを報告する。
それを受けたＭＰＵはEEPROM書き込み信号の出力を停止
し、次に$XXXXXXX4 番地のアドレスを指定してバンク２
〜４に対する書き込みを実行する。バンク１への書き込
みサイクルが実行されると、バンク１のEEPROMは書き込
み中信号（図４の８）出力し、EEPROMがデータ書き込み
サイクルを実行中となったことを報告する。そして、バ
ンク４まで書き込みが終了した時点で、全てのEEPROMは
書き込み中となるので、この時点ＭＰＵは書き込み完了
待ちの状態となる。EEPROM書き込み応答回路（図４の１
７）は、書き込み信号を出力後、書き込みを行なったEE
PROMの各バンク毎の書き込み中信号の監視を行ない、そ
して、書き込み中信号出力が無くなったらば（約１０ｍ
秒経過後）、アドレスデコード／アクセスコントロール
回路に対し２ビットのバンク報告信号（図４の１９）に
て完了したバンクの番号を報告すると共に、チェックス
タート信号(図４の１８)によりデータチェックの開始を
指定する。最初に書き込んだバンク１書き込み中信号の
出力が無くなり、EEPROMの書き込みが完了したことを確
認したらば、バンク１に対する選択信号、及びEEPROM読
み出し信号（図４の１１）を出力し、バンク１からデー
タ、及びチェックコードを読み返し、データチェック回
路（図４の９）にてデータのチェックを行なう。もし、
読み返したデータに１ビットの誤りを検出した場合に
は、１ビットデータエラー検出信号（図４の１０）をア
ドレスデコード／アクセスコントロール回路に対し出力
し報告を行なうとともに、修正したデータをデータバス
上に出力する。そして、これを受けたアドレスデコード
／アクセスコントロール回路は、データの再書き込みを
実行する。もし、２ビット以上の誤りの場合には、修正
は行なわず、エラーが発生したバンクを記憶する。以上
のデータチェック／修正をバンク２〜４に対して、デー
タ書き込み中信号が無くなった時点で順次、実行してい
く。そして、バンク４又は、あるいは誤りを検出／修正
を行なったバンクに対するデータ書き込みが完了し、デ
ータチェックを行なった後、書き込み完了応答信号（図
４の１２）にてＭＰＵに報告を行なう。ＭＰＵは、書き
込み完了応答信号を受けたならば、各バンクの次のアド
レスに対し同様の動作を繰り返し実行し、EEPROMに対す
る書き込みを行なう。ＭＰＵが、メモリに対しアクセス
するためには、最低でも２命令を実行しなければなら
ず、そのためには命令フェッチ／実行で２μ秒のインタ
ーバルが必要である。一方、データチェックに要する時
間はハードウェアにて行なうため約５００ｎ秒程度で実
行できるためバンク１から３までは修正に要する時間は
そのインターバルに隠れることになる。この実施例にお
いて、２Ｍバイト全域に対しデータ書き込み（書き込み
後の読み返しチェックを行なう。但し、修正は無いもの
とする）に要する時間は、４バンク，４バイトを一つの
単位として行なうため Ｔｗｒ＝（１０＋０.００２×４）×１０４８５７６／
（４×４）＋０.０００５＝１３１１７６８.５７７（ｍ
秒）≒２２（分） となる。又、誤書き込みを検出し、修正を行なった場合
でも１０ｍ秒×修正発生バンク数の時間が加算されるだ
けであるので大幅な時間増加とはならない。

【００１７】

【発明の効果】本発明により、図４に示した従来方式の
約１／ｎとなり、書き込みに要する時間の短縮が図れ
る。又、回路的にも、図４の方式にバンク選択回路、及
び書き込み完了をバンク毎に行なう機構を設けることで
実現できるため、ロジックも少なく、かつデータの読み
返しチェックにより書き込み時における異常検出も行な
えるため、信頼性の向上も図れる。

【図面の簡単な説明】

【図１】本発明によるEEPROM書き込み方式のブロック図
である。

【図２】本発明におけるEEPROMのバンク構成を示す図で
ある。

【図３】本発明の動作を示すタイミングチャートであ
る。

【図４】１データ毎書き込みによるEEPROM書き込み方式
のブロック図である。

【図５】ＦＩＦＯバッファ使用した従来方式によるEEPR
OM書き込み方式のブロック図である。

【図６】本発明の実施例であるEEPROM制御回路図であ
る。

【符号の説明】

１…EEPROMに対しアクセスするＭＰＵ、２…本発明によ
るＭＰＵからのアドレスによりEEPROMの各バンクを選択
するバンク選択回路、３…EEPROMに対する書き込み信号
を制御する書き込み制御回路、４…EEPROM、４ａ〜ｅ…
本発明によるEEPROMバンク１〜ｎ、５…EEPROM選択信
号、５ａ〜ｅ…EEPROMバンク１〜ｎ選択信号、６…ＭＰ
Ｕ書き込み信号、７…EEPROM書き込み信号、８…EEPROM
が１０ｍ秒の書き込みサイクルとなったことを示すEEPR
OM書き込み中信号、９…読み出したデータのチェックを
行なうデータチェック回路、１０…読み出したデータに
異常が有ったことを示すエラー検出信号、１１…EEPROM
読み出し信号、１２…１０ｍ秒の待ち時間、データチェ
ックを含むEEPROMの書き込みが全て完了したことを示す
書き込み完了応答信号、１３…従来方式におけるＦＩＦ
Ｏバッファ、１４…従来方式におけるアドレスカウン
タ、１５…従来方式におけるアドレスセレクタ、１６…
実施例におけるバンク選択回路、書き込み制御回路を含
むアドレスデコード／アクセスコントロール回路、１７
…実施例におけるEEPROM書き込み中信号のチェック、及
びＭＰＵに対する書き込み完了応答を返すEEPROM書き込
み応答回路、１８…実施例においてEEPROM書き込みが完
了した事を検出した後データチェック開始を指定するチ
ェックスタート信号、１９…実施例において書き込みが
完了したバンクの番号を報告する２ビットのバンク報告
信号、２０…実施例においてＭＰＵのEEPROMアクセスサ
イクルに対するＭＰＵアクセス応答信号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】電気的書き込み／電気的消去可能読み出し
   専用メモリ(Electrically Erasable& Programmable Rea
   d Only Memory：EEPROM)と、このEEPROMに対してデータ
   の読み出し，書き込みを行なうマイクロプロセッサユニ
   ット（ＭＰＵ）、及びデータの書き込みタイミングを作
   り出す回路と、EEPROMに対するデータ書き込みが完了し
   た事をＭＰＵに対し報告する書き込み制御回路により構
   成されるマイクロコンピュータシステムにおいて、EEPR
   OMを１〜ｎの複数のバンク構成とし、EEPROM全体のアド
   レス構成をバンク１内の相対１番目のメモリを全体の０
   番目の番地、バンク２内の相対１番目のメモリを全体の
   １番目の番地、同様にバンク３内の相対１番目のメモリ
   を全体の２番目の番地となるような構成とし、ｎ−１番
   目の番地（バンクの相対１番目）の次は、バンク１内相
   対２番目のメモリをメモリ全体のｎ番目の番地となるよ
   うな構成とすると共に、メモリアドレスの下位０〜ｎ−
   １のアドレスからバンク１〜ｎのバンク選択信号を出力
   するバンク選択回路を設け、バンク毎にメモリ制御を行
   なうと共に、バンク毎にEEPROMがデータの書き込みが完
   了した事を検出したならば、完了した直後にそのバンク
   からデータを読み返す機構、読み出したデータを正常に
   書き込みが行なわれたかどうかをチェックする機構、そ
   して、もし読み出した結果に異常があった場合には、そ
   のバンクに対しデータの再書き込みを実行する機構を設
   けることを特徴とするEEPROM書き込み制御方式。
2. 【請求項２】請求項１において、ＭＰＵによりデータの
   蓄積が可能なＦＩＦＯ（First InFirst Out)バッファ、
   EEPROMの書き込みを行なう空間のアドレスを指定するア
   ドレスカウンタ、及びＭＰＵからデータの読み出しを行
   なう場合にはＭＰＵから指定されたアドレスを、一方、
   書き込み時にはアドレスカウンタの内容を選択し出力す
   るアドレスセレクタを設けることを特徴とするEEPROM書
   き込み制御方式。