CN101911049B - 处理架构 - Google Patents

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Abstract

本发明提供了一种便携式通信装置的处理设备。该设备包括：中央处理单元；第一数字信号处理单元和第二数字信号处理单元；第一双端口存储单元，适于存储中央处理单元与第一数字信号处理单元之间共用的数据；以及第二双端口存储单元，适于存储中央处理单元与第二数字信号处理单元之间共用的数据。第一双端口存储单元适于在不使用中央处理单元的情况下存储第一数字信号处理单元和第二数字信号处理单元之间共用的数据。

Description

处理架构
技术领域
本发明涉及处理设备，尤其涉及用于诸如移动电话之类的便携式通信装置的处理设备。
背景技术
在复杂集成电路中，处理设备典型地分布在几个内核或处理器上。通常，主处理器2(在其他情况下也称为中央处理单元(CPU))专用于系统控制，而一个或多个专用从处理器4(在其他情况下也称为数字信号处理器(DSP))专用于处理数字信号。在便携式通信装置(诸如移动电话)中，数字信号处理可以包括音频处理、视频处理或通信信道编码(如图1所示)。
在有些应用中，信号处理可能是密切相关的。例如，在信道处理需要共用信息并且需要与语音处理同步的移动电信应用(2G和3G)中的情况就是这样。
如图2所示，在单个唯一的DSP子系统6中执行所有链接的信号处理是已知的。在这种情况下，由于所有处理都是在同一DSP单元中进行的，所以对于在不同的并发处理之间(即，音频和电信)共用信息不存在硬件限制。然而，针对子系统与CPU交换信息而言则需要共用存储器8和直接存储器存取(DMA)控制器9。
通过采用单个组合的DSP方案，需要强大的CPU以及复杂的实时嵌入式固件。因此，这种处理设备的实现、验证和维护很复杂。而且，所有处理之间的相关性意味着系统只有在所有这些处理稳定时才得以完成。
替代方法是使用两个单独的DSP单元10和12：如图3所示，用于电信处理的一个单元(DSP1)和用于音频处理的一个单元(DSP2)。然而，与该替代方法有关的一个缺点在于信息无法在子系统之间直接共用。
发明内容
根据本发明，提供了一种用于便携式通信装置的处理设备，其包括：中央处理单元；第一数字信号处理单元和第二数字信号处理单元；第一双端口存储单元，适于存储在中央处理单元与第一数字信号处理单元之间共用的数据；以及第二双端口存储单元，适于存储在中央处理单元与第二数字信号处理单元之间共用的数据，并且其中第一双端口存储单元适于在不使用中央处理单元的情况下存储在第一数字信号处理单元与第二数字信号处理单元之间共用的数据。
因此，本发明可以在不扰乱中央处理单元的情况下来在数字信号处理子系统之间共用数据。而且，由于数字处理子系统彼此独立(从硬件观点来看)，所以可以修改/更新一个子系统而无需考虑其他子系统，从而易于处理设备的集成、验证、维护和演进。
该设备还可以包括定时器，其适于向第一数字信号处理单元和第二数字信号处理单元输出定时基准信号。该定时器使得在无需中断信号的情况下能够实现数字信号处理单元的同步，从而使得数字信号处理完全独立。
本发明的实施例可以用于移动通信装置(电话、膝上型计算机、PDA、头戴式耳机...)。
而且，这些实施例可以使得单独的数字信号处理单元与信号或网络同步。因此，例如，音频处理和通信信道编码可以同步。
附图说明
现在将参考附图仅以示例方式描述本发明的实施例，附图中：
图1是用于便携式通信装置的传统集成电路的框图；
图2是用于便携式通信装置的传统集成电路的框图，其中提供了用于信号处理的单个唯一的DSP子系统；
图3是用于便携式通信装置的传统集成电路的框图，其中提供了两个单独的DSP单元(一个单元用于电信处理，一个单元用于音频处理)；以及
图4是根据本发明实施例的处理设备的框图；
相同的标号通篇指代相同的元件。
具体实施方式
本发明的实施例提供了用于集成电路的处理架构，该处理架构使得在不扰乱电路的CPU的情况下能够实现DSP子系统之间的数据共用。在这样的实施例中，共用存储单元位于CPU和DSP单元之间，从而使得不仅能够实现CPU与DSP单元之间的数据共用，而且还能够在DSP单元之间实现与CPU无关的数据共用。
参考图4，根据本发明实施例的用于移动电话的处理设备包括：连接到多层通信总线14的CPU 2；第一数字信号处理单元(DSP1)和第二数字信号处理单元(DSP2)；第一双端口随机存取存储单元(DPRAM1)，其适于存储在中央处理单元与第一数字信号处理单元(DSP1)之间共用的数据；以及第二双端口随机存取存储单元(DPRAM2)，其适于存储在中央处理单元与第二数字信号处理单元(DSP2)之间共用的数据。
第一数字信号处理单元(DSP1)和第二数字信号处理单元(DSP2)彼此分离并且专用于不同类型的数字信号处理。这里，第一数字信号处理单元(DSP1)专门适于和/或优选用于电信处理，而第二数字信号处理单元(DSP2)专门适于和/或优选用于音频处理。
还提供第一直接存取存储器控制器(DMA1)和第二直接存取存储器控制器(DMA2)来分别控制对存储在第一双端口随机存取存储单元(DPRAM1)和第二双端口随机存取存储单元(DPRAM2)中的数据的访问。直接存取存储器控制器允许数字信号处理单元访问CPU存储区。由于第一双端口随机存取存储单元(DPRAM1)和第二双端口随机存取存储单元(DPRAM2)都位于CPU存储区中，所以所述数字信号处理单元都可以访问另一个数字信号处理单元的双端口随机存取存储单元。
第一双端口随机存取存储单元(DPRAM1)耦接到通信总线、第一直接存取存储器控制器(DMA1)、第一数字信号处理单元(DSP1)、和第二双端口随机存取存储单元(DPRAM2)。另外，第二双端口随机存取存储单元(DPRAM2)耦接到通信总线、第二直接存取存储器控制器(DMA2)、第二数字信号处理单元(DSP2)、和第一双端口随机存取存储单元(DPRAM1)。
以此方式，第一双端口随机存取存储单元(DPRAM1)可以在不打扰CPU的情况下存储第一数字信号处理单元(DSP1)和第二数字信号处理单元(DSP2)之间共用的数据。例如，第一数字信号处理单元(DSP1)被提供有地址，该地址指向CPU存储区中其使用第一直接存取存储器控制器(DMA1)写入/读取数据的位置。通过将该地址指向第二双端口随机存取存储单元(DPRAM2)，第一数字信号处理单元(DSP1)将自动访问第二双端口随机存取存储单元(DPRAM2)。
第一数字信号处理单元(DSP1)被布置成主单元，而第二数字信号处理单元(DSP2)被布置成从单元。因此，第二数字信号处理单元(DSP2)可以独立于第一数字信号处理单元(DSP1)。
为了信息共享，第一数字信号处理单元(DSP1)可以经由第一直接存储存储器控制器(DMA1)和多层通信总线(10)中的一层来访问第二双端口随机存取存储单元(DPRAM2)。因此，第一数字信号处理单元(DSP1)可以在无需访问或使用CPU(即，无需从CPU接收(多个)指令和/或访问CPU的处理装置)的情况下访问存储在第二双端口随机存取存储单元(DPRAM2)中的数据。
利用每个DSP单元都与CPU共用一些控制寄存器和数据缓存器的知识(来自各个双端口随机存取存储单元(DPRAM))，把第一数字信号处理单元(DSP1)和第二数字信号处理单元(DSP2)之间将要共用的信息存储在第二双端口随机存取存储单元(DPRAM2)中。换言之，为了共享信息，第一数字信号处理单元(DSP1)和第二数字信号处理单元(DSP2)仅使用存储在第二双端口随机存取存储单元(DPRAM2)中的数据。
从图4中还能看出，提供了向第一数字信号处理单元(DSP1)和第二数字信号处理单元(DSP2)输出定时基准信号的定时器。这里，定时器与移动电话所使用的通信网络同步，并且因此提供与该网络同步的共用中断信号(即，GSM的TDMA帧)。
根据共用中断信号来对第一数字信号处理单元(DSP1)所执行的处理进行整体调度。
当语音处理需要由第二数字信号处理单元(DSP2)执行时(即，GSM语音呼叫需要处理时)，必须根据中断信号来启动在第二数字信号处理单元(DSP2)上运行的语音处理，从而与电信处理同步。还使用计数器值(称为T2计数器)来使语音处理与电信处理同步。该T2计数器为第一数字信号处理单元(DSP1)所知，第一数字信号处理单元(DSP1)可适于把T2计数器发送到第二数字信号处理单元(DSP2)。
对于不要求语音处理的所有其他处理(即，不包括GSM语音的多媒体通信)，第二数字信号处理单元(DSP2)不考虑共用中断信号并且可以被关断。
因此，能够理解的是，第一数字信号处理单元(DSP1)执行要求与通信网络持续同步的处理，而第二数字信号处理单元(DSP2)仅仅间歇地执行处理，但是在执行处理时这种处理能与通信网络同步。
为了保证在需要时能给出数据，使用了信号机机制。例如，一旦第一数字信号处理单元(DSP1)传送一些数据，它就重写第二双端口随机存取存储单元(DPRAM2)中的一些寄存器，并且第二数字信号处理单元(DSP2)在处理数据之前检查这些寄存器。然而，由于正确编程的架构是完全可预测的，所以上面的机制仅仅用作失效保护。
应当理解的是，第一数字信号处理单元(DSP1)和第二数字信号处理单元(DSP2)能彼此独立地操作。CPU能经由第一双端口随机存取存储单元(DPRAM1)寄存器为第一数字信号处理单元(DSP1)静态地提供第二双端口随机存取存储单元(DPRAM2)的地址。
两个DSP单元都使用几个寄存器(一方面读取访问，另一方面写入访问)。它们的定义是固定的。基于此，每个固件单元都能够独立演进，而无需考虑另一单元。
当用于GSM移动电话时，这些实施例使得能够在两个单独的DSP单元上实现音频和电信处理的同步。因此，借助与GSM电信处理分离的音频处理，可以容易地再次用于其他电信标准(例如，UMTS或VoIP)或其他音频应用(例如，多媒体)。
而且，为了实现对同步机制的调试，CPU能够起到第一数字信号处理单元(DSP1)或第二数字信号处理单元(DSP2)的作用。因此，每个DSP子系统都可以得到单独测试。因此，一旦完成子系统之一(特别是电信子系统)，就不必为需要可缩放的和/或要适应商业需求的其他子系统的修改或演进所干扰。
本发明的实施例在不使用CPU的情况下使得多个DSP子系统能够共用信息和/或同步。因此，各DSP子系统甚至在CPU处于节能或睡眠模式时还能运行。
本发明还使得能够单独开发子系统，从而易于改进、集成、验证和维持。调查显示，如果我们关注于单个处理子系统(诸如电信或音频)，则对用户侧的缺陷/错误的研究变得更加容易，而不必非要考虑高度复杂的使用情况。
处理器之间处理的划分、共用存储器的划分简化了软件开发，容易使得不同的开发小组开发用于不同子系统(CPU、DSP1和DSP2)的软件。能够改进一个子系统的软件，同时对其他子系统的软件的影响最小。
应当注意，仅仅示出上述实施例而非限制本发明，并且在不脱离由所附权利要求限定的本发明的范围的情况下，本领域技术人员能够设计许多替代实施例。
例如，已经参考GSM移动电话的情况描述了图4的实施例，但是能够容易地针对其他移动标准(诸如2G、3G或VoIP)开发出其他实施例。

Claims (9)

1.一种用于便携式通信装置的处理设备，包括：
中央处理单元(CPU)；
第一数字信号处理单元(DSP1)和第二数字信号处理单元(DSP2)；
第一双端口存储单元(DPRAM1)，其适于存储在中央处理单元与第一数字信号处理单元(DSP1)之间共用的数据；以及
第二双端口存储单元(DPRAM2)，其适于存储在中央处理单元与第二数字信号处理单元(DSP2)之间共用的数据，
其中第一双端口存储单元(DPRAM1)适于在不使用中央处理单元(CPU)的情况下存储在第一数字信号处理单元(DSP1)与第二数字信号处理单元(DSP2)之间共用的数据；
所述的处理设备，还包括：
第一直接存取存储器控制器(DMA1)和第二直接存取存储器控制器(DMA2)，其分别适于控制对第一双端口存储单元(DPRAM1)和第二双端口存储单元(DPRAM2)中存储的数据所提供的访问；
连接到中央处理单元(CPU)的通信总线，
其中第一双端口存储单元(DPRAM1)耦接到通信总线、第一直接存取存储器控制器(DMA1)、第一数字信号处理单元(DSP1)、和第二双端口存储单元(DPRAM2)，以及
其中第二双端口存储单元(DPRAM2)耦接到通信总线、第二直接存取存储器控制器(DMA2)、第二数字信号处理单元(DSP2)、和第一双端口存储单元(DPRAM1)。
2.根据权利要求1所述的处理设备，还包括定时器，其适于向第一数字信号处理单元(DSP1)和第二数字信号处理单元(DSP2)输出定时基准信号。
3.根据权利要求2所述的处理设备，其中定时器与通信网络同步。
4.根据权利要求3所述的处理设备，其中第一数字信号处理单元(DSP1)适于执行要求与通信网络持续同步的处理。
5.根据权利要求3或4所述的处理设备，其中第二数字信号处理单元(DSP2)适于执行并非持续执行但是在执行时要求与通信网络同步的处理。
6.根据权利要求1至4中任一项所述的处理设备，其中第二数字信号处理单元(DSP2)适于在未使用时被关断。
7.一种包括根据权利要求1至4中任一项所述的处理设备的电子装置。
8.根据权利要求7所述的电子装置，其中所述电子装置是便携式通信装置。
9.一种用于对设备中的数据进行处理的方法，所述设备包括：中央处理单元(CPU)；第一数字信号处理单元(DSP1)和第二数字信号处理单元(DSP2)；以及第一双端口存储单元(DPRAM1)和第二双端口存储单元(DPRAM2)，所述方法包括以下步骤：
将在中央处理单元与第一数字信号处理单元(DSP1)之间共用的数据存储在第一双端口存储单元(DPRAM1)中；
将在中央处理单元与第二数字信号处理单元(DSP2)之间共用的数据存储在第二双端口存储单元(DPRAM2)中；以及
在不使用中央处理单元(CPU)的情况下，通过将在第一数字信号处理单元(DSP1)与第二数字信号处理单元(DSP2)之间共用的数据存储在第二双端口存储单元(DPRAM2)中来存储在第一数字信号处理单元(DSP1)与第二数字信号处理单元(DSP2)之间共用的数据，
其中对第一双端口存储单元(DPRAM1)和第二双端口存储单元(DPRAM2)中存储的数据进行的访问分别被第一直接存取存储器控制器(DMA1)和第二直接存取存储器控制器(DMA2)控制；
其中第一双端口存储单元(DPRAM1)耦接到与中央处理单元(CPU)相连接的通信总线、第一直接存取存储器控制器(DMA1)、第一数字信号处理单元(DSP1)、和第二双端口存储单元(DPRAM2)，并且
其中第二双端口存储单元(DPRAM2)耦接到所述通信总线、第二直接存取存储器控制器(DMA2)、第二数字信号处理单元(DSP2)、和第一双端口存储单元(DPRAM1)。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6098251B2 (ja) * 2013-03-14 2017-03-22 日本電気株式会社 二重化システム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050193081A1 (en) * 2004-02-27 2005-09-01 Hans-Georg Gruber Multiprocessor system having a shared tightly coupled memory and method for communication between a plurality of processors

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61118860A (ja) * 1984-11-15 1986-06-06 Mitsubishi Electric Corp デイジタル制御装置
JPH0535693A (ja) 1991-07-31 1993-02-12 Nec Corp データ転送装置
JPH05346908A (ja) * 1992-06-12 1993-12-27 Canon Inc マルチプロセッサシステム
JPH0822443A (ja) * 1994-07-07 1996-01-23 Hitachi Ltd プロセッサ間のデータ転送方式
US5708850A (en) 1994-07-27 1998-01-13 Sony Corporation Parallel processing system for time division multiplex data transfer including read/write dual port memory accessible to bus and digital signal processor during opposite phases of clock
FI97095C (fi) * 1994-10-31 1996-10-10 Nokia Mobile Phones Ltd TDMA-signaalien kehysajastuksen ohjaus
US5744741A (en) * 1995-01-13 1998-04-28 Yamaha Corporation Digital signal processing device for sound signal processing
JP2812246B2 (ja) * 1995-02-28 1998-10-22 ヤマハ株式会社 ディジタル信号処理装置
US8208654B2 (en) * 2001-10-30 2012-06-26 Unwired Technology Llc Noise cancellation for wireless audio distribution system
US6922783B2 (en) 2002-01-16 2005-07-26 Hewlett-Packard Development Company, L.P. Method and apparatus for conserving power on a multiprocessor integrated circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050193081A1 (en) * 2004-02-27 2005-09-01 Hans-Georg Gruber Multiprocessor system having a shared tightly coupled memory and method for communication between a plurality of processors

Also Published As

Publication number Publication date
US20110202746A1 (en) 2011-08-18
WO2009074327A3 (en) 2009-07-30
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WO2009074327A2 (en) 2009-06-18

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