CN109614152B - 硬件加速模块及存储设备 - Google Patents

Abstract

本发明公开了一种硬件加速模块及存储设备，所述硬件加速模块用于设置在数据链路层和物理层之间，所述硬件加速模块为流水线硬件加速结构，所述流水线硬件加速结构由多个流水线单元按照流水线形式构成。本发明有效地解决了存储设备的数据通路不能同时兼备数据吞吐量和灵活度的问题。

Description

硬件加速模块及存储设备

技术领域

本发明涉及集成电路领域和计算机技术领域，特别是涉及一种硬件加速模块及存储设备。

背景技术

存储控制器或存储设备(例如SSD(Solid State Disk，固体硬盘)、机械硬盘等)最关键指标为：足够数据读写速度(吞吐量)，同时具备足够的功能灵活度(可编程度)。而存储控制器中，传输层、数据链路层两部分作为整体与物理层之间的数据通路是最大设计瓶颈之一。

现有数据通路的设计中可以采用软件方案和纯硬件方案；其中，软件方案一般使用一个或多个CPU(Central Processing Unit，中央处理器)实现数据通路的控制，以保证存储控制器的灵活度。但传输层和数据链路层软件功能过度集中并且过多地参与数据通路功能，各层低速软件和所对应层高速硬件之间频繁交互，软硬件并行度和数据吞吐量较低。而在物理层存储器接口上则表现为无法满负荷运行。纯硬件方案(典型为专用集成电路)实现整个数据通路以保证数据吞吐量，但硬件实现会大幅降低设计的功能灵活度(可编程度)。

基于此，针对数据通路设计中不能同时兼备数据吞吐量和灵活度的问题，本领域未给出有效的解决方案。

发明内容

为了克服上述缺陷，本发明要解决的技术问题是提供一种硬件加速模块及存储设备，用以解决存储设备的数据通路不能同时兼备数据吞吐量和灵活度的问题。

为解决上述技术问题，本发明实施例提供一种硬件加速模块，所述硬件加速模块用于设置在数据链路层和物理层之间，所述硬件加速模块为流水线硬件加速结构，所述流水线硬件加速结构由多个流水线单元按照流水线形式构成。

可选地，所述流水线硬件加速结构设置有消息队列；所述消息队列用于接收所述多个流水线单元的消息，并设置有用于与所述数据链路层进行消息交互的消息接口、用于与物理层进行消息交互的消息接口以及用于与外部模块进行信息交互的外部消息接口。

可选地，所述外部消息接口的配置为以下之一：专用的中央处理器接口、中央处理器中断和中央处理器查询接口。

可选地，所述多个流水线单元包括多个写数据流水线单元和多个读数据流水线单元；所述流水线硬件加速结构包括写数据通路和读数据通路；所述多个写数据流水线单元按照流水线形式设置在所述写数据通路中，所述多个读数据流水线单元按照流水线形式设置在所述读数据通路中；所述写数据通路和读数据通路之间设置有读写通路切换开关。

可选地，所述多个写数据流水线单元包括依次设置的写数据通路控制和写数据缓冲单元、数据加密单元、数据加扰单元、冗余数据添加单元、纠错码编码单元、误码注入单元和写接口转换单元。

可选地，所述多个读数据流水线单元包括依次设置的读数据通路控制和读数据缓冲单元、数据解密单元、数据解扰单元、冗余数据消除单元、纠错码解码单元、纠错码解码预处理单元、误码注入单元和读接口转换单元。

可选地，所述流水线硬件加速结构还设置有流水线控制单元；所述流水线控制单元用于与所述数据链路层进行通信，并控制所述流水线硬件加速结构。

可选地，所述流水线控制单元在控制所述流水线硬件加速结构时，具体用于配置本地逻辑与物理地址映射、静态配置、动态配置、部分模块的上电启动数据配置、各个流水线单元的开始或关闭、读写通路选择、面向低功耗的控制，以及根据来自读读数据通路和写数据通路的缓冲空间信息，控制读和写请求。

为解决上述技术问题，本发明实施例提供一种存储设备，所述设备包括如上任意一项所述的硬件加速模块。

本发明实施例有益效果如下：

上述的各个实施例中有效解决存储设备的数据通路不能同时兼备数据吞吐量和灵活度的问题。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是本发明实施例中流水线硬件加速结构的位置示意图；

图2是本发明实施例中硬件加速模块的结构示意图；

图3是本发明实施例中硬件加速模块的应用示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本发明的说明，其本身没有特定的意义。因此，“模块”、“部件”或“单元”可以混合地使用。

使用用于区分元件的诸如“第一”、“第二”等前缀仅为了有利于本发明的说明，其本身没有特定的意义。

本发明实施例提供一种硬件加速模块，如图1所示，所述硬件加速模块用于设置在数据链路层和物理层之间，所述硬件加速模块为流水线硬件加速结构，所述流水线硬件加速结构由多个流水线单元按照流水线形式构成。

以下用一个具体实例，详细描述本发明实施例。

如图2所示，本实例中的硬件加速模块设置有消息队列；所述消息队列用于接收所述多个流水线单元的消息，并设置有用于与所述数据链路层进行消息交互的消息接口、用于与物理层进行消息交互的消息接口以及用于与外部模块进行信息交互的外部消息接口。

其中，所述多个流水线单元包括多个写数据流水线单元和多个读数据流水线单元；所述流水线硬件加速结构包括写数据通路和读数据通路；所述多个写数据流水线单元按照流水线形式设置在所述写数据通路中，所述多个读数据流水线单元按照流水线形式设置在所述读数据通路中；所述写数据通路和读数据通路之间设置有读写数据通路切换开关。

所述多个写数据流水线单元包括依次设置的写数据通路控制和写数据缓冲单元、数据加密单元、数据加扰单元、冗余数据添加单元、纠错码编码单元、误码注入单元和写接口转换单元。所述多个读数据流水线单元包括依次设置的读数据通路控制和读数据缓冲单元、数据解密单元、数据解扰单元、冗余数据消除单元、纠错码解码单元、纠错码解码预处理单元、误码注入单元和读接口转换单元。上述各个单元可以采用软件模块的形式实现，图2中省略单元两个字。

其中，所述流水线硬件加速结构还设置有流水线控制单元；所述流水线控制单元用于与所述数据链路层进行通信，并控制所述流水线硬件加速结构。在所述流水线控制单元在控制所述流水线硬件加速结构时，具体用于配置本地逻辑与物理地址映射、静态配置、动态配置、部分模块的上电启动数据配置、各个流水线单元的开始或关闭、读写数据通路选择、面向低功耗的控制，以及根据来自读读数据通路和写数据通路的缓冲空间信息，控制读和写请求。

本发明实施例对传输层、数据链路层中与数据通路相关的软件功能进行重新划分，使用了位于数据链路层下层和物理层之间的硬件流水线结构独立处理对应的数据通路功能：

其中，流水线可实现高速传输，大量减少硬件与软件在数据流过程中的交互，软件(CPU)只需要在每个数据流开始时进行必要配置而无需频繁参与数据流的过程。

并且，在每个数据流结尾，硬件消息需要反馈给CPU。流水线支持集中的与CPU的消息交互接口，可以支持通用的中断或查询，也可以支持非通用的特殊CPU硬件接口。并且消息交互接口是可编程的。

同时，流水线专门设计了对应可编程功能，大幅降低了由于硬件设计而引入的功能灵活度问题，有效解决纯硬件涉及的如下问题：

(1)硬件无法灵活控制数据通路上包含哪些步骤,过滤哪些步骤。或者在不影响数据通路功能的前提下，选择让数据通路某个或某几个步骤独立做特定的动作等。

(2)即便仅是数据通路中某个独立步骤的一个子功能出错，那么整个控制器都可能会因为此错误无法用软件屏蔽(workaround)而不能正常工作，甚至完全失效

(3)源于(1)，某个或某些步骤的可测试性差，导致后期的测试和调试困难明显增大，甚至无法定位问题

(4)主流纠错功能(ECC)往往基于软信息(即soft information)，必须在ECC解码纠错前在数据通路中实现预处理(pre-process)。而硬件实现的数据通路往往无法灵活支持可配置的软信息预处理，最终导致存储控制器效率大幅降低，甚至无法纠错。

详细地，在写数据通路中，数据加密单元为了数据安全，用于加密数据。数据加扰单元主要是因为纠错码对输入数据模式的需要，以及存储器对写数据行为和写数据0/1分布的要求，主要用于于对数据进行加扰。冗余数据添加单元用于冗余数据添加，主要为了匹配ECC码字输入长度，也可以提供额外的数据正确性检验功能。纠错码编码单元会在输入数据后面加入校验码以实现关键的纠错功能。误码注入单元主要为了模拟存储器产生的随机误码，可用于ECC解码流程的测试、ECC解码调校、误码相关的软件测试等。写接口转换单元主要是为了将写数据通路内部的接口时序统一转换为可与外部通信的接口协议。

写数据通路中的写数据缓冲(write buffer)和对应的写数据通路控制部分可以提供实时的可用空间信息，流水线控制单元(Pipeline control unit)收到信息后决定是否发送“写请求”给数据链路层上层。此功能是数据链路层硬件之间的交互而没有软件参与，且可以选择开启或关闭。

写数据通路每个独立流水线单元都可以把自己的状态或结果信息推入写数据通路消息队列，CPU可以高效地批处理所有消息，特别是当消息接口是定制的硬件接口时。此外写消息队列也提供物理层直接的消息接口，以及可编程的外接的消息接口。此消息接口可以配置为CPU中断模式或者CPU查询模式。

写数据通路会从流水线控制单元中接收两种配置信息。一类是全局配置，也称静态配置，即会同时作用于所有写数据通路组成部分的配置。一类是数据同步配置，也称动态配置，即配置信息同步于每个数据包，而不同数据包之间的配置信息可能不同，且不同写数据流水线单元只有接收到对应数据包时才将不同动态配置作用于对应数据包。

综上，此结构可以使数据链路层以及更上面传输层的软件专注于速度相对较慢的系统级控制功能上。相对于软件，硬件可以独立地、并行地完成流水线中包含的所有流水线单元。

其中读数据通路基本是写数据通路的逆过程，增加的流水线单元可以包括：

纠错码预处理主要针对基于软信息(soft information,本质为概率)的ECC解码，当然也可以不用。

“读请求”是指当读数据缓冲中有足够的数据让数据链路层上层取走。

时间同步记录，主要是为数据链路层上层或传输层的软件提供读数据流的同步信息和时间戳，以计时器的形式体现。读数据通路中的其他流水线单元参考上面的写数据通路内容。

本发明实施例中流水线控制单元直接和上层软件通信，负责整个流水线硬件加速结构的控制，包括：本地逻辑与物理地址映射，静态配置，动态配置，部分模块的上电启动数据配置，流水线各个步骤开始或关闭，读写数据通路选择，面向低功耗相关的控制，以及根据来自读和写数据通路的buffer空间信息，实时控制读和写请求等。

本发明实施例中读写数据通路切换会根据流水线单元中的静态和动态配置信息，将写数据通路的数据正常输出到物理层写接口，或者直接写回到同属于Pipeline的读数据通路(loopback模式)。

本发明实施例中支持可编程的ECC解码预处理功能，包含多种模式。可以完全由软件配置数据，也可以完全由硬件配置，也可以将软硬件配置混合。

本发明实施例中消息队列(即消息接口)支持可编程的内部和外部消息源，可以配置为支持专用CPU接口，也可以配置为常规的中断或者查询接口。也就是说，所述外部消息接口的配置为以下之一：专用的中央处理器接口、中央处理器中断和中央处理器查询接口。

具体的，设置在SSD控制芯片和SSD固态硬盘中的硬件加速模块，其流水线硬件加速结构的应用如图3所示。其中，本应用中主要着眼于数据链路层，因此“存储器”或“存储设备”中物理层不局限于固定物理介质，如各种FLASH，磁盘，各种RAM等都可以；流水线控制单元可以是独立的控制模块，也可以将读请求和写请求的功能对应放在读通路或者写通路中；流水线硬件加速结构中，写和读两个通路中各自的消息队列可以分开，也可合并成一个，而且外部预留接口可以不使用；消息队列与上层软件通信接口可以为应用举例中的定制接口，也可以为中断或者查询等常规方式，后者会降低Pipeline的吞吐量；读请求和写请求接口可以为应用举例中的定制接口，也可以为中断或者查询等常规方式，后者会降低Pipeline的吞吐量；读写数据接口不局限于任何协议，AXI，AHB，OCP，OPB或任何定制协议均可；Pipeline中的流水线单元，即加解密，加解扰，冗余添加消除，ECC编解码等流水线单元，不固定于任何算法，可以为方案举例中的相应方式，也可以采用其他方式。比如加解密可以使用DES或3DES，ECC可以使用BCH等；误码注入可以在Pipeline中只用一个，而且其位置可以在读写接口转换模块的下一层。

基于上述实施例，本发明实施例还提供一种存储设备，所述设备包括如上任意所述的硬件加速模块。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本发明各个实施例所述的方法。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (5)

1.一种硬件加速模块，其特征在于，所述硬件加速模块设置在存储控制器或存储设备数据链路层和物理层之间，所述硬件加速模块为流水线硬件加速结构，所述流水线硬件加速结构由多个流水线单元按照流水线形式构成；

所述流水线硬件加速结构设置有消息队列；所述消息队列用于接收所述多个流水线单元的消息，并设置有用于与所述数据链路层进行消息交互的消息接口、用于与物理层进行消息交互的消息接口以及用于与外部模块进行信息交互的外部消息接口；

所述多个流水线单元包括多个写数据流水线单元和多个读数据流水线单元；所述流水线硬件加速结构包括写数据通路和读数据通路；所述多个写数据流水线单元按照流水线形式设置在所述写数据通路中，所述多个读数据流水线单元按照流水线形式设置在所述读数据通路中；所述写数据通路和读数据通路之间设置有读写通路切换开关；

所述流水线硬件加速结构还设置有流水线控制单元；所述流水线控制单元用于与所述数据链路层进行通信，并控制所述流水线硬件加速结构；

所述流水线控制单元在控制所述流水线硬件加速结构时，具体用于配置本地逻辑与物理地址映射、静态配置、动态配置、部分模块的上电启动数据配置、各个流水线单元的开始或关闭、读写通路选择、面向低功耗的控制，以及根据来自读数据通路和写数据通路的缓冲空间信息，控制读和写请求。

2.如权利要求1所述的硬件加速模块，其特征在于，所述外部消息接口的配置为以下之一：专用的中央处理器接口、中央处理器中断和中央处理器查询接口。

3.如权利要求1所述的硬件加速模块，其特征在于，所述多个写数据流水线单元包括依次设置的写数据通路控制和写数据缓冲单元、数据加密单元、数据加扰单元、冗余数据添加单元、纠错码编码单元、误码注入单元和写接口转换单元。

4.如权利要求1所述的硬件加速模块，其特征在于，所述多个读数据流水线单元包括依次设置的读数据通路控制和读数据缓冲单元、数据解密单元、数据解扰单元、冗余数据消除单元、纠错码解码单元、纠错码解码预处理单元、误码注入单元和读接口转换单元。

5.一种存储设备，其特征在于，所述设备包括如权利要求1-4中任意一项所述的硬件加速模块。

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