JP5458283B2

JP5458283B2 - 処理アーキテクチャ

Info

Publication number: JP5458283B2
Application number: JP2010537316A
Authority: JP
Inventors: フランソワ、シャンセル; ジャン‐マルク、グリモー
Original assignee: エスティー‐エリクソン、ソシエテ、アノニム
Priority date: 2007-12-12
Filing date: 2008-12-11
Publication date: 2014-04-02
Anticipated expiration: 2028-12-11
Also published as: WO2009074327A3; CN101911049B; EP2240866A2; WO2009074327A2; US20110202746A1; US8635382B2; CN101911049A; JP2011511334A

Description

本発明は、処理装置に関し、さらに詳細には、携帯電話のようなポータブル通信デバイス用の処理装置に関する。

複雑な集積回路において、処理装置は通常、複数のコアまたはプロセッサにわたり分散される。一般に、マスタ・プロセッサ２（他の状況では、中央処理装置（ＣＰＵ）として知られる）は、システムの制御に専用であり、１つまたは複数の特殊スレーブ・プロセッサ４（他の状況では、デジタル信号プロセッサ（ＤＳＰ）として知られる）は、デジタル信号の処理に専用である。（携帯電話のような）ポータブル通信デバイスにおいて、デジタル信号処理は、（図１に示されるように）オーディオ処理、ビデオ処理、または通信チャネル・コーディングを含むことができる。

一部のアプリケーションにおいて、信号処理は、強く依存的である場合もある。たとえば、チャネル処理が情報を共有して、スピーチ処理と同期化される必要があるような、移動体通信アプリケーション（２Ｇおよび３Ｇ）の場合がこれにあてはまる。

図２に示されるように、すべてのリンクされた信号処理を単一の一意のＤＳＰサブシステム６において実施することが知られている。そのような場合、プロセスは同一のＤＳＰユニットで行われるので、さまざまな並行プロセス（つまりオーディオおよび電気通信）間で情報を共有することに、ハードウェア上の制限はない。しかし、共有メモリ８およびダイレクト・メモリ・アクセス（ＤＭＡ）コントローラ９は、サブシステムがＣＰＵと情報を交換するために必要とされる。

単一の統合ＤＳＰソリューションを使用することにより、高度なリアルタイムの組み込みファームウェアに加えて強力なＣＰＵが必要とされる。したがって、そのような処理装置を実施、検証、および保守することは複雑な作業である。さらに、すべてのプロセス間の依存性とは、これらのすべてのプロセスが安定している場合に限りシステムが成熟状態にあるということを意味する。

代替の手法は、図３に示されるように、１つのユニット（ＤＳＰ１）を電気通信処理用に、１つのユニット（ＤＳＰ２）をオーディオ処理用にして、２つの別個のＤＳＰユニット１０および１２を使用することである。しかし、情報がサブシステム間で直接共有できないという点で、この代替の手法に付随する欠点がある。

本発明により、中央処理装置、第１および第２のデジタル信号処理ユニット、中央処理装置と第１のデジタル信号処理ユニット間で共有されるデータを格納するように適合された第１のデュアル・ポート・メモリ・ユニット、および中央処理装置と第２のデジタル信号処理ユニット間で共有されるデータを格納するように適合された第２のデュアル・ポート・メモリ・ユニットを備え、第１のデュアル・ポート・メモリ・ユニットは、中央処理装置を使用することなく第１および第２のデジタル信号処理ユニット間で共有されるデータを格納するように適合されるポータブル通信デバイスのための処理装置が提示される。

このようにして、本発明は、中央処理装置を妨げることなく、デジタル信号処理のサブシステム間でデータを共有するために使用されてもよい。さらに、デジタル処理サブシステムが（ハードウェアの観点から）相互に独立しているので、サブシステムは他のサブシステムを考慮に入れることなく変更／更新されてもよく、その結果処理装置の統合、検証、保守、および展開を容易にすることができる。

装置は、タイミング基準信号を第１および第２のデジタル信号処理ユニットに出力するように適合されたタイマーをさらに備えることができる。このタイマーは、デジタル信号処理ユニットが割り込み信号を必要とせずに同期化できるようにするので、デジタル信号処理を完全な独立状態にする。

本発明の実施形態は、移動体通信デバイス（電話、ラップトップ、ＰＤＡ、ヘッドセットなど）に使用されてもよい。

さらに、実施形態は、別個のデジタル信号処理ユニットが信号またはネットワークに同期化されるようにすることもできる。したがって、たとえば、オーディオ処理および通信チャネル・コーディングは、同期化されてもよい。

本発明の実施形態は、これ以降、添付の図面を参照して、純粋に例示により説明される。

ポータブル通信デバイスの標準的な集積回路を示すブロック図である。単一の一意のＤＳＰサブシステムが信号処理用に提供される、ポータブル通信デバイスの標準的な集積回路を示すブロック図である。２つの別個のＤＳＰユニット（１つのユニットは電気通信処理用、および１つのユニットはオーディオ処理用）が提供される、ポータブル通信デバイスの標準的な集積回路を示すブロック図である。本発明の実施形態による処理装置を示すブロック図である。

全体を通じて、類似する参照番号は同様の要素を表す。

本発明の実施形態は、回路のＣＰＵを妨げることなくＤＳＰサブシステム間のデータの共有を可能にする集積回路のための処理アーキテクチャを提供する。そのような実施形態において、共有メモリ・ユニットはＣＰＵとＤＳＰユニットとの間に位置し、ＣＰＵとＤＳＰユニット間でデータを共有できるようにするだけでなく、ＣＰＵとは無関係にＤＳＰユニット間でデータを共有できるようにする。

図４を参照すると、本発明の実施形態による携帯電話向けの処理装置は、マルチレイヤ通信バス１４に接続されたＣＰＵ２と、第１（ＤＳＰ１）および第２（ＤＳＰ２）のデジタル信号処理ユニットと、中央処理装置と第１のデジタル信号処理ユニット（ＤＳＰ１）間で共有されるデータを格納するように適合された第１のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ１）と、中央処理装置と第２のデジタル信号処理ユニット（ＤＳＰ２）間で共有されるデータを格納するように適合された第２のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ２）とを備える。

第１（ＤＳＰ１）および第２（ＤＳＰ２）のデジタル信号処理ユニットは、相互に独立しており、異なる種類のデジタル信号処理に専用である。ここで、第１のデジタル信号処理ユニット（ＤＳＰ１）は、電気通信処理用に特別に適合および／または最適化され、第２のデジタル信号処理ユニット（ＤＳＰ２）は、オーディオ処理用に特別に適合および／または最適化される。

第１（ＤＭＡ１）および第２（ＤＭＡ２）のダイレクト・アクセス・メモリ・コントローラもまた、それぞれ第１（ＤＰＲＡＭ１）および第２（ＤＰＲＡＭ２）のデュアル・ポート・ランダム・アクセス・メモリ・ユニットに格納されるデータへのアクセスを制御するために提供される。ダイレクト・アクセス・メモリ・コントローラは、デジタル信号処理ユニットがＣＰＵメモリ領域にアクセスできるようにする。第１（ＤＰＲＡＭ１）および第２（ＤＰＲＡＭ２）のデュアル・ポート・ランダム・アクセス・メモリ・ユニットはいずれもＣＰＵメモリ領域にあるので、デジタル信号処理ユニットは共にもう一方のデュアル・ポート・ランダム・アクセス・メモリ・ユニットにアクセスすることができる。

第１のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ１）は、通信バス、第１のダイレクト・アクセス・メモリ・コントローラ（ＤＭＡ１）、第１のデジタル信号処理ユニット（ＤＳＰ１）、および第２のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ２）に結合される。さらに、第２のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ２）は、通信バス、第２のダイレクト・アクセス・メモリ・コントローラ（ＤＭＡ２）、第２のデジタル信号処理ユニット（ＤＳＰ２）、および第１のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ１）に結合される。

このようにして、第１のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ１）は、ＣＰＵを妨げることなく、第１（ＤＳＰ１）と第２（ＤＳＰ２）のデジタル信号処理ユニット間で共有されるデータを格納することができる。一例として、第１のデジタル信号処理ユニット（ＤＳＰ１）は、第１のダイレクト・アクセス・メモリ・コントローラ（ＤＭＡ１）を使用して、データの書き込み／読み取りを行うべきＣＰＵメモリ領域内の場所を指し示すアドレスを供給される。このアドレスに第２のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ２）を指し示させることによって、第１のデジタル信号処理ユニット（ＤＳＰ１）は、第２のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ２）に自動的にアクセスする。

第１のデジタル信号処理ユニット（ＤＳＰ１）は、マスタ・ユニットとなるように配置され、第２のデジタル信号処理ユニット（ＤＳＰ２）は、スレーブ・ユニットとなるように配置される。したがって、第２のデジタル信号処理ユニット（ＤＳＰ２）は、第１のデジタル信号処理ユニット（ＤＳＰ１）から独立していてもよい。

情報を共有するため、第１のデジタル信号処理ユニット（ＤＳＰ１）は、第１のダイレクト・アクセス・メモリ・コントローラ（ＤＭＡ１）およびマルチレイヤ通信バス（１０）のレイヤを介して第２のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ２）にアクセスすることができる。したがって、第１のデジタル信号処理ユニット（ＤＳＰ１）は、ＣＰＵにアクセスするかまたはＣＰＵを使用することなく（つまり、ＣＰＵからの命令を受信することなく、および／またはＣＰＵの処理手段にアクセスすることなく）、第２のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ２）に格納されているデータにアクセスすることができる。

各ＤＳＰユニットがＣＰＵと一部の制御レジスタおよびデータ・バッファを共有する（それぞれのデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ）からの）知識を使用して、第１（ＤＳＰ１）と第２（ＤＳＰ２）のデジタル信号処理ユニット間で共有されるべき情報は、第２のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ２）に格納される。言い換えれば、情報を共有するため、第１（ＤＳＰ１）および第２（ＤＳＰ２）のデジタル信号処理ユニットは、第２のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ２）に格納されたデータのみを使用する。

タイミング基準信号を第１（ＤＳＰ１）および第２（ＤＳＰ２）のデジタル信号処理ユニットに出力するタイマーが提供されることもまた、図４から分かるであろう。ここで、タイマーは、携帯電話によって使用される通信ネットワークに同期化され、そのためネットワークと同期化される共通の割り込み信号（つまり、ＧＳＭのＴＤＭＡフレーム）を供給する。

第１のデジタル信号処理ユニット（ＳＤＰ１）によって行われる処理は、共通の割り込み信号に従って全体にスケジュールされる。

スピーチ処理が第２のデジタル信号処理ユニット（ＤＳＰ２）によって行われる必要がある場合（つまり、ＧＳＭスピーチ・コールが処理される必要があるとき）、第２のデジタル信号処理ユニット（ＤＳＰ２）上で稼働しているスピーチ・プロセスは、電気通信プロセスと同期化されるように、割り込み信号に従って開始される必要がある。カウンタ値（Ｔ２カウンタと呼ばれる）もまた、スピーチ処理を電気通信処理と同期化するために使用される。このＴ２カウンタは、第１のデジタル信号処理ユニット（ＤＳＰ１）によって認識されるが、ＤＳＰ１はＴ２カウンタを第２のデジタル信号処理ユニット（ＳＤＰ２）に送信するように適合されてもよい。

スピーチ処理を必要としないその他すべてのプロセス（つまり、ＧＳＭスピーチを含まないマルチメディア通信）に対して、第２のデジタル信号処理ユニット（ＤＳＰ２）は、共通の割り込み信号を考慮することはなく、オフに切り替えられてもよい。

したがって、第１のデジタル信号処理ユニット（ＤＳＰ１）が、通信ネットワークに連続的に同期化する必要のある処理を実行するのに対して、第２のデジタル信号処理ユニット（ＤＳＰ２）は、断続的にしか処理を実行しないが、処理が実行されるとき、そのような処理は通信ネットワークに同期化されてもよいことが理解されよう。

必要に応じてデータが存在することを保証するため、セマフォー機構体が使用される。たとえば、第２のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ２）の一部のレジスタは、第１のデジタル信号処理ユニット（ＤＳＰ１）が一部のデータを転送すると第１のデジタル信号処理ユニット（ＤＳＰ１）によって上書きされ、第２のデジタル信号処理ユニット（ＤＳＰ２）は、データを処理する前にこれらのレジスタを検査する。しかし、正しくプログラムされたアーキテクチャは完全に予測可能なので、上記の機構体はあくまでフェイルセーフとして使用される。

第１（ＤＳＰ１）および第２（ＤＳＰ２）のデジタル信号処理ユニットは、相互に独立して動作できることを理解されたい。ＣＰＵは、第１のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ１）を介して、第２のデュアル・ポート・ランダム・アクセス・メモリ・ユニット（ＤＰＲＡＭ２）のアドレスを第１のデジタル信号処理ユニット（ＤＳＰ１）に静的に供給することができる。

両方のＤＳＰユニットによって使用されるレジスタはわずかである（一方の側の読み取りアクセスおよびもう一方の書き込みアクセス）。それらの定義は凍結される。このことを踏まえ、各ファームウェア・ユニットは、もう一方のファームウェア・ユニットを考慮することなく、独立して展開することができる。

ＧＳＭ携帯電話に採用される場合、実施形態は、オーディオおよび電気通信プロセスが２つの別個のＤＳＰユニットで同期化されるようにすることができる。したがって、オーディオ処理をＧＳＭ電気通信処理から分離させることで、ＧＳＭ電気通信処理はその他の電気通信規格（たとえば、ＵＭＴＳまたはＶｏＩＰ）またはその他のオーディオ・アプリケーション（たとえば、マルチメディア）に容易に再使用されてもよい。

さらに、同期化機構体のデバッグを可能にするため、ＣＰＵは、第１（ＤＳＰ１）または第２（ＤＳＰ２）のデジタル信号処理ユニットの役割を果たすことができる。したがって、各ＤＳＰサブシステムは、単独でテストされてもよい。結果として、サブシステムのうちの１つが成熟すると（特に電気通信）、たとえば商用の要件に対して拡張可能である、および／または対応する必要のある、その他のサブシステムの変更または進化に妨げられる必要はなくなる。

本発明の実施形態は、ＤＳＰサブシステムが、ＣＰＵを使用することなく情報を共有および／または同期化できるようにする。したがって、ＤＳＰサブシステムは、ＣＰＵが省電力またはスリープ・モードにあっても動作することができる。

本発明はまた、サブシステムの開発が分離されるようにして、それにより機能強化、統合、検証、およびサポートを容易に行うことができるようにする。研究は、非常に複雑なユースケースを考慮する必要もなく、（電気通信またはオーディオのような）単一処理サブシステムに主力を注ぐことができる場合には、カスタマ側でバグ／エラーを検査することがさらに容易であることを示している。

プロセッサ間でプロセスを区分化すること、および共有メモリを区分化することで、ソフトウェア開発を簡略化して、さまざまなチームがさまざまなサブシステム（ＣＰＵ、ＤＳＰ１およびＤＳＰ２）のソフトウェアを容易に開発できるようにする。１つのサブシステム用のソフトウェアは、その他のサブシステムのソフトウェアへの影響を最小限に抑えながら、機能強化されてもよい。

前述の実施形態は本発明を制限するのではなく、本発明を例示するものであること、および当業者であれば後続の特許請求の範囲によって定義される本発明の範囲を逸脱することなく多数の代替実施形態を設計できることに留意されたい。

たとえば、図４の実施形態は、ＧＳＭ携帯電話の事例を参照して説明されているが、その他の移動体規格（２Ｇ、３Ｇ、またはＶｏＩＰなど）向けに他の実施形態が容易に開発されてもよい。

Claims

ポータブル通信デバイスのための処理装置であって、
中央処理装置（ＣＰＵ）と、
第１（ＤＳＰ１）および第２（ＤＳＰ２）のデジタル信号処理ユニットと、
ＣＰＵメモリ領域内にあり、前記中央処理装置と前記第１のデジタル信号処理ユニット（ＤＳＰ１）との間で共有されるデータを格納するように適合された第１のデュアル・ポート・メモリ・ユニット（ＤＰＲＡＭ１）と、
前記ＣＰＵメモリ領域内にあり、前記中央処理装置と前記第２のデジタル信号処理ユニット（ＤＳＰ２）との間で共有されるデータを格納するように適合された第２のデュアル・ポート・メモリ・ユニット（ＤＰＲＡＭ２）とを備え、
前記第１のデュアル・ポート・メモリ・ユニット（ＤＰＲＡＭ１）は、前記中央処理装置（ＣＰＵ）を使用することなく、前記第１（ＤＳＰ１）と第２（ＤＳＰ２）のデジタル信号処理ユニット間で共有されるデータを格納するように適合され、
前記処理装置は、
それぞれ前記第１（ＤＰＲＡＭ１）および第２（ＤＰＲＡＭ２）のデュアル・ポート・メモリ・ユニットに格納されるデータへのアクセスを制御するように適合された第１（ＤＭＡ１）および第２（ＤＭＡ２）のダイレクト・アクセス・メモリ・コントローラであって、そのそれぞれは、対応するデジタル信号処理ユニット（ＤＳＰ１，ＤＳＰ２）が、他のデュアル・ポート・メモリ・ユニットにアクセスできるよう、前記ＣＰＵメモリ領域にアクセス可能にする、第１（ＤＭＡ１）および第２（ＤＭＡ２）のダイレクト・アクセス・メモリ・コントローラと、
前記中央処理装置（ＣＰＵ）に接続された通信バスと、をさらに備え、
前記第１のデュアル・ポート・メモリ・ユニット（ＤＰＲＡＭ１）は、前記通信バス、前記第１のダイレクト・アクセス・メモリ・コントローラ（ＤＭＡ１）、前記第１のデジタル信号処理ユニット（ＤＳＰ１）、および前記第２のデュアル・ポート・メモリ・ユニット（ＤＰＲＡＭ２）に結合され、
前記第２のデュアル・ポート・メモリ・ユニット（ＤＰＲＡＭ２）は、前記通信バス、前記第２のダイレクト・アクセス・メモリ・コントローラ（ＤＭＡ２）、前記第２のデジタル信号処理ユニット（ＤＳＰ２）、および前記第１のデュアル・ポート・メモリ・ユニット（ＤＰＲＡＭ１）に結合される処理装置。
タイミング基準信号を前記第１（ＤＳＰ１）および第２（ＤＳＰ２）のデジタル信号処理ユニットに出力するように適合されたタイマーをさらに備える請求項１に記載の処理装置。
前記タイマーは通信ネットワークに同期化される請求項２に記載の処理装置。
前記第１のデジタル信号処理ユニット（ＤＳＰ１）は、前記通信ネットワークとの連続的な同期化を必要とする処理を実行するように適合される請求項３に記載の処理装置。
前記第２のデジタル信号処理ユニット（ＤＳＰ２）は、連続的には実行されないが、実行されるとき、前記通信ネットワークとの同期化を必要とする処理を実行するように適合される請求項３または４に記載の処理装置。
前記第２のデジタル信号処理ユニット（ＤＳＰ２）は、使用中ではないとき、オフに切り替えられるように適合される請求項１から５のいずれかに記載の処理装置。
請求項１から６のいずれかに記載の処理装置を備える電子デバイス。
前記電子デバイスはポータブル通信デバイスである請求項７に記載の電子デバイス。
中央処理装置（ＣＰＵ）と、
第１（ＤＳＰ１）および第２の（ＤＳＰ２）デジタル信号処理ユニットと、
ＣＰＵメモリ領域内にある第１（ＤＰＲＡＭ１）および第２（ＤＰＲＡＭ２）のデュアル・ポート・メモリ・ユニットと、を備える装置においてデータを処理する方法であって、
前記中央処理装置と前記第１のデジタル信号処理ユニット（ＤＳＰ１）との間で共有されるデータを前記第１のデュアル・ポート・メモリ・ユニット（ＤＰＲＡＭ１）に格納するステップと、
前記中央処理装置と前記第２のデジタル信号処理ユニット（ＤＳＰ２）との間で共有されるデータを前記第２のデュアル・ポート・メモリ・ユニット（ＤＰＲＡＭ２）に格納するステップと、
前記第１および第２のデジタル信号処理ユニットのそれぞれと関連付けられたダイレクト・アクセス・メモリ・コントローラを使って、前記第１のデジタル信号処理ユニットが前記ＣＰＵメモリ領域にアクセスできるようにすることにより、前記中央処理装置（ＣＰＵ）を使用することなく、前記第１（ＤＳＰ１）と第２（ＤＳＰ２）のデジタル信号処理ユニット間で共有されるデータを、前記第２のデュアル・ポート・メモリ・ユニット（ＤＰＲＡＭ２）に格納するステップとを備える方法。
コンピュータ・プログラムであって、コンピュータ上で実行されるとき、請求項９に記載のすべてのステップを実行するように適合されたコンピュータ・プログラム・コード手段を備えるコンピュータ・プログラム。
コンピュータ可読媒体上で具現される請求項１０に記載のコンピュータ・プログラム。