JPH0822443A - プロセッサ間のデータ転送方式 - Google Patents
プロセッサ間のデータ転送方式Info
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- JPH0822443A JPH0822443A JP15565894A JP15565894A JPH0822443A JP H0822443 A JPH0822443 A JP H0822443A JP 15565894 A JP15565894 A JP 15565894A JP 15565894 A JP15565894 A JP 15565894A JP H0822443 A JPH0822443 A JP H0822443A
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- port memory
- chip microcomputer
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Abstract
(57)【要約】
【目的】本発明は、中央処理装置の処理速度の低下を防
止することに加え、主記憶装置から小容量のデュアルポ
ートメモリを内蔵した複数のシングルチップマイコンに
データを円滑に転送することを目的とする。 【構成】本発明におけるプロセッサ間のデータ転送方式
では、デュアルポートメモリとシングルチップマイコン
間に、コントロールレジスタ６０，デュアルポートメモ
リアドレス演算回路６１，ＤＭＡタイミング制御回路６
２，シングルチップマイコンメモリアドレス演算回路６
３，ＤＭＡハンドラ６４により構成する制御回路６を設
定した。
止することに加え、主記憶装置から小容量のデュアルポ
ートメモリを内蔵した複数のシングルチップマイコンに
データを円滑に転送することを目的とする。 【構成】本発明におけるプロセッサ間のデータ転送方式
では、デュアルポートメモリとシングルチップマイコン
間に、コントロールレジスタ６０，デュアルポートメモ
リアドレス演算回路６１，ＤＭＡタイミング制御回路６
２，シングルチップマイコンメモリアドレス演算回路６
３，ＤＭＡハンドラ６４により構成する制御回路６を設
定した。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置が、中央
処理装置を接続したバスとは別のバスに接続した複数の
シングルチップマイコンに対してアクセスを行うマルチ
プロセッサシステムにおけるデータ転送方式に関する。
処理装置を接続したバスとは別のバスに接続した複数の
シングルチップマイコンに対してアクセスを行うマルチ
プロセッサシステムにおけるデータ転送方式に関する。
【０００２】
【従来の技術】従来の方式を図３に示す。図３は、中央
処理装置１と主記憶装置２と小容量のデュアルポートメ
モリを内蔵した複数のシングルチップマイコン９ａ，９
ｂを共通のアドレス・バス３，データ・バス４に接続し
たマルチプロセッサシステムである。この方式では、中
央処理装置１が、主記憶装置２から読み出したデータ
を、当該シングルチップマイコン９ａ，９ｂ内蔵の小容
量のデュアルポートメモリに転送するが、このシングル
チップマイコン９ａ，９ｂ内蔵のデュアルポートメモリ
は容量が小さいため、小容量のデュアルポートメモリを
内蔵したシングルチップマイコンに転送すべきデータ
が、その容量を上回る場合、複数回に分けてデータ転送
を行う必要がある。また、シングルチップマイコン９
ａ，９ｂが、内蔵の小容量のデュアルポートメモリか
ら、内部記憶装置にデータを移し終えたことを、中央処
理装置１に認知させる手段を持たないことから、中央処
理装置１が、常に、シングルチップマイコン９ａ，９ｂ
内蔵の小容量のデュアルポートメモリの状態を監視する
必要があることにより、中央処理装置１の負荷が増し、
処理速度が低下してしまう。
処理装置１と主記憶装置２と小容量のデュアルポートメ
モリを内蔵した複数のシングルチップマイコン９ａ，９
ｂを共通のアドレス・バス３，データ・バス４に接続し
たマルチプロセッサシステムである。この方式では、中
央処理装置１が、主記憶装置２から読み出したデータ
を、当該シングルチップマイコン９ａ，９ｂ内蔵の小容
量のデュアルポートメモリに転送するが、このシングル
チップマイコン９ａ，９ｂ内蔵のデュアルポートメモリ
は容量が小さいため、小容量のデュアルポートメモリを
内蔵したシングルチップマイコンに転送すべきデータ
が、その容量を上回る場合、複数回に分けてデータ転送
を行う必要がある。また、シングルチップマイコン９
ａ，９ｂが、内蔵の小容量のデュアルポートメモリか
ら、内部記憶装置にデータを移し終えたことを、中央処
理装置１に認知させる手段を持たないことから、中央処
理装置１が、常に、シングルチップマイコン９ａ，９ｂ
内蔵の小容量のデュアルポートメモリの状態を監視する
必要があることにより、中央処理装置１の負荷が増し、
処理速度が低下してしまう。
【０００３】
【発明が解決しようとする課題】従来の技術である図３
に示す方式では、この方式では、中央処理装置１が、主
記憶装置２から読み出したデータを、当該シングルチッ
プマイコン９ａ，９ｂ内蔵の小容量のデュアルポートメ
モリに転送するが、このシングルチップマイコン９ａ，
９ｂ内蔵のデュアルポートメモリは容量が小さいため、
中央処理装置１が主記憶装置２から読み出したデータ
が、その容量を上回る場合、複数回に分けてデータ転送
を行う必要があると共に、シングルチップマイコン９
ａ，９ｂが、内蔵の小容量のデュアルポートメモリか
ら、内部記憶装置にデータを移し終えたことを、中央処
理装置１に認知させる手段を持たないことから、中央処
理装置１が、常に、シングルチップマイコン９ａ，９ｂ
内蔵の小容量のデュアルポートメモリの状態を監視する
必要があることにより、中央処理装置１の負荷が増し、
処理速度が低下してしまうことが問題だった。
に示す方式では、この方式では、中央処理装置１が、主
記憶装置２から読み出したデータを、当該シングルチッ
プマイコン９ａ，９ｂ内蔵の小容量のデュアルポートメ
モリに転送するが、このシングルチップマイコン９ａ，
９ｂ内蔵のデュアルポートメモリは容量が小さいため、
中央処理装置１が主記憶装置２から読み出したデータ
が、その容量を上回る場合、複数回に分けてデータ転送
を行う必要があると共に、シングルチップマイコン９
ａ，９ｂが、内蔵の小容量のデュアルポートメモリか
ら、内部記憶装置にデータを移し終えたことを、中央処
理装置１に認知させる手段を持たないことから、中央処
理装置１が、常に、シングルチップマイコン９ａ，９ｂ
内蔵の小容量のデュアルポートメモリの状態を監視する
必要があることにより、中央処理装置１の負荷が増し、
処理速度が低下してしまうことが問題だった。
【０００４】
【課題を解決するための手段】本発明におけるデータ転
送方式では、共通のバスに接続した中央処理装置と主記
憶装置、及び、前述したバスとは異なる共通のバスに接
続した、小容量のデュアルポートメモリ内蔵の複数のシ
ングルチップマイコンを、大容量のデュアルポートメモ
リを介して接続し、小容量のデュアルポートメモリ内蔵
の複数のシングルチップマイコンを接続した共通のバス
と、大容量のデュアルポートメモリの一方のポートの間
に、主記憶装置から、大容量のデュアルポートメモリの
当該エリアに転送した語数をカウントするレジスタと、
大容量のデュアルポートメモリのエリアから、当該シン
グルチップマイコン内蔵の、小容量のデュアルポートメ
モリにＤＭＡ転送した語数をカウントするレジスタと、
シングルチップマイコン内蔵の、小容量のデュアルポー
トメモリ上の全てのデータを、そのシングルチップマイ
コン内部の記憶装置に移したことを示す終了フラグによ
り構成するコントロールレジスタを、前記エリア数備
え、中央処理装置が、大容量のデュアルポートメモリの
分割したエリアの一つに転送したデータを、シングルチ
ップマイコン内蔵の小容量のデュアルポートメモリの容
量単位に分割し、また、その分割したデータを、当該シ
ングルチップマイコン内蔵の小容量のデュアルポートメ
モリに対し、中央処理装置の動作に関係なく、エリア内
のデータが無くなるまで、反復してＤＭＡ転送する機能
を有し、また、一つの、小容量のデュアルポートメモリ
を内蔵したシングルチップマイコンに、分割したデータ
をＤＭＡ転送を行った後に、そのシングルチップマイコ
ンが、内蔵の小容量のデュアルポートメモリから、内部
記憶装置にデータを移すのに要する時間、上述した手法
にて、大容量のデュアルポートメモリの、先述したエリ
アとは異なるエリアに割り付けた、他のシングルチップ
マイコン内蔵の小容量のデュアルポートメモリにＤＭＡ
転送する制御回路を設定することにより、前項にて述べ
た問題を解決した。
送方式では、共通のバスに接続した中央処理装置と主記
憶装置、及び、前述したバスとは異なる共通のバスに接
続した、小容量のデュアルポートメモリ内蔵の複数のシ
ングルチップマイコンを、大容量のデュアルポートメモ
リを介して接続し、小容量のデュアルポートメモリ内蔵
の複数のシングルチップマイコンを接続した共通のバス
と、大容量のデュアルポートメモリの一方のポートの間
に、主記憶装置から、大容量のデュアルポートメモリの
当該エリアに転送した語数をカウントするレジスタと、
大容量のデュアルポートメモリのエリアから、当該シン
グルチップマイコン内蔵の、小容量のデュアルポートメ
モリにＤＭＡ転送した語数をカウントするレジスタと、
シングルチップマイコン内蔵の、小容量のデュアルポー
トメモリ上の全てのデータを、そのシングルチップマイ
コン内部の記憶装置に移したことを示す終了フラグによ
り構成するコントロールレジスタを、前記エリア数備
え、中央処理装置が、大容量のデュアルポートメモリの
分割したエリアの一つに転送したデータを、シングルチ
ップマイコン内蔵の小容量のデュアルポートメモリの容
量単位に分割し、また、その分割したデータを、当該シ
ングルチップマイコン内蔵の小容量のデュアルポートメ
モリに対し、中央処理装置の動作に関係なく、エリア内
のデータが無くなるまで、反復してＤＭＡ転送する機能
を有し、また、一つの、小容量のデュアルポートメモリ
を内蔵したシングルチップマイコンに、分割したデータ
をＤＭＡ転送を行った後に、そのシングルチップマイコ
ンが、内蔵の小容量のデュアルポートメモリから、内部
記憶装置にデータを移すのに要する時間、上述した手法
にて、大容量のデュアルポートメモリの、先述したエリ
アとは異なるエリアに割り付けた、他のシングルチップ
マイコン内蔵の小容量のデュアルポートメモリにＤＭＡ
転送する制御回路を設定することにより、前項にて述べ
た問題を解決した。
【０００５】
【作用】制御回路の動作について図１を用いて説明す
る。コントロールレジスタ６０は、複数のチャネルに分
割してあり、そのチャネル毎に複数のビット幅のレジス
タを備えるものとする。中央処理装置１はチャネル毎
に、シングルチップマイコン９ａ，９ｂと、デュアルポ
ートメモリのエリアを対応付ける。中央処理装置１はデ
ュアルポートメモリ５へのアクセスを実行する際に、制
御回路６の内部のコントロールレジスタ６０の当該チャ
ネルのレジスタに転送語数をセットする。この中央処理
装置１がセットしたレジスタ内容は、デュアルポートメ
モリアドレス演算回路６１及びシングルチップマイコン
メモリアドレス演算回路６３が受信し、デュアルポート
メモリ・アドレス、及び、シングルチップマイコン内蔵
デュアルポートメモリ・アドレスを送信する。これらの
アドレス演算回路はインクリメンタを内蔵している為、
アドレスはアクセス終了時に、自動的にインクリメント
する。また、ＤＭＡタイミング制御回路６２は、デュア
ルポートメモリ５からシングルチップマイコンの内蔵の
デュアルポートメモリへデータ転送するタイミングを決
定する。ＤＭＡハンドラ６４は、シングルチップマイコ
ン９ａから、シングルチップマイコン９ａの内蔵のデュ
アルポートメモリのデータ転送レディ信号を受信する
と、当該シングルチップマイコン９ａに対しバス開放要
求信号１０ａをアサートする。これを受けたシングルチ
ップマイコン９ａは、規定のバスサイクルの後、バス開
放信号１１ａをアサートする。ＤＭＡハンドラ６４は、
バス開放信号１１ａがアサートされたのを受けて、ＤＭ
Ａタイミング制御回路６２にＤＭＡ転送開始信号６５を
出力し、デュアルポートメモリ５から、シングルチップ
マイコン９ａ，９ｂの内蔵のデュアルポートメモリにデ
ータ転送する。規定した語数を転送し終えたら、ＤＭＡ
ハンドラ６４は、バス開放要求信号１０ａ，１０ｂをネ
ゲートし、シングルチップマイコン９ａ，９ｂは、バス
開放信号１１ａ，１１ｂをネゲートした後、内蔵のデュ
アルポートメモリ内のデータをシングルチップマイコン
の主記憶装置に格納する。ＤＭＡハンドラ６４は、コン
トロールレジスタ６０内の、デュアルポートメモリ５に
格納された語数からシングルチップマイコン９ａ，９ｂ
内蔵のデュアルポートメモリに転送した語数を引いた値
を、改めてコントロールレジスタ６０にセットし直す。
上述したような方式により、複数のシングルチップマイ
コン９ａ，９ｂの内蔵のデュアルポートメモリにデータ
転送を行う。コントロールレジスタ６０の内容が全て０
になったとき、動作は終了する。以上のことによって、
従来の方式での問題が解消した。
る。コントロールレジスタ６０は、複数のチャネルに分
割してあり、そのチャネル毎に複数のビット幅のレジス
タを備えるものとする。中央処理装置１はチャネル毎
に、シングルチップマイコン９ａ，９ｂと、デュアルポ
ートメモリのエリアを対応付ける。中央処理装置１はデ
ュアルポートメモリ５へのアクセスを実行する際に、制
御回路６の内部のコントロールレジスタ６０の当該チャ
ネルのレジスタに転送語数をセットする。この中央処理
装置１がセットしたレジスタ内容は、デュアルポートメ
モリアドレス演算回路６１及びシングルチップマイコン
メモリアドレス演算回路６３が受信し、デュアルポート
メモリ・アドレス、及び、シングルチップマイコン内蔵
デュアルポートメモリ・アドレスを送信する。これらの
アドレス演算回路はインクリメンタを内蔵している為、
アドレスはアクセス終了時に、自動的にインクリメント
する。また、ＤＭＡタイミング制御回路６２は、デュア
ルポートメモリ５からシングルチップマイコンの内蔵の
デュアルポートメモリへデータ転送するタイミングを決
定する。ＤＭＡハンドラ６４は、シングルチップマイコ
ン９ａから、シングルチップマイコン９ａの内蔵のデュ
アルポートメモリのデータ転送レディ信号を受信する
と、当該シングルチップマイコン９ａに対しバス開放要
求信号１０ａをアサートする。これを受けたシングルチ
ップマイコン９ａは、規定のバスサイクルの後、バス開
放信号１１ａをアサートする。ＤＭＡハンドラ６４は、
バス開放信号１１ａがアサートされたのを受けて、ＤＭ
Ａタイミング制御回路６２にＤＭＡ転送開始信号６５を
出力し、デュアルポートメモリ５から、シングルチップ
マイコン９ａ，９ｂの内蔵のデュアルポートメモリにデ
ータ転送する。規定した語数を転送し終えたら、ＤＭＡ
ハンドラ６４は、バス開放要求信号１０ａ，１０ｂをネ
ゲートし、シングルチップマイコン９ａ，９ｂは、バス
開放信号１１ａ，１１ｂをネゲートした後、内蔵のデュ
アルポートメモリ内のデータをシングルチップマイコン
の主記憶装置に格納する。ＤＭＡハンドラ６４は、コン
トロールレジスタ６０内の、デュアルポートメモリ５に
格納された語数からシングルチップマイコン９ａ，９ｂ
内蔵のデュアルポートメモリに転送した語数を引いた値
を、改めてコントロールレジスタ６０にセットし直す。
上述したような方式により、複数のシングルチップマイ
コン９ａ，９ｂの内蔵のデュアルポートメモリにデータ
転送を行う。コントロールレジスタ６０の内容が全て０
になったとき、動作は終了する。以上のことによって、
従来の方式での問題が解消した。
【０００６】
【実施例】以下、本発明の一実施例を図面に基き、詳細
に説明する。図１は制御回路の内部構成を示すブロック
図、図２は本発明の一実施例を示すブロック図、図４は
本発明の一実施例の処理の流れを表したフローチャート
である。図２に示す複数のシングルチップマイコン９
ａ，９ｂは、小容量のデュアルポートメモリを内蔵した
シングルチップマイコンである。中央処理装置１はデュ
アルポートメモリ５へのアクセスを実行する際に、制御
回路６の内部のコントロールレジスタ６０に転送語数を
示すデータをセットする。これを図４のＳ１に示す。コ
ントロールレジスタ６０は、複数のチャネルに分割され
ており、そのチャネル毎に、中央処理装置１が、デュア
ルポートメモリ５の指定エリア内に格納した語数を格納
する。この中央処理装置１がセットしたレジスタ内容
は、デュアルポートメモリアドレス演算回路６１及びシ
ングルチップマイコンメモリアドレス演算回路６３が受
信し、デュアルポートメモリ・アドレス及びシングルチ
ップマイコン・アドレスを送信する。これらのアドレス
演算回路はインクリメンタを内蔵している為、アドレス
はアクセス終了時、自動的にインクリメントする。ま
た、ＤＭＡタイミング制御回路６２は、デュアルポート
メモリ５からシングルチップマイコンの内蔵のデュアル
ポートメモリへ転送するタイミングを決定する。ＤＭＡ
ハンドラ６４は、シングルチップマイコン９ａから、シ
ングルチップマイコン９ａの内蔵のデュアルポートメモ
リのデータ転送レディ信号を受信すると、当該シングル
チップマイコン９ａに対しバス開放要求信号１０ａをア
サートする。ここまでの動作を図４のＳ２に示す。図４
のＳ３に示すように、バス開放要求信号１０ａを受けた
シングルチップマイコン９ａは、規定のバスサイクルの
後、バス開放信号１１ａをアサートする。ＤＭＡハンド
ラ６４はバス開放信号１１ａがアサートされたのを受け
て、ＤＭＡタイミング制御回路６２にＤＭＡ転送開始信
号６５を出力し、デュアルポートメモリ５からシングル
チップマイコン９ａ，９ｂの内蔵のデュアルポートメモ
リにデータ転送する。これを図４のＳ４に示す。図４の
Ｓ５に示すように、規定した語数を転送し終えたら、図
４のＳ６に示すように、ＤＭＡハンドラ６４は、バス開
放要求信号１０ａ，１０ｂをネゲートし、シングルチッ
プマイコン９ａ，９ｂは、図４のＳ７に示すように、バ
ス開放信号１１ａ，１１ｂをネゲートする。その後、シ
ングルチップマイコン９ａ，９ｂが規定するバスサイク
ルを経て、内蔵のデュアルポートメモリ内のデータを内
蔵記憶装置に移す。これを図４のＳ８に示す。ＤＭＡハ
ンドラ６４はコントロールレジスタ６０内の、デュアル
ポートメモリ５に格納された語数から、シングルチップ
マイコン９ａ，９ｂ内蔵のデュアルポートメモリに転送
した語数を引いた値を、改めてコントロールレジスタ６
０にセットする。同様にして別のシングルチップマイコ
ン９ａ，９ｂの内蔵のデュアルポートメモリにデータ転
送を行う。コントロールレジスタ６０の内容が全て０に
なったとき、中央処理装置１からデュアルポートメモリ
５を経てシングルチップマイコン９ａ，９ｂ内蔵のデュ
アルポートメモリにへデータ転送する一連の動作は終了
する。この動作を図４のＳ９に示す。
に説明する。図１は制御回路の内部構成を示すブロック
図、図２は本発明の一実施例を示すブロック図、図４は
本発明の一実施例の処理の流れを表したフローチャート
である。図２に示す複数のシングルチップマイコン９
ａ，９ｂは、小容量のデュアルポートメモリを内蔵した
シングルチップマイコンである。中央処理装置１はデュ
アルポートメモリ５へのアクセスを実行する際に、制御
回路６の内部のコントロールレジスタ６０に転送語数を
示すデータをセットする。これを図４のＳ１に示す。コ
ントロールレジスタ６０は、複数のチャネルに分割され
ており、そのチャネル毎に、中央処理装置１が、デュア
ルポートメモリ５の指定エリア内に格納した語数を格納
する。この中央処理装置１がセットしたレジスタ内容
は、デュアルポートメモリアドレス演算回路６１及びシ
ングルチップマイコンメモリアドレス演算回路６３が受
信し、デュアルポートメモリ・アドレス及びシングルチ
ップマイコン・アドレスを送信する。これらのアドレス
演算回路はインクリメンタを内蔵している為、アドレス
はアクセス終了時、自動的にインクリメントする。ま
た、ＤＭＡタイミング制御回路６２は、デュアルポート
メモリ５からシングルチップマイコンの内蔵のデュアル
ポートメモリへ転送するタイミングを決定する。ＤＭＡ
ハンドラ６４は、シングルチップマイコン９ａから、シ
ングルチップマイコン９ａの内蔵のデュアルポートメモ
リのデータ転送レディ信号を受信すると、当該シングル
チップマイコン９ａに対しバス開放要求信号１０ａをア
サートする。ここまでの動作を図４のＳ２に示す。図４
のＳ３に示すように、バス開放要求信号１０ａを受けた
シングルチップマイコン９ａは、規定のバスサイクルの
後、バス開放信号１１ａをアサートする。ＤＭＡハンド
ラ６４はバス開放信号１１ａがアサートされたのを受け
て、ＤＭＡタイミング制御回路６２にＤＭＡ転送開始信
号６５を出力し、デュアルポートメモリ５からシングル
チップマイコン９ａ，９ｂの内蔵のデュアルポートメモ
リにデータ転送する。これを図４のＳ４に示す。図４の
Ｓ５に示すように、規定した語数を転送し終えたら、図
４のＳ６に示すように、ＤＭＡハンドラ６４は、バス開
放要求信号１０ａ，１０ｂをネゲートし、シングルチッ
プマイコン９ａ，９ｂは、図４のＳ７に示すように、バ
ス開放信号１１ａ，１１ｂをネゲートする。その後、シ
ングルチップマイコン９ａ，９ｂが規定するバスサイク
ルを経て、内蔵のデュアルポートメモリ内のデータを内
蔵記憶装置に移す。これを図４のＳ８に示す。ＤＭＡハ
ンドラ６４はコントロールレジスタ６０内の、デュアル
ポートメモリ５に格納された語数から、シングルチップ
マイコン９ａ，９ｂ内蔵のデュアルポートメモリに転送
した語数を引いた値を、改めてコントロールレジスタ６
０にセットする。同様にして別のシングルチップマイコ
ン９ａ，９ｂの内蔵のデュアルポートメモリにデータ転
送を行う。コントロールレジスタ６０の内容が全て０に
なったとき、中央処理装置１からデュアルポートメモリ
５を経てシングルチップマイコン９ａ，９ｂ内蔵のデュ
アルポートメモリにへデータ転送する一連の動作は終了
する。この動作を図４のＳ９に示す。
【０００７】
【発明の効果】以上説明した本発明のプロセッサ間のデ
ータ転送方式では、中央処理装置が、大容量のデュアル
ポートメモリの、シングルチップマイコン毎にエリア分
割したエリアに転送したデータを、シングルチップマイ
コン内蔵の小容量のデュアルポートメモリの容量単位に
分割し、また、その分割したデータを、当該シングルチ
ップマイコン内蔵の小容量のデュアルポートメモリに対
し、中央処理装置の動作に関係なく、エリア内のデータ
が無くなるまで、反復してＤＭＡ転送し、また、一つ
の、小容量のデュアルポートメモリを内蔵したシングル
チップマイコンに、分割したデータをＤＭＡ転送を行っ
た後に、そのシングルチップマイコンが、内蔵の小容量
のデュアルポートメモリから、内部記憶装置にデータを
移すのに要する時間、上述した手法にて、大容量のデュ
アルポートメモリの、先述したエリアとは異なるエリア
から、先述した小容量のデュアルポートメモリ内蔵のシ
ングルチップマイコンとは異なる、他のシングルチップ
マイコン内蔵の小容量のデュアルポートメモリにＤＭＡ
転送することを実現し、中央処理装置の動作速度を下げ
ることなくして、プロセッサ間のデータ転送を行うこと
を可能とした。
ータ転送方式では、中央処理装置が、大容量のデュアル
ポートメモリの、シングルチップマイコン毎にエリア分
割したエリアに転送したデータを、シングルチップマイ
コン内蔵の小容量のデュアルポートメモリの容量単位に
分割し、また、その分割したデータを、当該シングルチ
ップマイコン内蔵の小容量のデュアルポートメモリに対
し、中央処理装置の動作に関係なく、エリア内のデータ
が無くなるまで、反復してＤＭＡ転送し、また、一つ
の、小容量のデュアルポートメモリを内蔵したシングル
チップマイコンに、分割したデータをＤＭＡ転送を行っ
た後に、そのシングルチップマイコンが、内蔵の小容量
のデュアルポートメモリから、内部記憶装置にデータを
移すのに要する時間、上述した手法にて、大容量のデュ
アルポートメモリの、先述したエリアとは異なるエリア
から、先述した小容量のデュアルポートメモリ内蔵のシ
ングルチップマイコンとは異なる、他のシングルチップ
マイコン内蔵の小容量のデュアルポートメモリにＤＭＡ
転送することを実現し、中央処理装置の動作速度を下げ
ることなくして、プロセッサ間のデータ転送を行うこと
を可能とした。
【図１】本発明における入出力制御回路部のブロック図
である。
である。
【図２】本発明の一実施例によるマルチプロセッサシス
テムのブロック図である。
テムのブロック図である。
【図３】従来方式におけるマルチプロセッサシステムの
概略図である。
概略図である。
【図４】本発明における一実施例によるマルチプロセッ
サシステムのフローチャートである。
サシステムのフローチャートである。
１…中央処理装置、２…主記憶装置、３，７…アドレス
・バス、４，８…データ・バス、５…デュアルポートメ
モリ、６…制御回路、９ａ…シングルチップマイコン
ａ、９ｂ…シングルチップマイコンｂ、１０ａ，１０ｂ
…バス開放要求信号、１１ａ，１１ｂ…バス開放信号、
６０…コントロールレジスタ、６１…デュアルポートメ
モリアドレス演算回路、６２…ＤＭＡタイミング制御回
路、６３…シングルチップマイコンメモリアドレス演算
回路、６４…ＤＭＡハンドラ、６５…ＤＭＡ転送開始信
号。
・バス、４，８…データ・バス、５…デュアルポートメ
モリ、６…制御回路、９ａ…シングルチップマイコン
ａ、９ｂ…シングルチップマイコンｂ、１０ａ，１０ｂ
…バス開放要求信号、１１ａ，１１ｂ…バス開放信号、
６０…コントロールレジスタ、６１…デュアルポートメ
モリアドレス演算回路、６２…ＤＭＡタイミング制御回
路、６３…シングルチップマイコンメモリアドレス演算
回路、６４…ＤＭＡハンドラ、６５…ＤＭＡ転送開始信
号。
Claims (2)
- 【請求項１】中央処理装置と主記憶装置と、双方向から
アクセスできる記憶素子、例えば、小容量の２つのポー
トを持つメモリ（以下、小容量のデュアルポートメモリ
と記す）を内蔵した複数のシングルチップマイコンにて
構成されたマルチプロセッサシステムにおいて、前述し
た複数のシングルチップマイコン内蔵の小容量のデュア
ルポートメモリとは異なる、シングルチップマイコン毎
にエリア分割した大容量のデュアルポートメモリを備
え、その一方のポートを中央処理装置と主記憶装置を接
続した共通バスに接続、もう一方のポートに、共通バス
に接続した、小容量のデュアルポートメモリを内蔵した
複数のシングルチップマイコンを接続したことを特徴と
するプロセッサ間のデータ転送方式。 - 【請求項２】請求項１記載のマルチプロセッサシステム
における、共通バスに接続した、小容量のデュアルポー
トメモリを内蔵した複数のシングルチップマイコンと、
大容量のデュアルポートメモリ間に、主記憶装置から、
大容量のデュアルポートメモリの当該エリアに転送した
語数をカウントするレジスタと、大容量のデュアルポー
トメモリのエリアから、当該シングルチップマイコン内
蔵の、小容量のデュアルポートメモリにＤＭＡ転送した
語数をカウントするレジスタと、シングルチップマイコ
ン内蔵の、小容量のデュアルポートメモリ上の全てのデ
ータを、そのシングルチップマイコン内部の記憶装置に
移したことを示す終了フラグにより構成するコントロー
ルレジスタを、前記エリア数備え、中央処理装置が、大
容量のデュアルポートメモリの、前記エリアに転送した
データを、シングルチップマイコン内蔵の小容量のデュ
アルポートメモリの容量単位に分割し、また、その分割
したデータを、当該シングルチップマイコン内蔵の小容
量のデュアルポートメモリに対し、中央処理装置の動作
に関係なく、エリア内のデータが無くなるまで、反復し
てＤＭＡ転送する機能を有し、また、一つの、小容量の
デュアルポートメモリを内蔵したシングルチップマイコ
ンに、分割したデータをＤＭＡ転送を行った後に、その
シングルチップマイコンが、内蔵の小容量のデュアルポ
ートメモリから、内部記憶装置にデータを移すのに要す
る時間、上述した手法にて、大容量のデュアルポートメ
モリの、先述したエリアとは異なるエリアから、そのエ
リアに割り付けた、他のシングルチップマイコン内蔵の
小容量のデュアルポートメモリにＤＭＡ転送可能な制御
回路を設定したことを特徴とするプロセッサ間のデータ
転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15565894A JPH0822443A (ja) | 1994-07-07 | 1994-07-07 | プロセッサ間のデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15565894A JPH0822443A (ja) | 1994-07-07 | 1994-07-07 | プロセッサ間のデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0822443A true JPH0822443A (ja) | 1996-01-23 |
Family
ID=15610781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15565894A Pending JPH0822443A (ja) | 1994-07-07 | 1994-07-07 | プロセッサ間のデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0822443A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011511334A (ja) * | 2007-12-12 | 2011-04-07 | エヌエックスピー ビー ヴィ | 処理アーキテクチャ |
-
1994
- 1994-07-07 JP JP15565894A patent/JPH0822443A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011511334A (ja) * | 2007-12-12 | 2011-04-07 | エヌエックスピー ビー ヴィ | 処理アーキテクチャ |
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