JPH04369065A - ダイレクトメモリアクセスコントローラ - Google Patents
ダイレクトメモリアクセスコントローラInfo
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- JPH04369065A JPH04369065A JP14515391A JP14515391A JPH04369065A JP H04369065 A JPH04369065 A JP H04369065A JP 14515391 A JP14515391 A JP 14515391A JP 14515391 A JP14515391 A JP 14515391A JP H04369065 A JPH04369065 A JP H04369065A
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- bus
- memory
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- 102100035587 Distal membrane-arm assembly complex protein 1 Human genes 0.000 description 15
- 101000930299 Homo sapiens Distal membrane-arm assembly complex protein 1 Proteins 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 2
- 101100289995 Caenorhabditis elegans mac-1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータ等
のデータ処理装置内において、複数のバス間でデータ転
送を行うためのダイレクトメモリアクセスコントローラ
、所謂 ＤＭＡコントローラに関し、更に詳述すれば、
データ転送効率を向上したダイレクトメモリアクセスコ
ントローラに関する。
のデータ処理装置内において、複数のバス間でデータ転
送を行うためのダイレクトメモリアクセスコントローラ
、所謂 ＤＭＡコントローラに関し、更に詳述すれば、
データ転送効率を向上したダイレクトメモリアクセスコ
ントローラに関する。
【０００２】
【従来の技術】図４は従来のダイレクトメモリアクセス
コントローラ（ 以下、ＤＭＡＣという） の入出力信
号を示す模式図であり、また図５はそのＤＭＡＣ１を組
込んだシステムの構成例を示すブロック図である。
コントローラ（ 以下、ＤＭＡＣという） の入出力信
号を示す模式図であり、また図５はそのＤＭＡＣ１を組
込んだシステムの構成例を示すブロック図である。
【０００３】ＤＭＡＣ１には、第１のバス権要求用出力
端子 （以下、第１ＨＲＥＱという） ２，第１のバス
のバス権を獲得したことを通知する入力端子（以下、第
１ＨＡＣＫという）３，第２のバス権要求用出力端子
（以下、第２ＨＲＥＱという） ４及び第２のバスのバ
ス権を獲得したことを通知する入力端子（以下、第２Ｈ
ＡＣＫという）５が備えられている。また、ＤＭＡＣ１
からアドレスを出力するためのアドレス端子６及びデー
タを入出力するためのデータ端子７も備えられている。
端子 （以下、第１ＨＲＥＱという） ２，第１のバス
のバス権を獲得したことを通知する入力端子（以下、第
１ＨＡＣＫという）３，第２のバス権要求用出力端子
（以下、第２ＨＲＥＱという） ４及び第２のバスのバ
ス権を獲得したことを通知する入力端子（以下、第２Ｈ
ＡＣＫという）５が備えられている。また、ＤＭＡＣ１
からアドレスを出力するためのアドレス端子６及びデー
タを入出力するためのデータ端子７も備えられている。
【０００４】このような信号端子２， ３， ４， ５
及びアドレス端子６， データ端子７を有するＤＭＡＣ
１を２系統のバスを有するシステムに組込んだ構成が図
５に示されている。
及びアドレス端子６， データ端子７を有するＤＭＡＣ
１を２系統のバスを有するシステムに組込んだ構成が図
５に示されている。
【０００５】図５において、参照符号８は第１のシステ
ムバスであり、同９は第２のシステムバスである。
ムバスであり、同９は第２のシステムバスである。
【０００６】第１のシステムバス８には、第１のマイク
ロプロセッシングユニット（以下、第１ＭＰＵ という
）１０， 第１メモリ１１， 第１インタフェイスユ
ニット （以下、第１Ｉ／Ｏ という）１２がそれぞれ
接続されている。
ロプロセッシングユニット（以下、第１ＭＰＵ という
）１０， 第１メモリ１１， 第１インタフェイスユ
ニット （以下、第１Ｉ／Ｏ という）１２がそれぞれ
接続されている。
【０００７】また、第２のシステムバス９には、第２の
マイクロプロセッシングユニット（以下、第２ＭＰＵ
という）１３， 第２メモリ１４， 第２インタフェ
イスユニット （以下、第２Ｉ／Ｏ という）１５がそ
れぞれ接続されている。
マイクロプロセッシングユニット（以下、第２ＭＰＵ
という）１３， 第２メモリ１４， 第２インタフェ
イスユニット （以下、第２Ｉ／Ｏ という）１５がそ
れぞれ接続されている。
【０００８】ＤＭＡＣ１のアドレス端子６は第１バッフ
ァ回路１６に、データ端子７は第２バッファ回路１７に
それぞれ接続されている。第１バッファ回路１６はアド
レス端子６を第１のシステムバス８または第２のシステ
ムバス９のいずれかに選択的に接続する切換え手段であ
り、また第２バッファ回路１７はデータ端子７を第１の
システムバス８または第２のシステムバス９のいずれか
に選択的に接続する切換え手段である。
ァ回路１６に、データ端子７は第２バッファ回路１７に
それぞれ接続されている。第１バッファ回路１６はアド
レス端子６を第１のシステムバス８または第２のシステ
ムバス９のいずれかに選択的に接続する切換え手段であ
り、また第２バッファ回路１７はデータ端子７を第１の
システムバス８または第２のシステムバス９のいずれか
に選択的に接続する切換え手段である。
【０００９】また、ＤＭＡＣ１の第１ＨＲＥＱ２及び第
１ＨＡＣＫ３は第１ＭＰＵ １０に、第２ＨＲＥＱ４及
び第２ＨＡＣＫ５は第２ＭＰＵ １３にそれぞれ接続さ
れている。
１ＨＡＣＫ３は第１ＭＰＵ １０に、第２ＨＲＥＱ４及
び第２ＨＡＣＫ５は第２ＭＰＵ １３にそれぞれ接続さ
れている。
【００１０】このような従来のＤＭＡＣ１を組込んだシ
ステムの動作は以下の如くである。一例として、第１の
システムバス８に接続されている第１メモリ１１をソー
スとし、第２のシステムバス９に接続されている第２メ
モリ１４をデスティネーションとしてデータ転送する場
合について説明する。
ステムの動作は以下の如くである。一例として、第１の
システムバス８に接続されている第１メモリ１１をソー
スとし、第２のシステムバス９に接続されている第２メ
モリ１４をデスティネーションとしてデータ転送する場
合について説明する。
【００１１】いま、第１メモリ１１から第２メモリ１４
へのデータ転送要求が発生した場合、ＤＭＡＣ１は第１
及び第２のシステムバス８，９のバス権を開放させるた
めに第１ＭＰＵ１０及び第２ＭＰＵ １３に対して第１
ＨＲＥＱ２，第２ＨＲＥＱ４をそれぞれアサートする。
へのデータ転送要求が発生した場合、ＤＭＡＣ１は第１
及び第２のシステムバス８，９のバス権を開放させるた
めに第１ＭＰＵ１０及び第２ＭＰＵ １３に対して第１
ＨＲＥＱ２，第２ＨＲＥＱ４をそれぞれアサートする。
【００１２】両ＭＰＵ １０， １３はその時点で実行
中のバスサイクルが完了し次第、ＤＭＡＣ１に対して第
１ＨＡＣＫ３， 第２ＨＡＣＫ５をそれぞれアサートす
る。
中のバスサイクルが完了し次第、ＤＭＡＣ１に対して第
１ＨＡＣＫ３， 第２ＨＡＣＫ５をそれぞれアサートす
る。
【００１３】ＤＭＡＣ１は、両ＨＡＣＫ３， ＨＡＣＫ
５が共にアサートされたことにより両システムバス８，
９が共にホールド状態 （開放状態） になったこと
を認識すると、最初のバスサイクルにおいてソース側の
先頭アドレスをアドレス端子６， 第１バッファ回路１
６を介して第１のシステムバス８へ出力することにより
第１メモリ１１から第２バッファ回路１７， データ端
子７を介してデータを取込み、次のバスサイクルにおい
てデスティネーション側の先頭アドレスをアドレス端子
６， 第１バッファ回路１６を介して出力して第２のシ
ステムバス９へ出力することにより第２メモリ１４へデ
ータを書込む動作を行う。
５が共にアサートされたことにより両システムバス８，
９が共にホールド状態 （開放状態） になったこと
を認識すると、最初のバスサイクルにおいてソース側の
先頭アドレスをアドレス端子６， 第１バッファ回路１
６を介して第１のシステムバス８へ出力することにより
第１メモリ１１から第２バッファ回路１７， データ端
子７を介してデータを取込み、次のバスサイクルにおい
てデスティネーション側の先頭アドレスをアドレス端子
６， 第１バッファ回路１６を介して出力して第２のシ
ステムバス９へ出力することにより第２メモリ１４へデ
ータを書込む動作を行う。
【００１４】
【発明が解決しようとする課題】このように、二つのシ
ステムバス間でデータ転送を行う場合、双方のバス権が
共にホールド状態になるまで、即ちＤＭＡＣ１から両Ｍ
ＰＵ １０， １３に対して両ＨＲＥＱ２，４をアサー
トし、両ＭＰＵ １０， １３からＤＭＡＣ１に対して
両ＨＡＣＫ３，５のアサートが完了するまでは、データ
転送を行うことは出来ない。このため、ソース側からは
ＨＡＣＫがアサートされても、デスティネーション側で
長時間を要する処理を実行中である場合にはデスティネ
ーション側からはＨＡＣＫがアサートされず、従ってソ
ース側はデスティネーション側でＨＡＣＫをアサートす
るまで待機させられることになる。
ステムバス間でデータ転送を行う場合、双方のバス権が
共にホールド状態になるまで、即ちＤＭＡＣ１から両Ｍ
ＰＵ １０， １３に対して両ＨＲＥＱ２，４をアサー
トし、両ＭＰＵ １０， １３からＤＭＡＣ１に対して
両ＨＡＣＫ３，５のアサートが完了するまでは、データ
転送を行うことは出来ない。このため、ソース側からは
ＨＡＣＫがアサートされても、デスティネーション側で
長時間を要する処理を実行中である場合にはデスティネ
ーション側からはＨＡＣＫがアサートされず、従ってソ
ース側はデスティネーション側でＨＡＣＫをアサートす
るまで待機させられることになる。
【００１５】本発明はこのような事情に鑑みてなされた
ものであり、デスティネーション側からのバス権獲得通
知信号がアサートされない場合にも、ソース側での待機
状態無しでデータ転送を可能にしたダイレクトメモリア
クセスコントローラの提供を目的とする。
ものであり、デスティネーション側からのバス権獲得通
知信号がアサートされない場合にも、ソース側での待機
状態無しでデータ転送を可能にしたダイレクトメモリア
クセスコントローラの提供を目的とする。
【００１６】
【課題を解決するための手段】本発明のダイレクトメモ
リアクセスコントローラの第１の発明は、ソース側のバ
ス権がデスティネーション側のバス権より先に獲得され
たことを検出する回路と、デスティネーション側のバス
権が獲得される前にソース側のデータを退避させるデー
タ退避用メモリとを備えている。
リアクセスコントローラの第１の発明は、ソース側のバ
ス権がデスティネーション側のバス権より先に獲得され
たことを検出する回路と、デスティネーション側のバス
権が獲得される前にソース側のデータを退避させるデー
タ退避用メモリとを備えている。
【００１７】また、本発明のダイレクトメモリアクセス
コントローラの第２の発明は、データ退避用メモリに退
避されているデータ数を計数するカウンタと、デスティ
ネーション側の先頭アドレスを保持するレジスタと、カ
ウンタのカウント値とレジスタの保持値とを加算する加
算回路とを備えている。
コントローラの第２の発明は、データ退避用メモリに退
避されているデータ数を計数するカウンタと、デスティ
ネーション側の先頭アドレスを保持するレジスタと、カ
ウンタのカウント値とレジスタの保持値とを加算する加
算回路とを備えている。
【００１８】
【作用】本発明のダイレクトメモリアクセスコントロー
ラの第１の発明では、デスティネーション側のバス権が
獲得されない場合にも、ソース側のバスからデータがメ
モリに転送されて退避されてソース側は他の処理に移る
ことが出来、その後にデスティネーション側のバス権が
獲得された時点でメモリに退避されていたデータがデス
ティネーション側へ転送される。
ラの第１の発明では、デスティネーション側のバス権が
獲得されない場合にも、ソース側のバスからデータがメ
モリに転送されて退避されてソース側は他の処理に移る
ことが出来、その後にデスティネーション側のバス権が
獲得された時点でメモリに退避されていたデータがデス
ティネーション側へ転送される。
【００１９】また第２の発明では、複数のデータを転送
する場合に、デスティネーション側のバス権が獲得され
ない場合にも、ソース側のバスからデータがメモリに転
送されて退避され、その後にデスティネーション側のバ
ス権が獲得された時点ではソース側からデスティネーシ
ョン側へ直接データが転送され、これらのデータ転送が
終了した後にメモリに退避されているデータがデスティ
ネーション側へ転送される。
する場合に、デスティネーション側のバス権が獲得され
ない場合にも、ソース側のバスからデータがメモリに転
送されて退避され、その後にデスティネーション側のバ
ス権が獲得された時点ではソース側からデスティネーシ
ョン側へ直接データが転送され、これらのデータ転送が
終了した後にメモリに退避されているデータがデスティ
ネーション側へ転送される。
【００２０】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００２１】図１は本発明のダイレクトメモリアクセス
コントローラ（ 以下、ＤＭＡＣという）の第１の発明
の一実施例の構成及び入出力信号を示す模式図である。
コントローラ（ 以下、ＤＭＡＣという）の第１の発明
の一実施例の構成及び入出力信号を示す模式図である。
【００２２】ＤＭＡＣ１には、第１のバス権要求用出力
端子 （以下、第１ＨＲＥＱという） ２，第１のバス
のバス権を獲得したことを通知する入力端子（以下、第
１ＨＡＣＫという）３，第２のバス権要求用出力端子
（以下、第２ＨＲＥＱという） ４及び第２のバスのバ
ス権を獲得したことを通知する入力端子（以下、第２Ｈ
ＡＣＫという）５が備えられている。また、ＤＭＡＣ１
からアドレスを出力するためのアドレス端子６及びデー
タを入出力するためのデータ端子７も備えられている。
端子 （以下、第１ＨＲＥＱという） ２，第１のバス
のバス権を獲得したことを通知する入力端子（以下、第
１ＨＡＣＫという）３，第２のバス権要求用出力端子
（以下、第２ＨＲＥＱという） ４及び第２のバスのバ
ス権を獲得したことを通知する入力端子（以下、第２Ｈ
ＡＣＫという）５が備えられている。また、ＤＭＡＣ１
からアドレスを出力するためのアドレス端子６及びデー
タを入出力するためのデータ端子７も備えられている。
【００２３】ＤＭＡＣ１内部には、退避用メモリ１８，
優先制御回路１９， スイッチ回路２０が内蔵されて
いる。
優先制御回路１９， スイッチ回路２０が内蔵されて
いる。
【００２４】優先制御回路１９には両ＨＡＣＫ３，ＨＡ
ＣＫ５が入力されている。この優先制御回路１９は、第
１ＨＡＣＫ３と第２ＨＡＣＫ５とのいずれが先にアサー
トされたかを検出し、その時点でソース側になっている
ＨＡＣＫが先にアサートされた場合に制御信号１９０
をスイッチ回路２０に与える。
ＣＫ５が入力されている。この優先制御回路１９は、第
１ＨＡＣＫ３と第２ＨＡＣＫ５とのいずれが先にアサー
トされたかを検出し、その時点でソース側になっている
ＨＡＣＫが先にアサートされた場合に制御信号１９０
をスイッチ回路２０に与える。
【００２５】スイッチ回路２０はデータ端子７と退避用
メモリ１８との間に介装されており、優先制御回路１９
から制御信号１９０ が与えられた場合にデータ端子７
と退避用メモリ１８とを接続する。
メモリ１８との間に介装されており、優先制御回路１９
から制御信号１９０ が与えられた場合にデータ端子７
と退避用メモリ１８とを接続する。
【００２６】このような信号端子２， ３， ４， ５
及びアドレス端子６， データ端子７を有し、退避用メ
モリ１８， 優先制御回路１９及びスイッチ回路２０を
内蔵した本発明のＤＭＡＣ１を２系統のバスを有するシ
ステムに組込んだ構成は図２に示されている。
及びアドレス端子６， データ端子７を有し、退避用メ
モリ１８， 優先制御回路１９及びスイッチ回路２０を
内蔵した本発明のＤＭＡＣ１を２系統のバスを有するシ
ステムに組込んだ構成は図２に示されている。
【００２７】図２において、参照符号８は第１のシステ
ムバスであり、同９は第２のシステムバスである。
ムバスであり、同９は第２のシステムバスである。
【００２８】第１のシステムバス８には、第１のマイク
ロプロセッシングユニット（以下、第１ＭＰＵ という
）１０， 第１メモリ１１， 第１インタフェイスユ
ニット （以下、第１Ｉ／Ｏ という）１２がそれぞれ
接続されている。
ロプロセッシングユニット（以下、第１ＭＰＵ という
）１０， 第１メモリ１１， 第１インタフェイスユ
ニット （以下、第１Ｉ／Ｏ という）１２がそれぞれ
接続されている。
【００２９】また、第２のシステムバス９には、第２の
マイクロプロセッシングユニット（以下、第２ＭＰＵ
という）１３， 第２メモリ１４， 第２インタフェ
イスユニット （以下、第２Ｉ／Ｏ という）１５がそ
れぞれ接続されている。
マイクロプロセッシングユニット（以下、第２ＭＰＵ
という）１３， 第２メモリ１４， 第２インタフェ
イスユニット （以下、第２Ｉ／Ｏ という）１５がそ
れぞれ接続されている。
【００３０】ＤＭＡＣ１のアドレス端子６は第１バッフ
ァ回路１６に、データ端子７は第２バッファ回路１７に
それぞれ接続されている。第１バッファ回路１６はアド
レス端子６を第１のシステムバス８または第２のシステ
ムバス９のいずれかに選択的に接続する切換え手段であ
り、また第２バッファ回路１７はデータ端子７を第１の
システムバス８または第２のシステムバス９のいずれか
に選択的に接続する切換え手段である。
ァ回路１６に、データ端子７は第２バッファ回路１７に
それぞれ接続されている。第１バッファ回路１６はアド
レス端子６を第１のシステムバス８または第２のシステ
ムバス９のいずれかに選択的に接続する切換え手段であ
り、また第２バッファ回路１７はデータ端子７を第１の
システムバス８または第２のシステムバス９のいずれか
に選択的に接続する切換え手段である。
【００３１】また、ＤＭＡＣ１の第１ＨＲＥＱ２及び第
１ＨＡＣＫ３は第１ＭＰＵ １０に、第２ＨＲＥＱ４及
び第２ＨＡＣＫ５は第２ＭＰＵ １３にそれぞれ接続さ
れている。
１ＨＡＣＫ３は第１ＭＰＵ １０に、第２ＨＲＥＱ４及
び第２ＨＡＣＫ５は第２ＭＰＵ １３にそれぞれ接続さ
れている。
【００３２】このような本発明のＤＭＡＣ１を組込んだ
システムの動作は以下の如くである。
システムの動作は以下の如くである。
【００３３】一例として、第１のシステムバス８に接続
されている第１メモリ１１をソースとし、第２のシステ
ムバス９に接続されている第２メモリ１４をデスティネ
ーションとしてデータ転送する場合について説明する。
されている第１メモリ１１をソースとし、第２のシステ
ムバス９に接続されている第２メモリ１４をデスティネ
ーションとしてデータ転送する場合について説明する。
【００３４】いま、第１メモリ１１から第２メモリ１４
へのデータ転送要求が発生した場合、ＤＭＡＣ１は第１
及び第２のシステムバス８，９のバス権を開放させるた
めに第１ＭＰＵ１０及び第２ＭＰＵ １３に対して第１
ＨＲＥＱ２，第２ＨＲＥＱ４をそれぞれアサートする。
へのデータ転送要求が発生した場合、ＤＭＡＣ１は第１
及び第２のシステムバス８，９のバス権を開放させるた
めに第１ＭＰＵ１０及び第２ＭＰＵ １３に対して第１
ＨＲＥＱ２，第２ＨＲＥＱ４をそれぞれアサートする。
【００３５】両ＭＰＵ １０， １３はその時点で実行
中のバスサイクルが完了し次第、ＤＭＡＣ１に対して第
１ＨＡＣＫ３， 第２ＨＡＣＫ５をそれぞれアサートす
る。
中のバスサイクルが完了し次第、ＤＭＡＣ１に対して第
１ＨＡＣＫ３， 第２ＨＡＣＫ５をそれぞれアサートす
る。
【００３６】この際、優先制御回路１９はいずれのＭＰ
Ｕ １０， １３からのＨＡＣＫが先にアサートされた
か、具体的には第１ＨＡＣＫ３または第２ＨＡＣＫ５の
いずれが先にアサートされたかを検出し、現在デスティ
ネーションになっている第２のシステムバス９側の第２
ＭＰＵ １３からの第２ＨＡＣＫ５が先にアサートされ
た場合及び両ＨＡＣＫ３， ＨＡＣＫ５が同時にアサー
トされた場合は前述の従来例と同様の動作を行う。
Ｕ １０， １３からのＨＡＣＫが先にアサートされた
か、具体的には第１ＨＡＣＫ３または第２ＨＡＣＫ５の
いずれが先にアサートされたかを検出し、現在デスティ
ネーションになっている第２のシステムバス９側の第２
ＭＰＵ １３からの第２ＨＡＣＫ５が先にアサートされ
た場合及び両ＨＡＣＫ３， ＨＡＣＫ５が同時にアサー
トされた場合は前述の従来例と同様の動作を行う。
【００３７】即ち、ＤＭＡＣ１は、両ＨＡＣＫ３， Ｈ
ＡＣＫ５が同時にアサートされたことにより、またはデ
スティネーション側の第２ＨＡＣＫ５がアサートされた
後にソース側の第１ＨＡＣＫ３がアサートされたことに
より両システムバス８， ９が共にホールド状態 （開
放状態） になったことを認識すると、最初のバスサイ
クルにおいてソース側の先頭アドレスをアドレス端子６
， 第１バッファ回路１６を介して第１のシステムバス
８へ出力することにより第１メモリ１１から第２バッフ
ァ回路１７， データ端子７を介してデータを取込み、
次のバスサイクルにおいてデスティネーション側の先頭
アドレスをアドレス端子６， 第１バッファ回路１６を
介して出力して第２のシステムバス９へ出力することに
より第２メモリ１４へデータを書込む動作を行う。
ＡＣＫ５が同時にアサートされたことにより、またはデ
スティネーション側の第２ＨＡＣＫ５がアサートされた
後にソース側の第１ＨＡＣＫ３がアサートされたことに
より両システムバス８， ９が共にホールド状態 （開
放状態） になったことを認識すると、最初のバスサイ
クルにおいてソース側の先頭アドレスをアドレス端子６
， 第１バッファ回路１６を介して第１のシステムバス
８へ出力することにより第１メモリ１１から第２バッフ
ァ回路１７， データ端子７を介してデータを取込み、
次のバスサイクルにおいてデスティネーション側の先頭
アドレスをアドレス端子６， 第１バッファ回路１６を
介して出力して第２のシステムバス９へ出力することに
より第２メモリ１４へデータを書込む動作を行う。
【００３８】一方、ソースになっている第１のシステム
バス８側の第１ＭＰＵ１０からの第１ＨＡＣＫ３が先に
アサートされた場合は、優先制御回路１９は制御信号１
９０ をスイッチ回路２０へ出力する。これにより、ス
イッチ回路２０はデータ端子７と退避用メモリ１８とを
接続する。
バス８側の第１ＭＰＵ１０からの第１ＨＡＣＫ３が先に
アサートされた場合は、優先制御回路１９は制御信号１
９０ をスイッチ回路２０へ出力する。これにより、ス
イッチ回路２０はデータ端子７と退避用メモリ１８とを
接続する。
【００３９】そして、ＤＭＡＣ１はソース側の先頭アド
レスをアドレス端子６， 第１バッファ回路１６を介し
て第１のシステムバス８へ出力することにより第１メモ
リ１１から第２バッファ回路１７， データ端子７及び
スイッチ回路２０を介してデータを退避用メモリ１８に
取込んで退避させる。このようにしてソース側の第１メ
モリ１１から退避用メモリ１８へのデータ転送が完了す
ると、ＤＭＡＣ１はソース側の、即ち第１のシステムバ
ス８のバス権を解除するので、第１ＭＰＵ １０は次の
処理を行うことが可能な状態になる。
レスをアドレス端子６， 第１バッファ回路１６を介し
て第１のシステムバス８へ出力することにより第１メモ
リ１１から第２バッファ回路１７， データ端子７及び
スイッチ回路２０を介してデータを退避用メモリ１８に
取込んで退避させる。このようにしてソース側の第１メ
モリ１１から退避用メモリ１８へのデータ転送が完了す
ると、ＤＭＡＣ１はソース側の、即ち第１のシステムバ
ス８のバス権を解除するので、第１ＭＰＵ １０は次の
処理を行うことが可能な状態になる。
【００４０】デスティネーション側の第２ＭＰＵ １３
では、データ転送要求が発生した時点で行っていた処理
が完了すると第２ＨＡＣＫ５をアサートするが、これに
よりＤＭＡＣ１は退避用メモリ１８に格納されて一時退
避されているデータのデスティネーション側への転送を
行う。即ち、ＤＭＡＣ１からデスティネーション側の先
頭アドレスがアドレス端子６， 第１バッファ回路１６
を介して出力されて第２のシステムバス９へ出力され、
退避用メモリ１８からデータがスイッチ回路２０， デ
ータ端子７及び第２バッファ回路１７を介して第２のシ
ステムバス９へ出力されて第２メモリ１４へ書き込まれ
る。
では、データ転送要求が発生した時点で行っていた処理
が完了すると第２ＨＡＣＫ５をアサートするが、これに
よりＤＭＡＣ１は退避用メモリ１８に格納されて一時退
避されているデータのデスティネーション側への転送を
行う。即ち、ＤＭＡＣ１からデスティネーション側の先
頭アドレスがアドレス端子６， 第１バッファ回路１６
を介して出力されて第２のシステムバス９へ出力され、
退避用メモリ１８からデータがスイッチ回路２０， デ
ータ端子７及び第２バッファ回路１７を介して第２のシ
ステムバス９へ出力されて第２メモリ１４へ書き込まれ
る。
【００４１】このようにして退避用メモリ１８からデス
ティネーション側の第２メモリ１４へのデータ転送が完
了すると、ＤＭＡＣ１はデスティネーション側の、即ち
第２のシステムバス９のバス権を解除するので、第２Ｍ
ＰＵ １３は次の処理を行うことが可能な状態になる。
ティネーション側の第２メモリ１４へのデータ転送が完
了すると、ＤＭＡＣ１はデスティネーション側の、即ち
第２のシステムバス９のバス権を解除するので、第２Ｍ
ＰＵ １３は次の処理を行うことが可能な状態になる。
【００４２】以上により、ソース側の第１メモリ１１か
らデスティネーション側の第２メモリ１４への一連のデ
ータ転送処理が完了する。
らデスティネーション側の第２メモリ１４への一連のデ
ータ転送処理が完了する。
【００４３】図３は本発明のダイレクトメモリアクセス
コントローラの第２の発明の一実施例の構成例を示す模
式図である。
コントローラの第２の発明の一実施例の構成例を示す模
式図である。
【００４４】本第２の発明では、上述の第１の発明の構
成に加えて、アドレス端子６に接続された加算回路２２
及びこの加算回路２２に接続されたカウンタ２１とデス
ティネーションアドレスレジスタ２３とが備えられてい
る。
成に加えて、アドレス端子６に接続された加算回路２２
及びこの加算回路２２に接続されたカウンタ２１とデス
ティネーションアドレスレジスタ２３とが備えられてい
る。
【００４５】カウンタ２１は、ソース側の第１メモリ１
１または第２メモリ１４から退避用メモリ１８へデータ
を転送して退避させた場合にそのデータ数をカウントす
る。また、デスティネーションアドレスレジスタ２３は
データ転送開始時のデスティネーションアドレスを保持
する。更に、加算回路２２はカウンタ２１のカウント値
とデスティネーションアドレスレジスタ２３が保持して
いるデスティネーションアドレスとを加算してアドレス
端子６へ出力する。
１または第２メモリ１４から退避用メモリ１８へデータ
を転送して退避させた場合にそのデータ数をカウントす
る。また、デスティネーションアドレスレジスタ２３は
データ転送開始時のデスティネーションアドレスを保持
する。更に、加算回路２２はカウンタ２１のカウント値
とデスティネーションアドレスレジスタ２３が保持して
いるデスティネーションアドレスとを加算してアドレス
端子６へ出力する。
【００４６】本第２の発明では、転送対象のデータが複
数である場合に効果を奏するように構成されている。
数である場合に効果を奏するように構成されている。
【００４７】たとえば、上述の第１の発明の場合と同様
に、ソース側の第１メモリ１１から退避用メモリ１８へ
複数のデータを順次退避している間にデスティネーショ
ン側の第２ＨＡＣＫ５がアサートされたとすると、その
時点で加算回路２２はカウンタ２１のカウント値とデス
ティネーションアドレスレジスタ２３が保持しているデ
スティネーションアドレスとを加算してアドレス端子６
へ出力する。そして、ソース側の第１メモリ１１からＤ
ＭＡＣ１へ転送されたデータは退避用メモリ１８には退
避されること無しにデスティネーション側の第２メモリ
１４へ転送される。これ以降は、ＤＭＡＣ１は転送処理
の対象となっているソース側の第１メモリ１１の複数の
データの全てを同様にして転送し、その後に退避用メモ
リ１８に退避されているデータをソース側の第２メモリ
１４へ転送する。
に、ソース側の第１メモリ１１から退避用メモリ１８へ
複数のデータを順次退避している間にデスティネーショ
ン側の第２ＨＡＣＫ５がアサートされたとすると、その
時点で加算回路２２はカウンタ２１のカウント値とデス
ティネーションアドレスレジスタ２３が保持しているデ
スティネーションアドレスとを加算してアドレス端子６
へ出力する。そして、ソース側の第１メモリ１１からＤ
ＭＡＣ１へ転送されたデータは退避用メモリ１８には退
避されること無しにデスティネーション側の第２メモリ
１４へ転送される。これ以降は、ＤＭＡＣ１は転送処理
の対象となっているソース側の第１メモリ１１の複数の
データの全てを同様にして転送し、その後に退避用メモ
リ１８に退避されているデータをソース側の第２メモリ
１４へ転送する。
【００４８】
【発明の効果】以上に詳述した如く本発明によれば、２
系統のシステムバス間でデータ転送を行う際に、第１の
発明では、デスティネーション側のバス権を使用出来な
い場合にもデスティネーション側のバス権が獲得出来る
までデータをソース側からメモリに転送して退避させて
おくことが出来るので、ソース側を待機状態にすること
なくデータ転送が行えるようになる。
系統のシステムバス間でデータ転送を行う際に、第１の
発明では、デスティネーション側のバス権を使用出来な
い場合にもデスティネーション側のバス権が獲得出来る
までデータをソース側からメモリに転送して退避させて
おくことが出来るので、ソース側を待機状態にすること
なくデータ転送が行えるようになる。
【００４９】また第２の発明では、２系統のシステムバ
ス間で複数のデータ転送を行う際に、デスティネーショ
ン側のバス権を使用出来ない場合にもデスティネーショ
ン側のバス権が獲得出来るまでデータをソース側からメ
モリに転送して退避させておくことが出来、またデステ
ィネーション側のバス権が獲得された時点以降はその時
点のデータのデスティネーション側のアドレスが加算回
路により求められるのでソース側からデスティネーショ
ン側へ直接データの転送が行え、その後はメモリに退避
されているデータがデスティネーション側へ転送される
ので、ソース側を待機状態にすることなくデータ転送が
行えるようになる。
ス間で複数のデータ転送を行う際に、デスティネーショ
ン側のバス権を使用出来ない場合にもデスティネーショ
ン側のバス権が獲得出来るまでデータをソース側からメ
モリに転送して退避させておくことが出来、またデステ
ィネーション側のバス権が獲得された時点以降はその時
点のデータのデスティネーション側のアドレスが加算回
路により求められるのでソース側からデスティネーショ
ン側へ直接データの転送が行え、その後はメモリに退避
されているデータがデスティネーション側へ転送される
ので、ソース側を待機状態にすることなくデータ転送が
行えるようになる。
【図１】本発明のダイレクトメモリアクセスコントロー
ラの第１の発明の一実施例の構成及び入出力信号を示す
模式図である。
ラの第１の発明の一実施例の構成及び入出力信号を示す
模式図である。
【図２】本発明のダイレクトメモリアクセスコントロー
ラを組込んだシステムの構成例を示すブロック図である
。
ラを組込んだシステムの構成例を示すブロック図である
。
【図３】本発明のダイレクトメモリアクセスコントロー
ラの第２の発明の一実施例の構成例を示す模式図である
。
ラの第２の発明の一実施例の構成例を示す模式図である
。
【図４】従来のダイレクトメモリアクセスコントローラ
の入出力信号を示す模式図である。
の入出力信号を示す模式図である。
【図５】従来のダイレクトメモリアクセスコントローラ
を組込んだシステムの構成例を示すブロック図である。
を組込んだシステムの構成例を示すブロック図である。
１ ＤＭＡＣ（ダイレクトメモリアクセスコント
ローラ）２ 第１ＨＲＥＱ ３ 第１ＨＡＣＫ ４ 第２ＨＲＥＱ ５ 第２ＨＡＣＫ ８ 第１のシステムバス ９ 第２のシステムバス １０ 第１ＭＰＵ １１ 第１メモリ １３ 第２ＭＰＵ １４ 第２メモリ １８ 退避用メモリ １９ 優先制御回路 ２０ スイッチ回路
ローラ）２ 第１ＨＲＥＱ ３ 第１ＨＡＣＫ ４ 第２ＨＲＥＱ ５ 第２ＨＡＣＫ ８ 第１のシステムバス ９ 第２のシステムバス １０ 第１ＭＰＵ １１ 第１メモリ １３ 第２ＭＰＵ １４ 第２メモリ １８ 退避用メモリ １９ 優先制御回路 ２０ スイッチ回路
Claims (2)
- 【請求項１】 ソース側のバスからデスティネーショ
ン側のバスへデータを転送するダイレクトメモリアクセ
スコントローラにおいて、前記ソース側のバスの使用権
が獲得され、前記デスティネーション側のバスの使用権
が獲得されないことを検出して所定の信号を出力する回
路と、該回路が前記所定の信号を出力している場合に前
記ソース側のバスから転送されたデータを一時退避させ
るためのメモリとを備え、前記回路が前記所定の信号を
出力している場合に、前記ソース側のバスから転送され
たデータを前記メモリに一時退避させておき、前記デス
ティネーション側のバスの使用権が獲得された時点で、
前記メモリに退避されているデータを前記デスティネー
ション側のバスへ転送すべくなしてあることを特徴とす
るダイレクトメモリアクセスコントローラ。 - 【請求項２】 ソース側のバスからデスティネーショ
ン側のバスへ複数のデータを転送するダイレクトメモリ
アクセスコントローラにおいて、前記ソース側のバスの
使用権が獲得され、前記デスティネーション側のバスの
使用権が獲得されないことを検出して所定の信号を出力
する回路と、該回路が前記所定の信号を出力している場
合に前記ソース側のバスから転送されたデータを一時退
避させるためのメモリと、前記メモリに退避されたデー
タ数をカウントするカウンタと、転送対象のデータの先
頭のデータのデスティネーション側におけるアドレスを
保持するレジスタと、前記カウンタのカウント値と前記
レジスタが保持しているアドレスとを加算する加算回路
とを備え、前記回路が前記所定の信号を出力している場
合に、前記ソース側のバスから転送されたデータを前記
メモリに一時退避させておき、前記デスティネーション
側のバスの使用権が獲得された時点で、前記加算回路の
加算値をデスティネーション側のアドレスとして前記ソ
ース側のバスから前記デスティネーション側のバスへデ
ータ転送を行った後、前記メモリに退避されているデー
タを前記デスティネーション側のバスへ転送すべくなし
てあることを特徴とするダイレクトメモリアクセスコン
トローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14515391A JPH04369065A (ja) | 1991-06-18 | 1991-06-18 | ダイレクトメモリアクセスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14515391A JPH04369065A (ja) | 1991-06-18 | 1991-06-18 | ダイレクトメモリアクセスコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369065A true JPH04369065A (ja) | 1992-12-21 |
Family
ID=15378652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14515391A Pending JPH04369065A (ja) | 1991-06-18 | 1991-06-18 | ダイレクトメモリアクセスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11134288A (ja) * | 1997-10-28 | 1999-05-21 | Nec Corp | バスコントローラ |
| JP4630462B2 (ja) * | 1999-02-23 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 集積回路及びそれを用いた情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146550A (ja) * | 1984-08-11 | 1986-03-06 | Fujitsu Ltd | バス間結合装置 |
-
1991
- 1991-06-18 JP JP14515391A patent/JPH04369065A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146550A (ja) * | 1984-08-11 | 1986-03-06 | Fujitsu Ltd | バス間結合装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11134288A (ja) * | 1997-10-28 | 1999-05-21 | Nec Corp | バスコントローラ |
| JP4630462B2 (ja) * | 1999-02-23 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 集積回路及びそれを用いた情報処理装置 |
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