JPH09223102A - ダイレクトメモリアクセスコントローラ - Google Patents
ダイレクトメモリアクセスコントローラInfo
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- JPH09223102A JPH09223102A JP1861296A JP1861296A JPH09223102A JP H09223102 A JPH09223102 A JP H09223102A JP 1861296 A JP1861296 A JP 1861296A JP 1861296 A JP1861296 A JP 1861296A JP H09223102 A JPH09223102 A JP H09223102A
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Abstract
(57)【要約】
【課題】 複数のＤＭＡ転送を連続して実行する場合の
全体的な処理効率を向上させる。 【解決手段】 複数のＤＭＡ転送の制御データをデータ
保持手段１２〜１６に設定すると共に、複数のＤＭＡ転
送の優先度を優先度保持手段２７に保持させ、転送制御
手段２５の制御により優先度の順番で複数のＤＭＡ転送
を実行させる。複数のＤＭＡ転送を所望の順番に実行す
ることにより、全体的な処理効率を向上させる。
全体的な処理効率を向上させる。 【解決手段】 複数のＤＭＡ転送の制御データをデータ
保持手段１２〜１６に設定すると共に、複数のＤＭＡ転
送の優先度を優先度保持手段２７に保持させ、転送制御
手段２５の制御により優先度の順番で複数のＤＭＡ転送
を実行させる。複数のＤＭＡ転送を所望の順番に実行す
ることにより、全体的な処理効率を向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイレクト転送を
実行するダイレクトメモリアクセスコントローラに関す
る。
実行するダイレクトメモリアクセスコントローラに関す
る。
【０００２】
【従来の技術】現在、データバスに複数のデバイスを接
続したデータ処理装置において、ダイレクト転送である
ＤＭＡ(Direct Memory Access)転送によりデータ転送を
高速化すると共にプロセッサの負担を軽減することが行
なわれている。このような処理動作を実現するダイレク
トメモリアクセスコントローラであるＤＭＡＣ(ＤＭＡC
ontroller）は、各種データを伝送するデータバスによ
り、各種データを記憶するメモリと各種データを入出力
する入出力装置と各種のデータ処理を実行するプロセッ
サとに接続される。そして、ダイレクト転送の制御デー
タが設定されると、データバスを占有してプロセッサを
介在させることなくメモリと入出力装置との間で各種デ
ータをダイレクト転送させる。
続したデータ処理装置において、ダイレクト転送である
ＤＭＡ(Direct Memory Access)転送によりデータ転送を
高速化すると共にプロセッサの負担を軽減することが行
なわれている。このような処理動作を実現するダイレク
トメモリアクセスコントローラであるＤＭＡＣ(ＤＭＡC
ontroller）は、各種データを伝送するデータバスによ
り、各種データを記憶するメモリと各種データを入出力
する入出力装置と各種のデータ処理を実行するプロセッ
サとに接続される。そして、ダイレクト転送の制御デー
タが設定されると、データバスを占有してプロセッサを
介在させることなくメモリと入出力装置との間で各種デ
ータをダイレクト転送させる。
【０００３】このようなＤＭＡＣは、上述のように制御
データに対応してダイレクト転送を実行するが、これは
一個の入出力装置とメモリとの間で行なう一回に制限さ
れ、複数のダイレクト転送を連続して実行することがで
きなかった。このような課題を解決するため、特開平3-
156554号公報に開示されたＤＭＡＣは、制御データであ
る入出力装置とメモリとのアドレスを保持するレジスタ
を複数組設け、複数のダイレクト転送を連続して実行す
る。
データに対応してダイレクト転送を実行するが、これは
一個の入出力装置とメモリとの間で行なう一回に制限さ
れ、複数のダイレクト転送を連続して実行することがで
きなかった。このような課題を解決するため、特開平3-
156554号公報に開示されたＤＭＡＣは、制御データであ
る入出力装置とメモリとのアドレスを保持するレジスタ
を複数組設け、複数のダイレクト転送を連続して実行す
る。
【０００４】このようなＤＭＡＣを備えたデータ処理装
置の一従来例を図５及び図６に基づいて以下に説明す
る。まず、このデータ処理装置１は、システムバス２を
有している。このシステムバス２には、ＲＡＭ(Random
Access Memory)等のメインメモリ３、プロセッサである
ＣＰＵ(Central Processing Unit）４、ダイレクトメモ
リアクセスコントローラであるＤＭＡＣ５が接続されて
おり、このＤＭＡＣ５にも、前記システムバス２と別体
の複数の外部バス６により、複数の入出力装置であるＩ
／Ｏ(Input／Output）７が接続されている。
置の一従来例を図５及び図６に基づいて以下に説明す
る。まず、このデータ処理装置１は、システムバス２を
有している。このシステムバス２には、ＲＡＭ(Random
Access Memory)等のメインメモリ３、プロセッサである
ＣＰＵ(Central Processing Unit）４、ダイレクトメモ
リアクセスコントローラであるＤＭＡＣ５が接続されて
おり、このＤＭＡＣ５にも、前記システムバス２と別体
の複数の外部バス６により、複数の入出力装置であるＩ
／Ｏ(Input／Output）７が接続されている。
【０００５】前記システムバス２は、データバスとアド
レスバスとコントロールバスとを有しており、前記デー
タバスにより各種データを転送し、前記アドレスバスに
より転送データのアドレスを転送し、前記コントロール
バスにより、リードやライト等の各種の制御データを転
送する。つまり、各種データのＤＭＡ転送も前記データ
バスにより実行し、ＤＭＡ転送の要求信号や応答信号も
前記コントロールバスにより転送する。
レスバスとコントロールバスとを有しており、前記デー
タバスにより各種データを転送し、前記アドレスバスに
より転送データのアドレスを転送し、前記コントロール
バスにより、リードやライト等の各種の制御データを転
送する。つまり、各種データのＤＭＡ転送も前記データ
バスにより実行し、ＤＭＡ転送の要求信号や応答信号も
前記コントロールバスにより転送する。
【０００６】前記メインメモリ３は、各種データを書換
自在に一時記憶するので、ＤＭＡ転送する各種データの
入力や出力も実行する。前記ＣＰＵ４は、各種のデータ
処理を実行するので、その一つとしてダイレクト転送の
制御データを前記ＤＭＡＣ５に設定することも実行す
る。前記Ｉ／Ｏ７は、各種データを入出力するデバイス
からなり、例えば、前記メインメモリ３に画像データを
出力するイメージスキャナ、前記メインメモリ３から画
像データを入力するディスプレイ、前記メインメモリ３
と画像データを入出力するＨＤＤ(Hard Disk Drive）、
等からなる。
自在に一時記憶するので、ＤＭＡ転送する各種データの
入力や出力も実行する。前記ＣＰＵ４は、各種のデータ
処理を実行するので、その一つとしてダイレクト転送の
制御データを前記ＤＭＡＣ５に設定することも実行す
る。前記Ｉ／Ｏ７は、各種データを入出力するデバイス
からなり、例えば、前記メインメモリ３に画像データを
出力するイメージスキャナ、前記メインメモリ３から画
像データを入力するディスプレイ、前記メインメモリ３
と画像データを入出力するＨＤＤ(Hard Disk Drive）、
等からなる。
【０００７】前記ＤＭＡＣ５は、ＤＭＡ転送を実行する
コントローラであり、図６に示すように、内部バス１１
を有している。この内部バス１１には、複数の転送カウ
ンタ１２、複数のＩ／Ｏアドレスレジスタ１３、複数の
メモリアドレスレジスタ１４、データ保持手段であるコ
ントロールレジスタ１５、ステイタスレジスタ１６、外
部バスＩ／Ｆ制御回路１７、複数のバッファ１８等が接
続されており、前記外部バスＩ／Ｆ制御回路１７に前記
システムバス２が接続され、複数の前記バッファ１８に
前記Ｉ／Ｏ７が各々接続されている。
コントローラであり、図６に示すように、内部バス１１
を有している。この内部バス１１には、複数の転送カウ
ンタ１２、複数のＩ／Ｏアドレスレジスタ１３、複数の
メモリアドレスレジスタ１４、データ保持手段であるコ
ントロールレジスタ１５、ステイタスレジスタ１６、外
部バスＩ／Ｆ制御回路１７、複数のバッファ１８等が接
続されており、前記外部バスＩ／Ｆ制御回路１７に前記
システムバス２が接続され、複数の前記バッファ１８に
前記Ｉ／Ｏ７が各々接続されている。
【０００８】前記転送カウンタ１２は、実行されるＤＭ
Ａ転送のデータ数をカウントするので、ここでは複数の
ＤＭＡ転送に対応した複数である。前記メモリアドレス
レジスタ１４は、ＤＭＡ転送の制御データの一部として
前記メインメモリ３のアドレスが設定され、前記Ｉ／Ｏ
アドレスレジスタ１３は、ＤＭＡ転送の制御データの一
部として前記Ｉ／Ｏ７のアドレスが設定される。これら
のアドレスは一方が転送元の場合に他方が転送先として
設定され、前記レジスタ１３，１４も、複数のＤＭＡ転
送に対応した複数である。
Ａ転送のデータ数をカウントするので、ここでは複数の
ＤＭＡ転送に対応した複数である。前記メモリアドレス
レジスタ１４は、ＤＭＡ転送の制御データの一部として
前記メインメモリ３のアドレスが設定され、前記Ｉ／Ｏ
アドレスレジスタ１３は、ＤＭＡ転送の制御データの一
部として前記Ｉ／Ｏ７のアドレスが設定される。これら
のアドレスは一方が転送元の場合に他方が転送先として
設定され、前記レジスタ１３，１４も、複数のＤＭＡ転
送に対応した複数である。
【０００９】前記コントロールレジスタ１５は、ＤＭＡ
転送の動作モードや起動要求等が制御データの一部とし
て設定され、前記ステイタスレジスタ１６は、実行中の
ＤＭＡ転送の動作状態をステータスとして保持する。前
記外部バスＩ／Ｆ制御回路１７は、前記ＣＰＵ４や前記
メインメモリ３との各種のデータ通信を仲介し、前記バ
ッファ１８は、前記Ｉ／Ｏ７との各種のデータ通信を仲
介する。
転送の動作モードや起動要求等が制御データの一部とし
て設定され、前記ステイタスレジスタ１６は、実行中の
ＤＭＡ転送の動作状態をステータスとして保持する。前
記外部バスＩ／Ｆ制御回路１７は、前記ＣＰＵ４や前記
メインメモリ３との各種のデータ通信を仲介し、前記バ
ッファ１８は、前記Ｉ／Ｏ７との各種のデータ通信を仲
介する。
【００１０】上述のような構造のデータ処理装置１で
は、例えば、Ｉ／Ｏ７がバス調停回路（図示せず）にＤ
ＭＡ転送を要求し、このバス調停回路がＤＭＡＣ５にバ
ス使用権を与えると、このＤＭＡＣ５は、システムバス
２をＣＰＵ４から切り離して占有し、メインメモリ３と
Ｉ／Ｏ７との間で各種データのＤＭＡ転送を実行する。
は、例えば、Ｉ／Ｏ７がバス調停回路（図示せず）にＤ
ＭＡ転送を要求し、このバス調停回路がＤＭＡＣ５にバ
ス使用権を与えると、このＤＭＡＣ５は、システムバス
２をＣＰＵ４から切り離して占有し、メインメモリ３と
Ｉ／Ｏ７との間で各種データのＤＭＡ転送を実行する。
【００１１】このようにＤＭＡ転送を実行する場合、そ
の制御データの一部であるメインメモリ３とＩ／Ｏ７と
のアドレスは、ＤＭＡＣ５のレジスタ１３，１４に保持
されるが、これらのレジスタ１３，１４が複数組設けら
れているので、ＤＭＡＣ５は複数のＤＭＡ転送を連続し
て実行することができる。
の制御データの一部であるメインメモリ３とＩ／Ｏ７と
のアドレスは、ＤＭＡＣ５のレジスタ１３，１４に保持
されるが、これらのレジスタ１３，１４が複数組設けら
れているので、ＤＭＡＣ５は複数のＤＭＡ転送を連続し
て実行することができる。
【００１２】なお、このようなＤＭＡＣ５によるＤＭＡ
転送の実行中、ＣＰＵ４はシステムバス２を使用できな
いが、ＤＭＡ転送の開始以前に処理命令や処理データを
保持していれば、そのデータ処理を内部で実行すること
ができる。つまり、ＣＰＵ４が関与することなくメイン
メモリ３とＩ／Ｏ７との間でデータ転送が高速に実行さ
れ、これと並行にＣＰＵ４によるデータ処理が実行され
るので、ＣＰＵ４の負担を増加させることなくデータ処
理とデータ転送とが高速に実行される。
転送の実行中、ＣＰＵ４はシステムバス２を使用できな
いが、ＤＭＡ転送の開始以前に処理命令や処理データを
保持していれば、そのデータ処理を内部で実行すること
ができる。つまり、ＣＰＵ４が関与することなくメイン
メモリ３とＩ／Ｏ７との間でデータ転送が高速に実行さ
れ、これと並行にＣＰＵ４によるデータ処理が実行され
るので、ＣＰＵ４の負担を増加させることなくデータ処
理とデータ転送とが高速に実行される。
【００１３】
【発明が解決しようとする課題】上述したデータ処理装
置１は、ＤＭＡ転送によりデータ転送とデータ処理とを
高速化することができ、特に複数のＤＭＡ転送を連続し
て実行することができる。
置１は、ＤＭＡ転送によりデータ転送とデータ処理とを
高速化することができ、特に複数のＤＭＡ転送を連続し
て実行することができる。
【００１４】しかし、この複数のＤＭＡ転送は、最初に
設定された順番で実行されるので、複数のＤＭＡ転送が
最適な順番で実行されず、重要なＤＭＡ転送の開始が遅
滞することも発生する。これを防止するためには、最初
に複数のＤＭＡ転送を最適な順番に設定することが想定
できるが、これを実現する手段は特開平3-156554号公報
には開示されていない。
設定された順番で実行されるので、複数のＤＭＡ転送が
最適な順番で実行されず、重要なＤＭＡ転送の開始が遅
滞することも発生する。これを防止するためには、最初
に複数のＤＭＡ転送を最適な順番に設定することが想定
できるが、これを実現する手段は特開平3-156554号公報
には開示されていない。
【００１５】しかも、複数のＤＭＡ転送を連続して実行
する場合、これが終了するまで新規のＤＭＡ転送を設定
できないので、複数のＤＭＡ転送を連続して実行してい
る最中に、より重要なＤＭＡ転送の必要が発生しても、
これを迅速に開始することができない。
する場合、これが終了するまで新規のＤＭＡ転送を設定
できないので、複数のＤＭＡ転送を連続して実行してい
る最中に、より重要なＤＭＡ転送の必要が発生しても、
これを迅速に開始することができない。
【００１６】同様に、複数のＤＭＡ転送を連続して実行
する場合、これが終了するまでＣＰＵ４はシステムバス
２を使用することができないので、ＣＰＵ４が内部処理
を完了して重要なデータ処理の開始を要望しても、これ
を迅速に開始することができない。
する場合、これが終了するまでＣＰＵ４はシステムバス
２を使用することができないので、ＣＰＵ４が内部処理
を完了して重要なデータ処理の開始を要望しても、これ
を迅速に開始することができない。
【００１７】つまり、上述したデータ処理装置１は、複
数のＤＭＡ転送を連続して実行することはできるが、全
体的な作業効率を向上させることは困難である。
数のＤＭＡ転送を連続して実行することはできるが、全
体的な作業効率を向上させることは困難である。
【００１８】
【課題を解決するための手段】請求項１記載の発明は、
各種データを伝送するデータバスにより各種データを記
憶するメモリと各種データを入出力する入出力装置と各
種のデータ処理を実行するプロセッサとに接続され、ダ
イレクト転送の制御データが設定されると前記データバ
スを占有して前記プロセッサを介在させることなく前記
メモリと前記入出力装置との間で各種データをダイレク
ト転送させるダイレクトメモリアクセスコントローラに
おいて、複数のダイレクト転送の制御データが設定され
るデータ保持手段を設け、設定された制御データによる
複数のダイレクト転送の優先度を保持する優先度保持手
段を設け、保持された優先度に従って複数のダイレクト
転送の順番を制御する転送制御手段を設けた。従って、
複数のダイレクト転送の制御データがデータ保持手段に
設定されると、この制御データによる複数のダイレクト
転送の優先度を優先度保持手段が保持する。この優先度
に従って転送制御手段が複数のダイレクト転送の順番を
制御するので、複数のダイレクト転送が所望の順番に実
行される。
各種データを伝送するデータバスにより各種データを記
憶するメモリと各種データを入出力する入出力装置と各
種のデータ処理を実行するプロセッサとに接続され、ダ
イレクト転送の制御データが設定されると前記データバ
スを占有して前記プロセッサを介在させることなく前記
メモリと前記入出力装置との間で各種データをダイレク
ト転送させるダイレクトメモリアクセスコントローラに
おいて、複数のダイレクト転送の制御データが設定され
るデータ保持手段を設け、設定された制御データによる
複数のダイレクト転送の優先度を保持する優先度保持手
段を設け、保持された優先度に従って複数のダイレクト
転送の順番を制御する転送制御手段を設けた。従って、
複数のダイレクト転送の制御データがデータ保持手段に
設定されると、この制御データによる複数のダイレクト
転送の優先度を優先度保持手段が保持する。この優先度
に従って転送制御手段が複数のダイレクト転送の順番を
制御するので、複数のダイレクト転送が所望の順番に実
行される。
【００１９】請求項２記載の発明では、請求項１記載の
発明において、データ保持手段は、ダイレクト転送の実
行中も新規の制御データの設定を受け付け、優先度保持
手段は、ダイレクト転送の実行中に新規の制御データが
設定されると、実行中のダイレクト転送も含めて優先度
を保持し、転送制御手段は、実行中のダイレクト転送も
含めて優先度に従って複数のダイレクト転送の順番を制
御する。従って、ダイレクト転送の実行中に新規のダイ
レクト転送がデータ保持手段に設定されると、実行中の
ダイレクト転送も含んで全部のダイレクト転送の優先度
が優先度保持手段により保持される。このように保持さ
れた優先度に従って複数のダイレクト転送の順番が転送
制御手段により制御されるので、新規に設定されたダイ
レクト転送の優先度が待機中のダイレクト転送より高い
と、待機中のダイレクト転送の順番が更新される。特
に、新規に設定されたダイレクト転送の優先度が実行中
のダイレクト転送より高いと、実行中のダイレクト転送
が一時中止されて新規のダイレクト転送が優先的に実行
される。
発明において、データ保持手段は、ダイレクト転送の実
行中も新規の制御データの設定を受け付け、優先度保持
手段は、ダイレクト転送の実行中に新規の制御データが
設定されると、実行中のダイレクト転送も含めて優先度
を保持し、転送制御手段は、実行中のダイレクト転送も
含めて優先度に従って複数のダイレクト転送の順番を制
御する。従って、ダイレクト転送の実行中に新規のダイ
レクト転送がデータ保持手段に設定されると、実行中の
ダイレクト転送も含んで全部のダイレクト転送の優先度
が優先度保持手段により保持される。このように保持さ
れた優先度に従って複数のダイレクト転送の順番が転送
制御手段により制御されるので、新規に設定されたダイ
レクト転送の優先度が待機中のダイレクト転送より高い
と、待機中のダイレクト転送の順番が更新される。特
に、新規に設定されたダイレクト転送の優先度が実行中
のダイレクト転送より高いと、実行中のダイレクト転送
が一時中止されて新規のダイレクト転送が優先的に実行
される。
【００２０】請求項３記載の発明では、請求項１記載の
発明において、ダイレクト転送の一時中止の要求度を保
持する要求度保持手段を設け、転送制御手段は、複数の
ダイレクト転送を連続して実行する場合に、次のダイレ
クト転送の優先度が一時中止の要求度より低いと、その
開始を一時中止してデータバスをプロセッサに一時開放
する。従って、連続して実行される複数のダイレクト転
送の優先度が基準値より低下すると、その時点で転送制
御手段は複数のダイレクト転送の連続の実行を一時中止
してデータバスをプロセッサに一時開放する。複数のダ
イレクト転送を優先度の順番で連続して実行する場合で
も、優先度が低いダイレクト転送よりプロセッサのデー
タ処理が優先的に実行される。
発明において、ダイレクト転送の一時中止の要求度を保
持する要求度保持手段を設け、転送制御手段は、複数の
ダイレクト転送を連続して実行する場合に、次のダイレ
クト転送の優先度が一時中止の要求度より低いと、その
開始を一時中止してデータバスをプロセッサに一時開放
する。従って、連続して実行される複数のダイレクト転
送の優先度が基準値より低下すると、その時点で転送制
御手段は複数のダイレクト転送の連続の実行を一時中止
してデータバスをプロセッサに一時開放する。複数のダ
イレクト転送を優先度の順番で連続して実行する場合で
も、優先度が低いダイレクト転送よりプロセッサのデー
タ処理が優先的に実行される。
【００２１】請求項４記載の発明は、各種データを伝送
するデータバスにより各種データを記憶するメモリと各
種データを入出力する入出力装置と各種のデータ処理を
実行するプロセッサとに接続され、ダイレクト転送の制
御データが設定されると前記データバスを占有して前記
プロセッサを介在させることなく前記メモリと前記入出
力装置との間で各種データをダイレクト転送させるダイ
レクトメモリアクセスコントローラにおいて、複数のダ
イレクト転送の制御データが設定されるデータ保持手段
を設け、設定された制御データに従って複数のダイレク
ト転送を順番に実行させる転送制御手段を設け、連続し
て実行される複数のダイレクト転送のデータ数をカウン
トする転送カウント手段を設け、複数個の前記入出力装
置に対して順番に実行したダイレクト転送のデータ数と
所定の基準値とを比較するデータ比較手段を設け、基準
値をデータ数が超過していると次の前記入出力装置のダ
イレクト転送の開始を一時中止して占有した前記データ
バスを前記プロセッサに一時開放する中止制御手段を設
けた。従って、複数のダイレクト転送の制御データがデ
ータ保持手段に設定されると、この制御データに従って
転送制御手段が複数のダイレクト転送を順番に実行させ
る。このように連続して実行される複数のダイレクト転
送のデータ数を転送カウント手段がカウントし、複数個
の入出力装置に対して順番に実行したダイレクト転送の
データ数と所定の基準値とをデータ比較手段が比較し、
基準値をデータ数が超過していると、中止制御手段が次
の入出力装置のダイレクト転送の開始を一時中止して占
有したデータバスをプロセッサに一時開放する。複数の
ダイレクト転送を連続して実行する場合でも、そのデー
タ数が基準値を超過した時点で次のダイレクト転送が一
時中止されるので、プロセッサは定期的に一時開放され
るデータバスによりデータ処理を実行できる。
するデータバスにより各種データを記憶するメモリと各
種データを入出力する入出力装置と各種のデータ処理を
実行するプロセッサとに接続され、ダイレクト転送の制
御データが設定されると前記データバスを占有して前記
プロセッサを介在させることなく前記メモリと前記入出
力装置との間で各種データをダイレクト転送させるダイ
レクトメモリアクセスコントローラにおいて、複数のダ
イレクト転送の制御データが設定されるデータ保持手段
を設け、設定された制御データに従って複数のダイレク
ト転送を順番に実行させる転送制御手段を設け、連続し
て実行される複数のダイレクト転送のデータ数をカウン
トする転送カウント手段を設け、複数個の前記入出力装
置に対して順番に実行したダイレクト転送のデータ数と
所定の基準値とを比較するデータ比較手段を設け、基準
値をデータ数が超過していると次の前記入出力装置のダ
イレクト転送の開始を一時中止して占有した前記データ
バスを前記プロセッサに一時開放する中止制御手段を設
けた。従って、複数のダイレクト転送の制御データがデ
ータ保持手段に設定されると、この制御データに従って
転送制御手段が複数のダイレクト転送を順番に実行させ
る。このように連続して実行される複数のダイレクト転
送のデータ数を転送カウント手段がカウントし、複数個
の入出力装置に対して順番に実行したダイレクト転送の
データ数と所定の基準値とをデータ比較手段が比較し、
基準値をデータ数が超過していると、中止制御手段が次
の入出力装置のダイレクト転送の開始を一時中止して占
有したデータバスをプロセッサに一時開放する。複数の
ダイレクト転送を連続して実行する場合でも、そのデー
タ数が基準値を超過した時点で次のダイレクト転送が一
時中止されるので、プロセッサは定期的に一時開放され
るデータバスによりデータ処理を実行できる。
【００２２】請求項５記載の発明では、請求項４記載の
発明において、データ比較手段は、実行中のダイレクト
転送も含めてデータ数と所定の基準値とを比較し、中止
制御手段は、基準値にデータ数が到達すると実行中のダ
イレクト転送も一時中止する。従って、複数の制御デー
タに従って複数のダイレクト転送が順番に実行される
際、そのデータ数がカウントされてデータ比較手段によ
り基準値と比較されるが、これが実行中のダイレクト転
送も含めてリアルタイムに実行される。このリアルタイ
ムの処理で基準値にデータ数が到達すると、中止制御手
段は実行中のダイレクト転送でも一時中止する。複数の
入出力装置のダイレクト転送を連続して実行する場合で
も、そのデータ数が基準値に到達した時点で実行中のダ
イレクト転送まで一時中止されるので、プロセッサは定
期的に一時開放されるデータバスによりデータ処理を実
行できる。
発明において、データ比較手段は、実行中のダイレクト
転送も含めてデータ数と所定の基準値とを比較し、中止
制御手段は、基準値にデータ数が到達すると実行中のダ
イレクト転送も一時中止する。従って、複数の制御デー
タに従って複数のダイレクト転送が順番に実行される
際、そのデータ数がカウントされてデータ比較手段によ
り基準値と比較されるが、これが実行中のダイレクト転
送も含めてリアルタイムに実行される。このリアルタイ
ムの処理で基準値にデータ数が到達すると、中止制御手
段は実行中のダイレクト転送でも一時中止する。複数の
入出力装置のダイレクト転送を連続して実行する場合で
も、そのデータ数が基準値に到達した時点で実行中のダ
イレクト転送まで一時中止されるので、プロセッサは定
期的に一時開放されるデータバスによりデータ処理を実
行できる。
【００２３】請求項６記載の発明は、各種データを伝送
するデータバスにより各種データを記憶するメモリと各
種データを入出力する入出力装置と各種のデータ処理を
実行するプロセッサとに接続され、ダイレクト転送の制
御データが設定されると前記データバスを占有して前記
プロセッサを介在させることなく前記メモリと前記入出
力装置との間で各種データをダイレクト転送させるダイ
レクトメモリアクセスコントローラにおいて、複数のダ
イレクト転送の制御データが設定されるデータ保持手段
を設け、設定された制御データに従って複数のダイレク
ト転送を順番に実行させる転送制御手段を設け、これか
ら連続して実行される複数のダイレクト転送のデータ数
を検出する転送検出手段を設け、複数個の前記入出力装
置に対して順番に実行するダイレクト転送のデータ数と
所定の基準値とを比較するデータ比較手段を設け、基準
値をデータ数が超過しない単位に複数のダイレクト転送
を分割する転送分割手段を設け、連続して実行される複
数のダイレクト転送を分割の単位で一時中止して前記デ
ータバスを前記プロセッサに一時開放する中止制御手段
を設けた。従って、複数のダイレクト転送の制御データ
がデータ保持手段に設定されると、この制御データに従
って転送制御手段が複数のダイレクト転送を順番に実行
させる。この時、これから連続して実行される複数のダ
イレクト転送のデータ数を転送検出手段が検出し、複数
個の入出力装置に対して順番に実行するダイレクト転送
のデータ数と所定の基準値とをデータ比較手段が比較す
る。基準値をデータ数が超過しない単位に転送分割手段
が複数のダイレクト転送を分割し、連続して実行される
複数のダイレクト転送を中止制御手段が分割の単位で一
時中止してデータバスをプロセッサに一時開放する。こ
れから連続して実行される複数のダイレクト転送のデー
タ数が一時中止の要求度を超過していると、これが基準
値を超過しない単位に分割されてから順番に実行され、
その合間にダイレクト転送が一時中止されるので、プロ
セッサは定期的に一時開放されるデータバスによりデー
タ処理を実行できる。
するデータバスにより各種データを記憶するメモリと各
種データを入出力する入出力装置と各種のデータ処理を
実行するプロセッサとに接続され、ダイレクト転送の制
御データが設定されると前記データバスを占有して前記
プロセッサを介在させることなく前記メモリと前記入出
力装置との間で各種データをダイレクト転送させるダイ
レクトメモリアクセスコントローラにおいて、複数のダ
イレクト転送の制御データが設定されるデータ保持手段
を設け、設定された制御データに従って複数のダイレク
ト転送を順番に実行させる転送制御手段を設け、これか
ら連続して実行される複数のダイレクト転送のデータ数
を検出する転送検出手段を設け、複数個の前記入出力装
置に対して順番に実行するダイレクト転送のデータ数と
所定の基準値とを比較するデータ比較手段を設け、基準
値をデータ数が超過しない単位に複数のダイレクト転送
を分割する転送分割手段を設け、連続して実行される複
数のダイレクト転送を分割の単位で一時中止して前記デ
ータバスを前記プロセッサに一時開放する中止制御手段
を設けた。従って、複数のダイレクト転送の制御データ
がデータ保持手段に設定されると、この制御データに従
って転送制御手段が複数のダイレクト転送を順番に実行
させる。この時、これから連続して実行される複数のダ
イレクト転送のデータ数を転送検出手段が検出し、複数
個の入出力装置に対して順番に実行するダイレクト転送
のデータ数と所定の基準値とをデータ比較手段が比較す
る。基準値をデータ数が超過しない単位に転送分割手段
が複数のダイレクト転送を分割し、連続して実行される
複数のダイレクト転送を中止制御手段が分割の単位で一
時中止してデータバスをプロセッサに一時開放する。こ
れから連続して実行される複数のダイレクト転送のデー
タ数が一時中止の要求度を超過していると、これが基準
値を超過しない単位に分割されてから順番に実行され、
その合間にダイレクト転送が一時中止されるので、プロ
セッサは定期的に一時開放されるデータバスによりデー
タ処理を実行できる。
【００２４】
【発明の実施の形態】本発明の実施の一形態を図１及び
図２に基づいて以下に説明する。なお、本実施の形態で
示すデータ処理装置２１に関し、一従来例として前述し
たデータ処理装置１と同一の部分は、同一の名称及び符
号を利用して詳細な説明は省略する。
図２に基づいて以下に説明する。なお、本実施の形態で
示すデータ処理装置２１に関し、一従来例として前述し
たデータ処理装置１と同一の部分は、同一の名称及び符
号を利用して詳細な説明は省略する。
【００２５】まず、本実施の形態のデータ処理装置２１
も、図２に示すように、ダイレクトメモリアクセスコン
トローラであるＤＭＡＣ２２を一部としているが、この
ＤＭＡＣ２２とプロセッサであるＣＰＵ４とがシステム
バス２だけでなく専用のアクセスライン２３によっても
接続されている。このアクセスライン２３は、ＣＰＵ４
がＤＭＡＣ２２の各部１２〜１６にアクセスするため
の、アドレス、データ、制御信号、を転送すると共に、
ダイレクト転送であるＤＭＡ転送の終了を通知するため
の、割込信号、要求信号、応答信号、を転送する。この
ようにＤＭＡＣ２２の各部１２〜１６には、ＤＭＡ転送
の制御データが設定されるので、ここにデータ保持手段
が設けられている。
も、図２に示すように、ダイレクトメモリアクセスコン
トローラであるＤＭＡＣ２２を一部としているが、この
ＤＭＡＣ２２とプロセッサであるＣＰＵ４とがシステム
バス２だけでなく専用のアクセスライン２３によっても
接続されている。このアクセスライン２３は、ＣＰＵ４
がＤＭＡＣ２２の各部１２〜１６にアクセスするため
の、アドレス、データ、制御信号、を転送すると共に、
ダイレクト転送であるＤＭＡ転送の終了を通知するため
の、割込信号、要求信号、応答信号、を転送する。この
ようにＤＭＡＣ２２の各部１２〜１６には、ＤＭＡ転送
の制御データが設定されるので、ここにデータ保持手段
が設けられている。
【００２６】本実施の形態のＤＭＡＣ２２は、上述のよ
うに通常のシステムバス２の他に前記アクセスライン２
３も接続されているので、図１に示すように、通常の内
部バス１１の他にＣＰＵ４のアクセス専用の内部バス２
４も有している。このＤＭＡＣ２２の内部では、複数の
メモリアドレスレジスタ１４と複数のＩ／Ｏアドレスレ
ジスタ１３とは、前記内部バス１１，２４の両方に接続
されており、外部バスＩ／Ｆ制御回路１７と複数のバッ
ファ１８とは、前記内部バス１１のみに接続されてい
る。複数の転送カウンタ１２とコントロールレジスタ１
５とステイタスレジスタ１６とは、前記内部バス２４の
みに接続されており、この内部バス２４には、転送制御
手段であるＣＰＵＩ／Ｆ制御回路２５も接続されてい
る。このＣＰＵＩ／Ｆ制御回路２５には、前記アクセス
ライン２３とタイマ回路２６とが接続されており、前記
レジスタ１５，１６には優先度保持手段となるＤＭＡ待
機レジスタ２７が接続されている。
うに通常のシステムバス２の他に前記アクセスライン２
３も接続されているので、図１に示すように、通常の内
部バス１１の他にＣＰＵ４のアクセス専用の内部バス２
４も有している。このＤＭＡＣ２２の内部では、複数の
メモリアドレスレジスタ１４と複数のＩ／Ｏアドレスレ
ジスタ１３とは、前記内部バス１１，２４の両方に接続
されており、外部バスＩ／Ｆ制御回路１７と複数のバッ
ファ１８とは、前記内部バス１１のみに接続されてい
る。複数の転送カウンタ１２とコントロールレジスタ１
５とステイタスレジスタ１６とは、前記内部バス２４の
みに接続されており、この内部バス２４には、転送制御
手段であるＣＰＵＩ／Ｆ制御回路２５も接続されてい
る。このＣＰＵＩ／Ｆ制御回路２５には、前記アクセス
ライン２３とタイマ回路２６とが接続されており、前記
レジスタ１５，１６には優先度保持手段となるＤＭＡ待
機レジスタ２７が接続されている。
【００２７】前記アクセスライン２３はＤＭＡＣ２２の
前記内部バス２４に接続されており、この内部バス２４
に前記各部１２〜１６が接続されているので、前述のよ
うにＣＰＵ４はＤＭＡ転送の最中でもＤＭＡＣ２２の各
部１２〜１６にアクセスすることができる。この時、Ｄ
ＭＡＣ２２の前記ＣＰＵＩ／Ｆ制御回路２５は、ＣＰＵ
Ｉ／ＦとしてＣＰＵ４とのデータ通信を仲介する他、制
御回路としてＤＭＡＣ２２の内部処理を統括的に制御す
る。
前記内部バス２４に接続されており、この内部バス２４
に前記各部１２〜１６が接続されているので、前述のよ
うにＣＰＵ４はＤＭＡ転送の最中でもＤＭＡＣ２２の各
部１２〜１６にアクセスすることができる。この時、Ｄ
ＭＡＣ２２の前記ＣＰＵＩ／Ｆ制御回路２５は、ＣＰＵ
Ｉ／ＦとしてＣＰＵ４とのデータ通信を仲介する他、制
御回路としてＤＭＡＣ２２の内部処理を統括的に制御す
る。
【００２８】前記タイマ回路２６は、現在の時間を常時
検出し、これを前記ＣＰＵＩ／Ｆ制御回路２５に通知す
る。前記ＤＭＡ待機レジスタ２７は、コントロールレジ
スタ１５に複数のＤＭＡ転送の制御データが設定される
と、この複数のダイレクト転送の優先度を保持する。よ
り詳細には、ＣＰＵ４やＩ／Ｏ７からＤＭＡＣ２２にＤ
ＭＡ転送の制御データが入力されると、その時刻を前記
ＣＰＵＩ／Ｆ制御回路２５が前記タイマ回路２６により
検出し、この時刻の順番として複数のＤＭＡ転送の優先
度が前記ＤＭＡ待機レジスタ２７に設定される。このよ
うに複数のＤＭＡ転送の優先度が前記ＤＭＡ待機レジス
タ２７に保持されると、前記ＣＰＵＩ／Ｆ制御回路２５
は、保持された優先度に従って複数のＤＭＡ転送の順番
を制御するので、複数のＤＭＡ転送は設定された順番に
実行される。
検出し、これを前記ＣＰＵＩ／Ｆ制御回路２５に通知す
る。前記ＤＭＡ待機レジスタ２７は、コントロールレジ
スタ１５に複数のＤＭＡ転送の制御データが設定される
と、この複数のダイレクト転送の優先度を保持する。よ
り詳細には、ＣＰＵ４やＩ／Ｏ７からＤＭＡＣ２２にＤ
ＭＡ転送の制御データが入力されると、その時刻を前記
ＣＰＵＩ／Ｆ制御回路２５が前記タイマ回路２６により
検出し、この時刻の順番として複数のＤＭＡ転送の優先
度が前記ＤＭＡ待機レジスタ２７に設定される。このよ
うに複数のＤＭＡ転送の優先度が前記ＤＭＡ待機レジス
タ２７に保持されると、前記ＣＰＵＩ／Ｆ制御回路２５
は、保持された優先度に従って複数のＤＭＡ転送の順番
を制御するので、複数のＤＭＡ転送は設定された順番に
実行される。
【００２９】このような構成において、例えば、ＣＰＵ
４やＩ／Ｏ７からＤＭＡ転送の制御データがＤＭＡＣ２
２に設定されると、このＤＭＡＣ２２は、システムバス
２をＣＰＵ４から切り離して占有し、メインメモリ３と
Ｉ／Ｏ７との間で各種データのＤＭＡ転送を実行する。
この時、ＤＭＡＣ２２には、ＤＭＡ転送の制御データで
あるアドレスを保持するレジスタ１３，１４が複数組設
けられているので、複数のＤＭＡ転送を連続して実行す
ることができる。
４やＩ／Ｏ７からＤＭＡ転送の制御データがＤＭＡＣ２
２に設定されると、このＤＭＡＣ２２は、システムバス
２をＣＰＵ４から切り離して占有し、メインメモリ３と
Ｉ／Ｏ７との間で各種データのＤＭＡ転送を実行する。
この時、ＤＭＡＣ２２には、ＤＭＡ転送の制御データで
あるアドレスを保持するレジスタ１３，１４が複数組設
けられているので、複数のＤＭＡ転送を連続して実行す
ることができる。
【００３０】例えば、本実施の形態のデータ処理装置２
１をカラープリンタの一部として設け、各色の複数のイ
メージデータをメインメモリ３から複数のＩ／Ｏ７に順
番にＤＭＡ転送するようなことができる。このように複
数のＤＭＡ転送を実行する場合、本実施の形態のＤＭＡ
Ｃ２２は、複数のＤＭＡ転送を制御データが設定された
順番に実行するので、複数のＤＭＡ転送は整然と実行さ
れる。
１をカラープリンタの一部として設け、各色の複数のイ
メージデータをメインメモリ３から複数のＩ／Ｏ７に順
番にＤＭＡ転送するようなことができる。このように複
数のＤＭＡ転送を実行する場合、本実施の形態のＤＭＡ
Ｃ２２は、複数のＤＭＡ転送を制御データが設定された
順番に実行するので、複数のＤＭＡ転送は整然と実行さ
れる。
【００３１】このようにＤＭＡ転送が実行される場合、
ＣＰＵ４はシステムバス２を使用できないが、そのデー
タ処理を内部で実行することはできるので、ＣＰＵ４の
負担を増加させることなくデータ処理とデータ転送とが
高速に実行される。このようにＤＭＡ転送と並列にデー
タ処理を完了したＣＰＵ４は、例えば、そのデータ処理
の結果に対応して新規のＤＭＡ転送を実行したい場合も
ある。
ＣＰＵ４はシステムバス２を使用できないが、そのデー
タ処理を内部で実行することはできるので、ＣＰＵ４の
負担を増加させることなくデータ処理とデータ転送とが
高速に実行される。このようにＤＭＡ転送と並列にデー
タ処理を完了したＣＰＵ４は、例えば、そのデータ処理
の結果に対応して新規のＤＭＡ転送を実行したい場合も
ある。
【００３２】このような場合、ＣＰＵ４は、ＤＭＡ転送
の実行中でもアクセスライン２３によりＤＭＡＣ２２に
新規のＤＭＡ転送の制御データを設定することができ、
このＤＭＡＣ２２は複数のＤＭＡ転送を制御データが設
定された順番に実行するので、新規のＤＭＡ転送も迅速
に実行される。
の実行中でもアクセスライン２３によりＤＭＡＣ２２に
新規のＤＭＡ転送の制御データを設定することができ、
このＤＭＡＣ２２は複数のＤＭＡ転送を制御データが設
定された順番に実行するので、新規のＤＭＡ転送も迅速
に実行される。
【００３３】例えば、上述のようにデータ処理装置２１
をカラープリンタの一部として設け、複数のＩ／Ｏ７に
順番にＤＭＡ転送する複数のイメージデータがメインメ
モリ３に順番に展開されるならば、最初のイメージデー
タがメインメモリ３に展開された時点でＤＭＡ転送を開
始することができ、このＤＭＡ転送の実行中に以後のイ
メージデータを展開してＤＭＡ転送を設定することがで
きるので、全体的な処理効率を向上させることができ
る。
をカラープリンタの一部として設け、複数のＩ／Ｏ７に
順番にＤＭＡ転送する複数のイメージデータがメインメ
モリ３に順番に展開されるならば、最初のイメージデー
タがメインメモリ３に展開された時点でＤＭＡ転送を開
始することができ、このＤＭＡ転送の実行中に以後のイ
メージデータを展開してＤＭＡ転送を設定することがで
きるので、全体的な処理効率を向上させることができ
る。
【００３４】本実施の形態のデータ処理装置２１は、Ｃ
ＰＵ４とＤＭＡＣ２２とが専用のアクセスライン２３に
より接続されているので、例えば、ＤＭＡ転送の実行中
にＣＰＵ４がＤＭＡＣ２２にＤＭＡ転送の中止を要求す
ることもできる。
ＰＵ４とＤＭＡＣ２２とが専用のアクセスライン２３に
より接続されているので、例えば、ＤＭＡ転送の実行中
にＣＰＵ４がＤＭＡＣ２２にＤＭＡ転送の中止を要求す
ることもできる。
【００３５】なお、本発明は上記方式に限定されるもの
ではなく、各種の変形を許容する。例えば、上述したＤ
ＭＡＣ２２では、複数のＤＭＡ転送の優先度を制御デー
タが設定された順番により規定することを例示したが、
このような優先度をＩ／Ｏ７の重要度に対応して設定し
ておくことも可能である。この場合、ＤＭＡＣ２２がＤ
ＭＡ転送を実行している最中に、重要なＩ／Ｏ７から新
規のＤＭＡ転送の制御データがＤＭＡＣ２２に設定され
ると、このＤＭＡ転送が優先的に実行される。
ではなく、各種の変形を許容する。例えば、上述したＤ
ＭＡＣ２２では、複数のＤＭＡ転送の優先度を制御デー
タが設定された順番により規定することを例示したが、
このような優先度をＩ／Ｏ７の重要度に対応して設定し
ておくことも可能である。この場合、ＤＭＡＣ２２がＤ
ＭＡ転送を実行している最中に、重要なＩ／Ｏ７から新
規のＤＭＡ転送の制御データがＤＭＡＣ２２に設定され
ると、このＤＭＡ転送が優先的に実行される。
【００３６】また、上記した実施の形態では、ＤＭＡ転
送の実行中に新規のＤＭＡ転送が設定されると、実行中
のＤＭＡ転送が完了してから待機中のＤＭＡ転送を優先
度の順番に実行することを例示したが、実行中のＤＭＡ
転送も含めて優先度に従って複数のＤＭＡ転送の順番を
制御することも可能である。
送の実行中に新規のＤＭＡ転送が設定されると、実行中
のＤＭＡ転送が完了してから待機中のＤＭＡ転送を優先
度の順番に実行することを例示したが、実行中のＤＭＡ
転送も含めて優先度に従って複数のＤＭＡ転送の順番を
制御することも可能である。
【００３７】この場合、ＤＭＡ転送の実行中に新規のＤ
ＭＡ転送の制御データが各部１２〜１６に設定される
と、実行中のＤＭＡ転送も含んで全部のＤＭＡ転送の優
先度がＤＭＡ待機レジスタ２７により保持される。この
ように保持された優先度に従って複数のＤＭＡ転送の順
番がＣＰＵＩ／Ｆ制御回路２５により制御されるので、
新規に設定されたＤＭＡ転送の優先度が待機中のＤＭＡ
転送より高いと、その優先度に従って待機中のＤＭＡ転
送の順番が更新される。特に、新規に設定されたＤＭＡ
転送の優先度が実行中のＤＭＡ転送より高いと、実行中
のＤＭＡ転送が一時中止されて新規のＤＭＡ転送が優先
的に実行される。
ＭＡ転送の制御データが各部１２〜１６に設定される
と、実行中のＤＭＡ転送も含んで全部のＤＭＡ転送の優
先度がＤＭＡ待機レジスタ２７により保持される。この
ように保持された優先度に従って複数のＤＭＡ転送の順
番がＣＰＵＩ／Ｆ制御回路２５により制御されるので、
新規に設定されたＤＭＡ転送の優先度が待機中のＤＭＡ
転送より高いと、その優先度に従って待機中のＤＭＡ転
送の順番が更新される。特に、新規に設定されたＤＭＡ
転送の優先度が実行中のＤＭＡ転送より高いと、実行中
のＤＭＡ転送が一時中止されて新規のＤＭＡ転送が優先
的に実行される。
【００３８】つまり、実行中のＤＭＡ転送より重要なＤ
ＭＡ転送を新規に設定すれば、実行中のＤＭＡ転送は中
止されて重要なＤＭＡ転送が即座に開始されるので、重
要なデータ処理を迅速に実行することができ、選択的な
処理効率を向上させることができる。
ＭＡ転送を新規に設定すれば、実行中のＤＭＡ転送は中
止されて重要なＤＭＡ転送が即座に開始されるので、重
要なデータ処理を迅速に実行することができ、選択的な
処理効率を向上させることができる。
【００３９】また、上記した実施の形態では、ＤＭＡＣ
２２がシステムバス２を占有して複数のＤＭＡ転送を連
続して実行する場合でも、ＣＰＵ４が要求すればＤＭＡ
Ｃ２２はＤＭＡ転送を一時中止してシステムバス２を一
時開放するが、ある一定データ数ＤＭＡ転送を実行しな
いで中断するとＩ／Ｏ７が正常に機能しない場合もあ
る。これが問題となる場合には、図３に示すように、Ｄ
ＭＡＣ２２に中止制御手段として中止制御回路３１を付
加し、連続する複数のＤＭＡ転送の一時中止を適正に制
御することが好ましい。
２２がシステムバス２を占有して複数のＤＭＡ転送を連
続して実行する場合でも、ＣＰＵ４が要求すればＤＭＡ
Ｃ２２はＤＭＡ転送を一時中止してシステムバス２を一
時開放するが、ある一定データ数ＤＭＡ転送を実行しな
いで中断するとＩ／Ｏ７が正常に機能しない場合もあ
る。これが問題となる場合には、図３に示すように、Ｄ
ＭＡＣ２２に中止制御手段として中止制御回路３１を付
加し、連続する複数のＤＭＡ転送の一時中止を適正に制
御することが好ましい。
【００４０】この中止制御回路３１は、要求度保持手段
である中断カウンタ３２、データ比較手段である比較回
路３３、実転送カウンタ３４、要求転送カウンタ３５、
を有しており、例えば、コントロールレジスタ１５の一
部として内部バス２４に接続されている。連続して実行
する複数のＤＭＡ転送の優先度が実転送カウンタ３４に
保持され、ＣＰＵ４によるＤＭＡ転送の一時中止の要求
度が中断カウンタ３２に保持される。これらのカウンタ
３２，３４に保持された要求度と優先度とが比較回路３
３に比較され、次のＤＭＡ転送の優先度が一時中止の要
求度より低いと、その開始が一時中止されてシステムバ
ス２がＣＰＵ４に一時開放される。
である中断カウンタ３２、データ比較手段である比較回
路３３、実転送カウンタ３４、要求転送カウンタ３５、
を有しており、例えば、コントロールレジスタ１５の一
部として内部バス２４に接続されている。連続して実行
する複数のＤＭＡ転送の優先度が実転送カウンタ３４に
保持され、ＣＰＵ４によるＤＭＡ転送の一時中止の要求
度が中断カウンタ３２に保持される。これらのカウンタ
３２，３４に保持された要求度と優先度とが比較回路３
３に比較され、次のＤＭＡ転送の優先度が一時中止の要
求度より低いと、その開始が一時中止されてシステムバ
ス２がＣＰＵ４に一時開放される。
【００４１】このため、ＣＰＵ４がＤＭＡ転送の一時中
止を要求度によりＤＭＡＣ２２に設定すると、このＤＭ
ＡＣ２２は順番に実行する複数のＤＭＡ転送の優先度が
要求度より低下した時点で、ＤＭＡ転送を一時中止して
システムバス２をＣＰＵ４に一時開放する。このため、
複数のＤＭＡ転送を優先度の順番で連続して実行する場
合でも、優先度が高いＤＭＡ転送は連続して実行され、
優先度が低いＤＭＡ転送よりＣＰＵ４のデータ処理が優
先的に実行される。なお、ここではＣＰＵ４が一時中止
の要求度をＤＭＡＣ２２に可変自在に設定することを例
示したが、このような要求度を所定の基準値としてＤＭ
ＡＣ２２に固定的に設定しておくことも可能である。
止を要求度によりＤＭＡＣ２２に設定すると、このＤＭ
ＡＣ２２は順番に実行する複数のＤＭＡ転送の優先度が
要求度より低下した時点で、ＤＭＡ転送を一時中止して
システムバス２をＣＰＵ４に一時開放する。このため、
複数のＤＭＡ転送を優先度の順番で連続して実行する場
合でも、優先度が高いＤＭＡ転送は連続して実行され、
優先度が低いＤＭＡ転送よりＣＰＵ４のデータ処理が優
先的に実行される。なお、ここではＣＰＵ４が一時中止
の要求度をＤＭＡＣ２２に可変自在に設定することを例
示したが、このような要求度を所定の基準値としてＤＭ
ＡＣ２２に固定的に設定しておくことも可能である。
【００４２】また、上述のような中止制御回路３１の動
作内容を変更し、連続して実行される複数のＤＭＡ転送
を、そのデータ数に対応して定期的に一時中止すること
も可能である。このような場合、実転送カウンタ３４を
転送カウント手段として、連続して実行される複数のＤ
ＭＡ転送のデータ数をカウントし、中断カウンタ３２に
は、所定のデータ数に相当する基準値を予め設定してお
く。このような状態で、比較回路３３により、実行した
ＤＭＡ転送のデータ数と所定の基準値とを比較し、基準
値をデータ数が超過していると次のＩ／Ｏ７のＤＭＡ転
送の開始を一時中止し、占有したシステムバス２をＣＰ
Ｕ４に一時開放する。
作内容を変更し、連続して実行される複数のＤＭＡ転送
を、そのデータ数に対応して定期的に一時中止すること
も可能である。このような場合、実転送カウンタ３４を
転送カウント手段として、連続して実行される複数のＤ
ＭＡ転送のデータ数をカウントし、中断カウンタ３２に
は、所定のデータ数に相当する基準値を予め設定してお
く。このような状態で、比較回路３３により、実行した
ＤＭＡ転送のデータ数と所定の基準値とを比較し、基準
値をデータ数が超過していると次のＩ／Ｏ７のＤＭＡ転
送の開始を一時中止し、占有したシステムバス２をＣＰ
Ｕ４に一時開放する。
【００４３】この場合、実行したＤＭＡ転送のデータ数
が基準値を超過すると、複数のＤＭＡ転送の連続の実行
が一時中止されてＣＰＵ４にシステムバス２が一時開放
されるので、ＣＰＵ４は定期的にシステムバス２を利用
することができる。なお、ここではＤＭＡ転送を一時中
止させる基準値を固定的に設定しておくことを例示した
が、これをＣＰＵ４が一時中止の要求度として可変自在
に設定することも可能である。
が基準値を超過すると、複数のＤＭＡ転送の連続の実行
が一時中止されてＣＰＵ４にシステムバス２が一時開放
されるので、ＣＰＵ４は定期的にシステムバス２を利用
することができる。なお、ここではＤＭＡ転送を一時中
止させる基準値を固定的に設定しておくことを例示した
が、これをＣＰＵ４が一時中止の要求度として可変自在
に設定することも可能である。
【００４４】また、ここでは複数のＩ／Ｏ７に対して順
番に実行するＤＭＡ転送を一時中止する際、そのＩ／Ｏ
７に対するＤＭＡ転送が完了してから一時中止を実行す
るので、一個のＩ／Ｏ７に対するＤＭＡ転送が中断され
ることがない。しかし、このような実行中のＤＭＡ転送
も含めてデータ数と所定の基準値とを比較し、基準値に
データ数が到達すると実行中のＤＭＡ転送も一時中止す
ることも可能である。この場合、データ数が基準値に到
達した時点で実行中のＤＭＡ転送でも一時中止されるの
で、システムバス２を確実なタイミングでＣＰＵ４に提
供することができる。
番に実行するＤＭＡ転送を一時中止する際、そのＩ／Ｏ
７に対するＤＭＡ転送が完了してから一時中止を実行す
るので、一個のＩ／Ｏ７に対するＤＭＡ転送が中断され
ることがない。しかし、このような実行中のＤＭＡ転送
も含めてデータ数と所定の基準値とを比較し、基準値に
データ数が到達すると実行中のＤＭＡ転送も一時中止す
ることも可能である。この場合、データ数が基準値に到
達した時点で実行中のＤＭＡ転送でも一時中止されるの
で、システムバス２を確実なタイミングでＣＰＵ４に提
供することができる。
【００４５】さらに、ここでは複数のＤＭＡ転送を順番
に実行する過程で一時中止を起動することを例示した
が、複数のＤＭＡ転送が設定された時点で一時中止のタ
イミングを設定することも可能である。この場合、図４
に示すように、中止制御手段となる中止制御回路４１
に、転送検出手段である転送カウンタ４２、最大転送レ
ジスタ４３、データ比較手段である比較演算回路４４、
転送分割手段である有効転送カウンタ４５、を設け、複
数のＤＭＡ転送の制御データが設定された時点で、その
データ数を転送カウンタ４２によりカウントして検出す
る。ＣＰＵ４が要求する所定の基準値を最大転送レジス
タ４３に保持させ、複数のＤＭＡ転送のデータ数と所定
の基準値とを比較演算回路４４により比較する。
に実行する過程で一時中止を起動することを例示した
が、複数のＤＭＡ転送が設定された時点で一時中止のタ
イミングを設定することも可能である。この場合、図４
に示すように、中止制御手段となる中止制御回路４１
に、転送検出手段である転送カウンタ４２、最大転送レ
ジスタ４３、データ比較手段である比較演算回路４４、
転送分割手段である有効転送カウンタ４５、を設け、複
数のＤＭＡ転送の制御データが設定された時点で、その
データ数を転送カウンタ４２によりカウントして検出す
る。ＣＰＵ４が要求する所定の基準値を最大転送レジス
タ４３に保持させ、複数のＤＭＡ転送のデータ数と所定
の基準値とを比較演算回路４４により比較する。
【００４６】この比較の結果、データ数が基準値を超過
しない場合には、そのまま複数のＤＭＡ転送を連続して
実行するが、データ数が基準値を超過した場合には、こ
の基準値をデータ数が超過しない単位に複数のＤＭＡ転
送を分割する。この演算処理は、比較演算回路４４によ
りデータ数から基準値を繰り返し減算することにより実
行され、この演算結果がデータ数として有効転送カウン
タ４５に設定されるので、この有効転送カウンタ４５に
設定されたデータ数に対応して複数のＤＭＡ転送が分割
される。この場合も、連続して実行する複数のＤＭＡ転
送を定期的に一時中止してＣＰＵ４にシステムバス２を
一時開放することができ、このタイミングがＤＭＡ転送
の設定の時点で設定されるので、リアルタイムのデータ
処理を軽減することができる。
しない場合には、そのまま複数のＤＭＡ転送を連続して
実行するが、データ数が基準値を超過した場合には、こ
の基準値をデータ数が超過しない単位に複数のＤＭＡ転
送を分割する。この演算処理は、比較演算回路４４によ
りデータ数から基準値を繰り返し減算することにより実
行され、この演算結果がデータ数として有効転送カウン
タ４５に設定されるので、この有効転送カウンタ４５に
設定されたデータ数に対応して複数のＤＭＡ転送が分割
される。この場合も、連続して実行する複数のＤＭＡ転
送を定期的に一時中止してＣＰＵ４にシステムバス２を
一時開放することができ、このタイミングがＤＭＡ転送
の設定の時点で設定されるので、リアルタイムのデータ
処理を軽減することができる。
【００４７】
【発明の効果】請求項１記載の発明は、複数のダイレク
ト転送の制御データが設定されるデータ保持手段を設
け、設定された制御データによる複数のダイレクト転送
の優先度を保持する優先度保持手段を設け、保持された
優先度に従って複数のダイレクト転送の順番を制御する
転送制御手段を設けたことにより、複数のダイレクト転
送を優先度に従って順番に実行することができるので、
複数のダイレクト転送を所望の順番に実行することがで
き、全体的な処理効率を向上させることができる。
ト転送の制御データが設定されるデータ保持手段を設
け、設定された制御データによる複数のダイレクト転送
の優先度を保持する優先度保持手段を設け、保持された
優先度に従って複数のダイレクト転送の順番を制御する
転送制御手段を設けたことにより、複数のダイレクト転
送を優先度に従って順番に実行することができるので、
複数のダイレクト転送を所望の順番に実行することがで
き、全体的な処理効率を向上させることができる。
【００４８】請求項２記載の発明では、データ保持手段
は、ダイレクト転送の実行中も新規の制御データの設定
を受け付け、優先度保持手段は、ダイレクト転送の実行
中に新規の制御データが設定されると、実行中のダイレ
クト転送も含めて優先度を保持し、転送制御手段は、実
行中のダイレクト転送も含めて優先度に従って複数のダ
イレクト転送の順番を制御することにより、ダイレクト
転送の実行中でも優先度が高いダイレクト転送を新規に
設定すれば、実行中のダイレクト転送が一時中止されて
新規のダイレクト転送が優先的に実行されるので、優先
度が高いダイレクト転送を即座に開始することができ、
全体的な処理効率を向上させることができる。
は、ダイレクト転送の実行中も新規の制御データの設定
を受け付け、優先度保持手段は、ダイレクト転送の実行
中に新規の制御データが設定されると、実行中のダイレ
クト転送も含めて優先度を保持し、転送制御手段は、実
行中のダイレクト転送も含めて優先度に従って複数のダ
イレクト転送の順番を制御することにより、ダイレクト
転送の実行中でも優先度が高いダイレクト転送を新規に
設定すれば、実行中のダイレクト転送が一時中止されて
新規のダイレクト転送が優先的に実行されるので、優先
度が高いダイレクト転送を即座に開始することができ、
全体的な処理効率を向上させることができる。
【００４９】請求項３記載の発明では、ダイレクト転送
の一時中止の要求度を保持する要求度保持手段を設け、
転送制御手段は、複数のダイレクト転送を連続して実行
する場合に、次のダイレクト転送の優先度が一時中止の
要求度より低いと、その開始を一時中止してデータバス
をプロセッサに一時開放することにより、複数のダイレ
クト転送を優先度の順番で連続して実行する場合でも、
優先度が低いダイレクト転送よりプロセッサのデータ処
理を優先的に実行することができ、全体的な処理効率を
向上させることができる。
の一時中止の要求度を保持する要求度保持手段を設け、
転送制御手段は、複数のダイレクト転送を連続して実行
する場合に、次のダイレクト転送の優先度が一時中止の
要求度より低いと、その開始を一時中止してデータバス
をプロセッサに一時開放することにより、複数のダイレ
クト転送を優先度の順番で連続して実行する場合でも、
優先度が低いダイレクト転送よりプロセッサのデータ処
理を優先的に実行することができ、全体的な処理効率を
向上させることができる。
【００５０】請求項４記載の発明は、複数のダイレクト
転送の制御データが設定されるデータ保持手段を設け、
設定された制御データに従って複数のダイレクト転送を
順番に実行させる転送制御手段を設け、連続して実行さ
れる複数のダイレクト転送のデータ数をカウントする転
送カウント手段を設け、複数個の入出力装置に対して順
番に実行したダイレクト転送のデータ数と所定の基準値
とを比較するデータ比較手段を設け、基準値をデータ数
が超過していると次の入出力装置のダイレクト転送の開
始を一時中止して占有したデータバスをプロセッサに一
時開放する中止制御手段を設けたことにより、複数のダ
イレクト転送を連続して実行する場合でも、そのデータ
数が基準値を超過した時点で次のダイレクト転送が一時
中止されるので、プロセッサは定期的に一時開放される
データバスによりデータ処理を実行することができ、全
体的な処理効率を向上させることができる。
転送の制御データが設定されるデータ保持手段を設け、
設定された制御データに従って複数のダイレクト転送を
順番に実行させる転送制御手段を設け、連続して実行さ
れる複数のダイレクト転送のデータ数をカウントする転
送カウント手段を設け、複数個の入出力装置に対して順
番に実行したダイレクト転送のデータ数と所定の基準値
とを比較するデータ比較手段を設け、基準値をデータ数
が超過していると次の入出力装置のダイレクト転送の開
始を一時中止して占有したデータバスをプロセッサに一
時開放する中止制御手段を設けたことにより、複数のダ
イレクト転送を連続して実行する場合でも、そのデータ
数が基準値を超過した時点で次のダイレクト転送が一時
中止されるので、プロセッサは定期的に一時開放される
データバスによりデータ処理を実行することができ、全
体的な処理効率を向上させることができる。
【００５１】請求項５記載の発明では、データ比較手段
は、実行中のダイレクト転送も含めてデータ数と所定の
基準値とを比較し、中止制御手段は、基準値にデータ数
が到達すると実行中のダイレクト転送も一時中止するこ
とにより、複数の入出力装置のダイレクト転送を連続し
て実行する場合でも、そのデータ数が基準値に到達した
時点で実行中のダイレクト転送まで一時中止されるの
で、プロセッサは定期的に一時開放されるデータバスに
よりデータ処理を実行することができ、全体的な処理効
率を向上させることができる。
は、実行中のダイレクト転送も含めてデータ数と所定の
基準値とを比較し、中止制御手段は、基準値にデータ数
が到達すると実行中のダイレクト転送も一時中止するこ
とにより、複数の入出力装置のダイレクト転送を連続し
て実行する場合でも、そのデータ数が基準値に到達した
時点で実行中のダイレクト転送まで一時中止されるの
で、プロセッサは定期的に一時開放されるデータバスに
よりデータ処理を実行することができ、全体的な処理効
率を向上させることができる。
【００５２】請求項６記載の発明は、複数のダイレクト
転送の制御データが設定されるデータ保持手段を設け、
設定された制御データに従って複数のダイレクト転送を
順番に実行させる転送制御手段を設け、これから連続し
て実行される複数のダイレクト転送のデータ数を検出す
る転送検出手段を設け、複数個の入出力装置に対して順
番に実行するダイレクト転送のデータ数と所定の基準値
とを比較するデータ比較手段を設け、基準値をデータ数
が超過しない単位に複数のダイレクト転送を分割する転
送分割手段を設け、連続して実行される複数のダイレク
ト転送を分割の単位で一時中止してデータバスをプロセ
ッサに一時開放する中止制御手段を設けたことにより、
これから連続して実行される複数のダイレクト転送のデ
ータ数が所定の基準値を超過していると、これが基準値
を超過しない単位に分割されてから順番に実行され、そ
の合間にダイレクト転送が一時中止されるので、プロセ
ッサは定期的に一時開放されるデータバスによりデータ
処理を実行することができ、全体的な処理効率を向上さ
せることができる。
転送の制御データが設定されるデータ保持手段を設け、
設定された制御データに従って複数のダイレクト転送を
順番に実行させる転送制御手段を設け、これから連続し
て実行される複数のダイレクト転送のデータ数を検出す
る転送検出手段を設け、複数個の入出力装置に対して順
番に実行するダイレクト転送のデータ数と所定の基準値
とを比較するデータ比較手段を設け、基準値をデータ数
が超過しない単位に複数のダイレクト転送を分割する転
送分割手段を設け、連続して実行される複数のダイレク
ト転送を分割の単位で一時中止してデータバスをプロセ
ッサに一時開放する中止制御手段を設けたことにより、
これから連続して実行される複数のダイレクト転送のデ
ータ数が所定の基準値を超過していると、これが基準値
を超過しない単位に分割されてから順番に実行され、そ
の合間にダイレクト転送が一時中止されるので、プロセ
ッサは定期的に一時開放されるデータバスによりデータ
処理を実行することができ、全体的な処理効率を向上さ
せることができる。
【図１】本発明の実施の一形態のダイレクトメモリアク
セスコントローラであるＤＭＡＣを示すブロック図であ
る。
セスコントローラであるＤＭＡＣを示すブロック図であ
る。
【図２】ＤＭＡＣを一部とするデータ処理装置を示すブ
ロック図である。
ロック図である。
【図３】一変形例の中止制御手段である中止制御回路を
示すブロック図である。
示すブロック図である。
【図４】他の変形例の中止制御手段である中止制御回路
を示すブロック図である。
を示すブロック図である。
【図５】一従来例のデータ処理装置を示すブロック図で
ある。
ある。
【図６】一従来例のＤＭＡＣを示すブロック図である。
２ システムバス ３ メモリ ４ プロセッサ ７ 入出力装置 １２〜１６ データ保持手段 ２２ ダイレクトメモリアクセスコントローラ ２５ 転送制御手段 ２７ 優先度保持手段 ３２ 要求度保持手段 ３３ データ比較手段 ３４ 転送カウント手段 ４２ 転送検出手段 ４５ 転送分割手段
Claims (6)
- 【請求項１】 各種データを伝送するデータバスにより
各種データを記憶するメモリと各種データを入出力する
入出力装置と各種のデータ処理を実行するプロセッサと
に接続され、ダイレクト転送の制御データが設定される
と前記データバスを占有して前記プロセッサを介在させ
ることなく前記メモリと前記入出力装置との間で各種デ
ータをダイレクト転送させるダイレクトメモリアクセス
コントローラにおいて、複数のダイレクト転送の制御デ
ータが設定されるデータ保持手段を設け、設定された制
御データによる複数のダイレクト転送の優先度を保持す
る優先度保持手段を設け、保持された優先度に従って複
数のダイレクト転送の順番を制御する転送制御手段を設
けたことを特徴とするダイレクトメモリアクセスコント
ローラ。 - 【請求項２】 データ保持手段は、ダイレクト転送の実
行中も新規の制御データの設定を受け付け、優先度保持
手段は、ダイレクト転送の実行中に新規の制御データが
設定されると、実行中のダイレクト転送も含めて優先度
を保持し、転送制御手段は、実行中のダイレクト転送も
含めて優先度に従って複数のダイレクト転送の順番を制
御することを特徴とする請求項１記載のダイレクトメモ
リアクセスコントローラ。 - 【請求項３】 ダイレクト転送の一時中止の要求度を保
持する要求度保持手段を設け、転送制御手段は、複数の
ダイレクト転送を連続して実行する場合に、次のダイレ
クト転送の優先度が一時中止の要求度より低いと、その
開始を一時中止してデータバスをプロセッサに一時開放
することを特徴とする請求項１記載のダイレクトメモリ
アクセスコントローラ。 - 【請求項４】 各種データを伝送するデータバスにより
各種データを記憶するメモリと各種データを入出力する
入出力装置と各種のデータ処理を実行するプロセッサと
に接続され、ダイレクト転送の制御データが設定される
と前記データバスを占有して前記プロセッサを介在させ
ることなく前記メモリと前記入出力装置との間で各種デ
ータをダイレクト転送させるダイレクトメモリアクセス
コントローラにおいて、複数のダイレクト転送の制御デ
ータが設定されるデータ保持手段を設け、設定された制
御データに従って複数のダイレクト転送を順番に実行さ
せる転送制御手段を設け、連続して実行される複数のダ
イレクト転送のデータ数をカウントする転送カウント手
段を設け、複数個の前記入出力装置に対して順番に実行
したダイレクト転送のデータ数と所定の基準値とを比較
するデータ比較手段を設け、基準値をデータ数が超過し
ていると次の前記入出力装置のダイレクト転送の開始を
一時中止して占有した前記データバスを前記プロセッサ
に一時開放する中止制御手段を設けたことを特徴とする
ダイレクトメモリアクセスコントローラ。 - 【請求項５】 データ比較手段は、実行中のダイレクト
転送も含めてデータ数と所定の基準値とを比較し、中止
制御手段は、基準値にデータ数が到達すると実行中のダ
イレクト転送も一時中止することを特徴とする請求項４
記載のダイレクトメモリアクセスコントローラ。 - 【請求項６】 各種データを伝送するデータバスにより
各種データを記憶するメモリと各種データを入出力する
入出力装置と各種のデータ処理を実行するプロセッサと
に接続され、ダイレクト転送の制御データが設定される
と前記データバスを占有して前記プロセッサを介在させ
ることなく前記メモリと前記入出力装置との間で各種デ
ータをダイレクト転送させるダイレクトメモリアクセス
コントローラにおいて、複数のダイレクト転送の制御デ
ータが設定されるデータ保持手段を設け、設定された制
御データに従って複数のダイレクト転送を順番に実行さ
せる転送制御手段を設け、これから連続して実行される
複数のダイレクト転送のデータ数を検出する転送検出手
段を設け、複数個の前記入出力装置に対して順番に実行
するダイレクト転送のデータ数と所定の基準値とを比較
するデータ比較手段を設け、基準値をデータ数が超過し
ない単位に複数のダイレクト転送を分割する転送分割手
段を設け、連続して実行される複数のダイレクト転送を
分割の単位で一時中止して前記データバスを前記プロセ
ッサに一時開放する中止制御手段を設けたことを特徴と
するダイレクトメモリアクセスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1861296A JPH09223102A (ja) | 1995-12-14 | 1996-02-05 | ダイレクトメモリアクセスコントローラ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-325318 | 1995-12-14 | ||
| JP32531895 | 1995-12-14 | ||
| JP1861296A JPH09223102A (ja) | 1995-12-14 | 1996-02-05 | ダイレクトメモリアクセスコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223102A true JPH09223102A (ja) | 1997-08-26 |
Family
ID=26355314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1861296A Pending JPH09223102A (ja) | 1995-12-14 | 1996-02-05 | ダイレクトメモリアクセスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09223102A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6775716B2 (en) | 2000-05-19 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | High-performance DMA controller |
| EP1503292A3 (en) * | 2003-08-01 | 2005-03-23 | Matsushita Electric Industrial Co., Ltd. | DMA controller with bus occupation time limitation and sets of DMA parameters for a plurality of logical processors |
| US7038737B1 (en) | 1998-11-26 | 2006-05-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
| JP2006119824A (ja) * | 2004-10-20 | 2006-05-11 | Canon Inc | ダイレクトメモリアクセス装置及びその制御方法 |
| JP2008176482A (ja) * | 2007-01-17 | 2008-07-31 | Hitachi Ltd | 仮想計算機システム |
| US7506114B2 (en) | 2005-05-09 | 2009-03-17 | Kabushiki Kaisha Toshiba | Data transfer device which executes DMA transfer, semiconductor integrated circuit device and data transfer method |
| US9965825B2 (en) | 2014-10-31 | 2018-05-08 | Samsung Electronics Co., Ltd. | Image processing circuit and methods for processing image on-the-fly and devices including the same |
| EP3544247B1 (en) * | 2018-03-20 | 2023-05-24 | Kabushiki Kaisha Toshiba | Transfer control device, transfer control method and computer-readable medium |
-
1996
- 1996-02-05 JP JP1861296A patent/JPH09223102A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7038737B1 (en) | 1998-11-26 | 2006-05-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
| US6775716B2 (en) | 2000-05-19 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | High-performance DMA controller |
| EP1503292A3 (en) * | 2003-08-01 | 2005-03-23 | Matsushita Electric Industrial Co., Ltd. | DMA controller with bus occupation time limitation and sets of DMA parameters for a plurality of logical processors |
| US7305499B2 (en) | 2003-08-01 | 2007-12-04 | Matsushita Electric Industrial Co., Ltd. | DMA controller for controlling and measuring the bus occupation time value for a plurality of DMA transfers |
| JP2006119824A (ja) * | 2004-10-20 | 2006-05-11 | Canon Inc | ダイレクトメモリアクセス装置及びその制御方法 |
| US7506114B2 (en) | 2005-05-09 | 2009-03-17 | Kabushiki Kaisha Toshiba | Data transfer device which executes DMA transfer, semiconductor integrated circuit device and data transfer method |
| JP2008176482A (ja) * | 2007-01-17 | 2008-07-31 | Hitachi Ltd | 仮想計算機システム |
| US9965825B2 (en) | 2014-10-31 | 2018-05-08 | Samsung Electronics Co., Ltd. | Image processing circuit and methods for processing image on-the-fly and devices including the same |
| EP3544247B1 (en) * | 2018-03-20 | 2023-05-24 | Kabushiki Kaisha Toshiba | Transfer control device, transfer control method and computer-readable medium |
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