JPH05346908A

JPH05346908A - マルチプロセッサシステム

Info

Publication number: JPH05346908A
Application number: JP17943592A
Authority: JP
Inventors: Koichi Oi; 浩一大井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-06-12
Filing date: 1992-06-12
Publication date: 1993-12-27

Abstract

(57)【要約】【目的】マルチプロセッサシステム内のＣＰＵ間通信
において、各ＣＰＵが割込によらずに独自のタイミング
で通信を行うことで、通信トラフィック量の増加に伴う
スループットの低下を回避できるとともに、メインＣＰ
Ｕと１つのサブＣＰＵ間の全二重通信およびメインＣＰ
Ｕと複数のサブＣＰＵ間の同時通信を可能とし、高い通
信能力を有するマルチプロセッサシステムを提供するこ
とを目的とする。【構成】メインＣＰＵとサブＣＰＵの双方からアクセ
ス可能なＤＰＲＡＭを設け、このＤＰＲＡＭに各サブＣ
ＰＵに対応した送信方向用の第１領域と受信方向用の第
２領域を設定するとともに、これら領域に設けたステー
タスエリアとデータエリアに各ＣＰＵが独自の動作でデ
ータの書き込みと読み出しを行うことにより、メインＣ
ＰＵとサブＣＰＵとの間の通信を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおけるＣＰＵ間のデータ伝送方式に関する。

【０００２】

【従来の技術】図１２は、従来のマルチプロセッサシス
テムを説明するブロック図である。

【０００３】この図１２に示すシステムは、１つのメイ
ンＣＰＵ１００１と、２つのサブＣＰＵ１００２、１０
０３と、３つのメモリ１００４、１００５、１００６
と、ダイレクトメモリアクセスを制御するＤＭＡＣ１０
０７、１００８と、各サブＣＰＵ１００２、１００３か
らメインＣＰＵ１００１に対する割込線１００９と、メ
インＣＰＵ１１００１からサブＣＰＵ１００２、１００
３に対する割込線１０１０と、バスバッファ１０１１
と、共有バス１０１２とを有している。

【０００４】このシステムにおいて、サブＣＰＵ１００
２からメインＣＰＵ１００１に対しデータを送信したい
時は、まず、サブＣＰＵ１００２からメインＣＰＵ１０
０１に対して割込線１００９によって割込をかけ、送信
要求があることを知らせる。ここでメインＣＰＵ１００
１は、サブＣＰＵ１００２からの送信要求を知り、受信
データを格納すべきメモリ１００４のアドレスを決定
し、ＤＭＡＣ１００７に対し受信準備をさせる。

【０００５】そして、この準備完了の後、サブＣＰＵ１
００２はメモリ１００５から送信データを読み出して共
有バスに送出し、図示しない制御線によってＤＭＡＣ１
００７に対し受信を促す。ＤＭＡＣ１００７は、ＤＭＡ
動作により共有バス１０１２上のデータをメモリ１００
４に格納し、図示しない制御線によってサブＣＰＵ１０
０２に対し次データの送信を促す。

【０００６】以上の動作を繰り返してデータ送信が行わ
れる。また、メインＣＰＵ１００１とサブＣＰＵ１００
３の間の通信は、ＤＭＡ動作がＤＭＡＣ１００７とＤＭ
ＡＣ１００８の間で行われることを除けば上述したのと
同様な方法で実現される。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来の方法では、相手ＣＰＵに対する送信要求の通知
に割込を使用しているため、サブＣＰＵの数が増えるほ
ど割込線の数が増えるとともに、通信のトラフィック量
が増加すると、メインＣＰＵに対し割込が常時かかって
いる状態となり、割込ハンドラである通信プログラム以
外のプログラムが動作できなくなる問題があった。

【０００８】また、共有バスの使用中は他の通信が行え
ないので、メインＣＰＵとサブＣＰＵの間の通信は半二
重通信になるとともに、１つのサブＣＰＵがメインＣＰ
Ｕと通信を行っている間は、他のサブＣＰＵは通信が行
えず、送信要求があっても待たされた状態になってい
た。

【０００９】本発明は、マルチプロセッサシステム内の
通信において、各ＣＰＵが割込によらない、当該ＣＰＵ
独自のタイミングで通信を行い、その結果通信トラフィ
ック量が増加しても通信プログラムに割かれるＣＰＵ時
間を大幅には増やさず、スループットも低下させずに済
ませることができるとともに、メインＣＰＵと１つのサ
ブＣＰＵ間の全二重通信およびメインＣＰＵと複数のサ
ブＣＰＵ間の同時通信を可能にして、高い通信能力を有
するマルチプロセッサシステムを提供することを目的と
する。

【００１０】

【課題を解決するための手段】本発明は、メインＣＰＵ
と、１または複数のサブＣＰＵと、前記メインＣＰＵお
よび前記サブＣＰＵの双方からアクセス可能なデュアル
ポートＲＡＭを備えたマルチプロセッサシステムにおい
て、前記デュアルポートＲＡＭは、前記各サブＣＰＵに
対応して設けられ、前記メインＣＰＵおよび対応サブＣ
ＰＵからのみアクセス可能な１または複数の記憶領域を
有し、この記憶領域は、前記対応サブＣＰＵから前記メ
インＣＰＵへの方向の通信に用いる第１領域と、前記メ
インＣＰＵから前記対応サブＣＰＵへの方向に用いる第
２領域とを有し、前記第１領域は、前記対応サブＣＰＵ
が自ステータスを書き込み、前記メインＣＰＵに自ステ
ータスを通知するステータスエリアと、前記対応サブＣ
ＰＵが自データを書き込み、前記メインＣＰＵに自デー
タを通知するデータエリアとを有し、前記第２領域は、
前記メインＣＰＵが自ステータスを書き込み、前記対応
サブＣＰＵに自ステータスを通知するステータスエリア
と、前記メインＣＰＵが自データを書き込み、前記対応
サブＣＰＵに自データを通知するデータエリアとを有
し、前記第１領域のステータスエリアは、前記対応サブ
ＣＰＵの送信ステータスを書き込む送信表示部と、受信
ステータスを書き込む受信表示部とを有し、前記第２領
域のステータスエリアは、前記メインＣＰＵの送信ステ
ータスを書き込む送信表示部と、受信ステータスを書き
込む受信表示部とを有することを特徴とする。

【００１１】

【実施例】図１は、本発明における第１実施例のハード
構成を示すブロック図である。

【００１２】このマルチプロセッサシステムは、メイン
ＣＰＵ１０１と、３つのサブＣＰＵ１０２、１０３、１
０４と、デュアルポートＲＡＭ（以下、ＤＰＲＡＭとい
う）１０５と、バス競合回路１０６と、制御線１０７、
１０８、１０９とを有して構成されている。なお、サブ
ＣＰＵの数は、３つに限るものではない。

【００１３】ＤＰＲＡＭ１０５は、メインＣＰＵ１０
１、サブＣＰＵ１０２、１０３、１０４のいずれからも
アクセス可能であり、例えばメインＣＰＵ１０１からサ
ブＣＰＵ１０２へデータを送信したいときは、メインＣ
ＰＵ１０１からＤＰＲＡＭ１０５に対してデータを書き
込んだアドレスと同じアドレスをサブＣＰＵ１０２から
読み出すことによって両ＣＰＵ間の通信が行われる。

【００１４】ＤＰＲＡＭ１０５が１個の場合は、サブＣ
ＰＵ側から複数のサブＣＰＵが同時にアクセスするのを
防ぐためにバス競合回路１０６が必要になる。この場
合、バスアクセス権を得るために、サブＣＰＵは各々制
御線によりバス競合回路１０６に対して信号を送出す
る。この信号を受けたバス競合回路１０６は、この信号
を送出したサブＣＰＵにバスアクセス権を与えるが、複
数のサブＣＰＵから信号を受けた場合は、先着順にアク
セス権を与える、あるいは図示しない本システムのクロ
ックに基づきタイムスライスしてアクセス権を与えるサ
ブＣＰＵを次々に切り換えていく方法により、同時に２
個以上のサブＣＰＵがＤＰＲＡＭ１０５にアクセスでき
ないようになっている。

【００１５】本構成において、通信を行いたいのはメイ
ンＣＰＵ１０１と各サブＣＰＵの間であり、サブＣＰＵ
同士の間では通信を行わないシステムを想定しているの
で、各サブＣＰＵがＤＰＲＡＭ１０５の記憶領域全体を
アクセスできるとすると、間違ってサブＣＰＵ同士が通
信できてしまう不都合の起こる可能性が高い。そこでＤ
ＰＲＡＭ１０５の記憶領域をサブＣＰＵ毎に分ける必要
がでてくる。

【００１６】図２は、ＤＰＲＡＭ１０５のメモリマップ
を示す説明図であり、記憶領域をサブＣＰＵ毎に分けた
状態を示している。図２において、記憶領域２０１は、
第１のサブＣＰＵ１０２に対応し、記憶領域２０２は、
第２のサブＣＰＵ１０３に対応し、記憶領域２０３は、
第３のサブＣＰＵ１０４に対応している。

【００１７】そして、第１のサブＣＰＵ対応領域２０１
は、サブＣＰＵ１０２およびメインＣＰＵ１０１からの
みアクセスし、同様に第２のサブＣＰＵ対応領域２０２
は、サブＣＰＵ１０３およびメインＣＰＵ１０１からの
みアクセスし、第３のサブＣＰＵ対応領域２０３は、サ
ブＣＰＵ１０４およびメインＣＰＵ１０１からのみアク
セスするようになっている。

【００１８】各サブＣＰＵ対応領域は、さらに細かく分
かれている。図３は、その細かい領域を示す説明図であ
る。

【００１９】図３において、第１領域３０１は、サブＣ
ＰＵからメインＣＰＵ１０１への方向の通信に用いる領
域であり、第２領域３０２は、メインＣＰＵ１０１から
サブＣＰＵへの方向の通信に用いる領域である。

【００２０】そして、第１領域３０１は、サブＣＰＵ側
のイベント発生、メインＣＰＵ１０１に対する要求、お
よび通信ステータスを書き込み、メインＣＰＵ１０１へ
通知するためのステータスエリア３０３と、サブＣＰＵ
からメインＣＰＵ１０１へ送信するデータを書き込むデ
ータエリア３０４とに別れている。

【００２１】また、第２領域３０２は、メインＣＰＵ１
０１側のイベント発生、サブＣＰＵに対する要求、およ
び通信ステータスを書き込み、サブＣＰＵへ通知するた
めのステータスエリア３０５と、メインＣＰＵ１０１か
らサブＣＰＵへ送信するデータを書き込むデータエリア
３０６とに別れている。

【００２２】また、第１領域３０１のステータスエリア
３０３は、サブＣＰＵがメインＣＰＵ１０１へ送信する
場合の送信ステータスを示す送信表示部３０７と、サブ
ＣＰＵがメインＣＰＵ１０１から受信する場合の受信ス
テータスを示す受信表示部３０８とを有する。

【００２３】さらに、第２領域３０２のステータスエリ
ア３０４は、メインＣＰＵ１０１がサブＣＰＵへ送信す
る場合の送信ステータスを示す送信表示部３０９と、メ
インＣＰＵ１０１がサブＣＰＵから受信する場合の受信
ステータスを示す受信表示部３１０とを有する。

【００２４】次に、以上のような構成に基づく本実施例
の通信手順について説明する。図４および図５は、本実
施例の通信手順を示すフローチャートであり、図４は、
サブＣＰＵ側の通信手順を示し、図５は、メインＣＰＵ
１０１側の通信手順を示している。

【００２５】まず、図４において、サブＣＰＵ側では、
イベント受信以外の作業があるか調べ（Ｓ４０１）、な
いときはＤＰＲＡＭ１０５の自ＣＰＵに対応する記憶領
域の第２領域ステータスエリア３０５を読み出す（Ｓ４
０２）。ここを読み出すのはメインＣＰＵ１０１が自Ｃ
ＰＵに対して通信したいことがあるときは、必ずここに
前回書き込んだ値とは異なる値を書き込んでくるように
しているからであり、サブＣＰＵとしては、ここを常時
監視しておき、前回読み出した値と比較して、変化があ
った場合には、メインＣＰＵ１０１から何らかの通知が
あると認識をする。従って、このような比較による監視
を行うために、Ｓ４０２で読み出した値は次回の比較の
ためバックアップとして保存しておく（Ｓ４０３）。

【００２６】次に、ここで読み出したステータスエリア
の送信表示部３０９について前回読み出した値から変化
があるかどうかを調べ（Ｓ４０４）、この結果、変化が
あれば、メインＣＰＵ１０１からの送信要求があるとい
うことで、既に第２領域データエリア３０６にはメイン
ＣＰＵ１０１によってイベントデータが書き込まれてい
るはずであることから、そのデータを第２領域データエ
リア３０６より読み出す（Ｓ４０５）。

【００２７】その後、メインＣＰＵ１０１が監視すべき
である第１領域ステータスエリア３０３の受信表示部３
０８に受信確認の意味で前回書き込んだ値とは異なる値
を書き込んでおく（Ｓ４０６）。つまり、メインＣＰＵ
１０１は、このサブＣＰＵが第２領域ステータスエリア
３０５を監視するのと同様の理由で、第１領域ステータ
スエリア３０３を監視しており、この場合もサブＣＰＵ
が確実にデータを受け取ったという通知を待っているは
ずである。そこで、サブＣＰＵは、メインＣＰＵ１０１
からの受信に対する応答として、第１領域ステータスエ
リア３０３の受信表示部３０８に、前回書き込んだ値と
は異なる値を書き込んでおく。

【００２８】なお、この場合は異なった値であれば、ど
のような値でもよい。例えば受信表示部３０８が１バイ
トであり、前回書き込んだ値が０２であれば、１だけイ
ンクリメントして０３を書き込むようにする。このよう
な異なる値を書き込むことにより、メインＣＰＵ１０１
は、サブＣＰＵ同様、第１領域ステータスエリア３０３
の変化をもってサブＣＰＵからのイベント通知を認識す
る。

【００２９】以上、受信については、Ｓ４０６で処理が
終了したので、今度は第２領域ステータスエリア受信表
示部３１０について変化がないかどうか調べ（Ｓ４０
７）、変化があった場合には、メインＣＰＵ１０１から
受信確認を送ってきたと解し、受信確認待ち状態になっ
ていた送信状態を送信空状態へ遷移して（Ｓ４０８）、
処理の先頭に戻る。

【００３０】なお、Ｓ４０４、Ｓ４０７で変化がない場
合には、それぞれ受信、送信の処理を行わない。

【００３１】また、Ｓ４０１において、イベント受信以
外の作業がある場合には、この通信手順を担う通信プロ
グラム以外のアプリケーションにおいてイベント送信要
求が発生しているかどうか調べ（Ｓ４０９）、送信状態
が送信空状態の場合には（Ｓ４１０）、第１領域データ
エリア３０４にイベントデータを書き込み（Ｓ４１
１）、次にイベントデータ送信をメインＣＰＵ１０１へ
通知するために、第１領域ステータスエリア送信表示部
３０７に送信要求の意味で前回書き込んだ値と異なる値
を書き込む（Ｓ４１２）。

【００３２】なお、Ｓ４１１とＳ４１２の順番は入れ違
えてはならない。入れ違えた場合、送信表示部３０７に
送信要求をサブＣＰＵが書き込んだ直後にメインＣＰＵ
１０１がこれを読み出し、まだデータが格納されていな
いデータエリア３０４からデータを読み出そうとするエ
ラーが起こる可能性があるからである。

【００３３】次に、Ｓ４１２の後、送信状態を送信空状
態から受信確認待ち状態へ遷移させて（Ｓ４１３）、処
理の先頭に戻る。

【００３４】また、Ｓ４０９でイベント送信要求がない
場合には、他の作業があるはずなので、その残りの作業
を行う（Ｓ４１４）。

【００３５】次に、メインＣＰＵ１０１側の通信手順に
ついて図５のフローチャートを用いて説明する。サブＣ
ＰＵ側のフローチャートを示した図４と異なるのは複数
のサブＣＰＵが通信相手であるということと、第１領域
３０１と第２領域３０２の関係がサブＣＰＵの場合と逆
になるということである。

【００３６】まず、イベント受信以外の作業があるかど
うかを調べ（Ｓ５０１）、ない場合は、第１領域ステー
タスエリア３０３の読み出し処理に移るが、ここでは複
数のサブＣＰＵについて読み出し処理を行う必要がある
ので、まず１つのサブＣＰＵを選択し（Ｓ５０２）、図
４のＳ４０２からＳ４０８で示したのと同様に、ステー
タスエリア読み出し処理、受信処理、送信状態遷移処理
を行う（Ｓ５０４〜Ｓ５１０）。但し、前述したように
第１領域と第２領域の関係が入れ替わる点と、サブＣＰ
ＵがアクセスするＤＰＲＡＭ１０５の記憶領域は、図２
で示すように、各サブＣＰＵ対応の領域に限定されてい
るが、メインＣＰＵはＤＰＲＡＭ１０５の領域全体につ
いてアクセスが可能であるので、どの領域についてアク
セスするのかは常にどのサブＣＰＵについての処理を行
っているのかを意識しながら決定している点（なお、図
５の各ステップで第１領域、第２領域の前に「サブＣＰ
Ｕ対応の」とつけ加えてある意味はこれである）と、送
信状態もサブＣＰＵ対応になるという点において図４の
場合とは異なっている。

【００３７】ここで１つのサブＣＰＵについて一連の処
理が終了した後、Ｓ５０２に戻り、次のサブＣＰＵを選
択して再び一連の処理を行う。そして、次々にサブＣＰ
Ｕを選択して、全サブＣＰＵについて処理が終了したと
き（Ｓ５０３）、処理の先頭に戻る。

【００３８】また、Ｓ５０１でイベント受信以外の作業
がある場合には、イベント送信要求があるかどうか調べ
（Ｓ５１１）、ある場合には、Ｓ４１０からＳ４１３に
示したのと同様に、イベント送信処理を行う（Ｓ５１２
〜Ｓ５１５）。また、イベント送信要求がない場合に
は、残りの作業を行う（Ｓ５１６）。

【００３９】以上のように、この第１実施例では、ＣＰ
Ｕが相手ＣＰＵに通信を行う際のトリガとして割込を使
用しておらず、ステータスエリアの値の変化を検出する
という手段を用いていることから、ステータスエリアの
読み出しを各ＣＰＵが独自に行うことによって、通信量
に左右されないスループットを得ることができる。ま
た、通信以外の作業量が多いときには、その作業を優先
的にこなし、通信を後回しにすることで、平均的なスル
ープットを得ることができる。

【００４０】また、メインＣＰＵ１０１にとっては１つ
のサブＣＰＵとの通信が終わってから次のサブＣＰＵと
の通信を始めるというのではなく、既に複数のサブＣＰ
Ｕからのデータが入っているＤＰＲＡＭ１０５から一挙
にデータを取り出すことにより、さらに効率を向上でき
る効果もある。

【００４１】また、第１領域３０１と第２領域３０２と
を区分することで、メインＣＰＵ、サブＣＰＵが共に相
手に対してイベント送信要求がある時に、同時にＤＰＲ
ＡＭ１０５にデータを書き込みことができるとともに、
ステータスエリアを送信表示部と受信表示部とに分けた
ことで、送信要求と受信確認を一度に相手ＣＰＵに対し
て通知できる（つまり、相手ＣＰＵがステータスエリア
を読み出す前に自ＣＰＵが送信要求についての処理と、
受信確認についての処理とを２つとも行うことができ
る）ので、メインＣＰＵ１０１と１つのサブＣＰＵとの
間で全二重通信が可能である。

【００４２】さらに、ＤＰＲＡＭ１０５の領域を各サブ
ＣＰＵ対応に分けたことで、メインＣＰＵ１０１と複数
のサブＣＰＵとの間での同時通信が可能であるという利
点もある。

【００４３】なお、以上の第１実施例では、メインＣＰ
ＵにとってはＤＰＲＡＭ１０５の領域全体がメインＣＰ
Ｕのメモリマップにマッピングされるので、通信の分だ
けで相当のメモリ量を消費してしまう。また、各サブＣ
ＰＵはバス競合回路１０６を経てＤＰＲＡＭ１０５にア
クセスしているので、実際にアクセス競合が起こった場
合、厳密な意味での同時アクセスができず、アクセス時
間がかかる不都合が生じる。そこで、このような不都合
を改善した第２実施例について、以下に説明する。

【００４４】図６は、この第２実施例におけるハード構
成を示すブロック図であり、第１実施例と同じ構成につ
いては、同一符号を付してある。

【００４５】このマルチプロセッサシステムは、各サブ
ＣＰＵ１０２、１０３、１０４に対応するＤＰＲＡＭ６
０２、６０３、６０４と、メインＣＰＵ１０１が各ＤＰ
ＲＡＭ６０２、６０３、６０４を選択的にアクセスする
ためのバンク切替回路６０１とを設けたものである。各
ＤＰＲＡＭ６０２、６０３、６０４は、メインＣＰＵ１
０１から見て異なるバンクにおかれる。

【００４６】図７は、第２実施例におけるメインＣＰＵ
１０１のメモリマップを示す模式図である。図７におい
て、第１サブＣＰＵに対応する記憶領域２０１は、ＤＰ
ＲＡＭ６０２の記憶領域に対応し、同様に第２サブＣＰ
Ｕに対応する記憶領域２０２は、ＤＰＲＡＭ６０３の領
域に対応し、第３サブＣＰＵに対応する記憶領域２０３
は、ＤＰＲＡＭ６０４の領域に対応している。

【００４７】また、本実施例の場合、各ＤＰＲＡＭは、
それぞれＲＡＭ容量が等しく、メモリアップ中に占める
領域の大きさも等しいものとなっている。そして、各Ｄ
ＰＲＡＭは、相互に同じアドレス範囲に存在するので、
ＤＰＲＡＭを選択してアクセスするためにバンク切替回
路６０１を使用する。

【００４８】すなわち、メインＣＰＵ１０１から各ＤＰ
ＲＡＭをアクセスするときはポートからどのＤＰＲＡＭ
をアクティブにするかの信号を出力する。バンク切替回
路６０１では、その信号に応じ、各ＤＰＲＡＭのＣＥ
（チップイネーブル）端子につながる線のうち、望みの
ＤＰＲＡＭにつながる線のみをアクティブにする。

【００４９】これにより、メインＣＰＵが書き込み、読
み出し動作を行った時に、該当するＤＰＲＡＭに対して
のみ処理することができる。一方、サブＣＰＵ側から見
れば、ＤＰＲＡＭの個数がサブＣＰＵの個数分存在する
ので、バス競合回路１０６が不要になり、ＤＰＲＡＭを
占有してアクセスできる。

【００５０】以上の第２実施例では、ＤＰＲＡＭをサブ
ＣＰＵ対応で設け、メインＣＰＵ１０１側からバンク切
替によってアクセスするようにしたので、メインＣＰＵ
１０１側の通信で消費するメモリ量は、各ＤＰＲＡＭの
ＲＡＭ容量が等しい場合にＤＰＲＡＭ１個分、各ＤＰＲ
ＡＭのＲＡＭ容量が等しくなければ、最大のＲＡＭ容量
を持つＤＰＲＡＭの容量で済む。また、バス競合回路１
０６が不要になり、各ＤＰＲＡＭへの完全な同時アクセ
スが可能であるという効果がある。

【００５１】ところで、各ＤＰＲＡＭの領域全体をバン
クに置いてしまうと、図５のＳ５０４で示したメインＣ
ＰＵ１０１による第１領域ステータスエリアの読み出し
の際も、その度毎にバンク切替が必要になる。ステータ
スエリアの監視は、相手ＣＰＵの要求に対する応答を迅
速に行うために常時行う必要のあるものであり、その度
毎にバンク切替を行っていたのでは、スループットが低
くなってしまう。

【００５２】また、第１実施例では、通信以外の作業量
が多いときは、それを優先的にこなしてＣＰＵとしての
スループットを下げないようにしていたが、それが多す
ぎるときは通信プログラムが動けず、通信能力の低下を
招く原因となる（つまり、上述したＳ４０１およびＳ５
０１で必ず肯定の方向に行くので、Ｓ４０２〜Ｓ４０
８、Ｓ５０２〜Ｓ５１０の処理が実行されない）。

【００５３】さらに、第１、２実施例において、第１領
域３０１はサブＣＰＵからメインＣＰＵ１０１への方向
の通信に用い、第２領域３０２はメインＣＰＵ１０１か
らサブＣＰＵへの方向の通信に用いるということで、第
１領域３０１はサブＣＰＵ側からのみ書き込み可能であ
り、第２領域３０２はメインＣＰＵ１０１側からのみ書
き込み可能（読み出しはどちらの領域でもどちらのＣＰ
Ｕからでも可能）であったが、その取り決めはソフト上
でのものであり、ハードにおいてライトプロテクトをか
けているわけではないので、ソフトのバグやＣＰＵの暴
走により、自ＣＰＵが書き込みを禁じられている領域に
も間違って書き込みを行ってしまう可能性がある。

【００５４】そこで、これらの課題を解決した第３実施
例について以下に説明する。

【００５５】図８は、この第３実施例のハード構成を示
したブロック図であり、第２実施例と同じ構成について
は、同一符号を付してある。

【００５６】このマルチプロセッサシステムは、メイン
ＣＰＵ１０１とＤＰＲＡＭとの間のアドレスデコーダ８
０１と、各ＣＰＵとＤＰＲＡＭとの間のライトプロテク
ト回路８０２、８０９、８１０、８１１を有している。
また、各ライトプロテクト回路８０２、８０９、８１
０、８１１は、アドレスデコーダ８０３と、書き込み禁
止回路８０４とを有している（なお、図８ではライトプ
ロテクト回路８０２の内容のみ示している）。また、メ
インＣＰＵ１０１にはタイマ８０５、サブＣＰＵ１０２
にはタイマ８０６、サブＣＰＵ１０３にはタイマ８０
７、サブＣＰＵ１０４にはタイマ８０８がそれぞれ設け
られてる。

【００５７】アドレスデコーダ８０１は、メインＣＰＵ
１０１からＤＰＲＡＭ６０２、６０３、６０４にアクセ
スするアドレスを変換する機能をもっているが、本実施
例では、その他に、図９に示すメインＣＰＵ１０１のメ
モリマップにおける各ＤＰＲＡＭの第１領域ステータス
エリア３０３を、バンクアドレス以外のアドレスにおい
てアクセスできるようにアドレス変換する機能ももって
いる。

【００５８】図９では、各ＤＰＲＡＭ（＝各サブＣＰＵ
対応領域）の領域全体がバンクアドレスに置かれるとと
もに、第１領域のステータスエリア３０３はバンク以外
のアドレスに置かれる様子を示している。従って、バン
クアドレスにおいても第１領域ステータスエリア３０３
はアクセス可能である。

【００５９】そして、メインＣＰＵ１０１から第１サブ
ＣＰＵ対応領域の第１領域のステータスエリア９０１に
アクセスするときは、アドレスデコーダ８０１におい
て、メインＣＰＵ１０１から出力された第１サブＣＰＵ
対応領域の第１領域ステータスエリア９０１のアドレス
が、実際のＤＰＲＡＭ６０２における第１領域ステータ
スエリア３０３のアドレスに変換されて、ＤＰＲＡＭ６
０２のアドレスバスに出力されるとともに、バンク切替
回路６０１に対して、メインＣＰＵ１０１からのポート
出力によるバンク指定を無効にする信号を出力し、さら
にはＤＰＲＡＭ６０２のＣＥ端子をアクティブにする信
号を送出する。

【００６０】第２サブＣＰＵ対応領域の第１領域のステ
ータスエリア９０２や、第３サブＣＰＵ対応領域の第１
領域のステータスエリア９０３にアクセスするときも同
様である。

【００６１】また、ライトプロテクト回路８０２は、メ
インＣＰＵ１０１が各ＤＰＲＡＭの第１領域３０１に書
き込むことを禁止するための回路である。メインＣＰＵ
１０１が第１領域３０１にアクセスしようとすると、ア
ドレスデコーダ８０２はメインＣＰＵ１０１から出力さ
れたアドレスがバンクアドレス内の第１領域３０１内で
ある時は、書き込み禁止回路８０４に対して制御信号を
出力し、ＷＲ（ライト）信号が各ＤＰＲＡＭに伝わるの
を防ぐ。従って、ＷＲ信号がＤＰＲＡＭに伝わらないた
めに書き込みができないことになる。

【００６２】また、ライトプロテクト回路８０９、８１
０、８１１は、それぞれサブＣＰＵ１０２、１０３、１
０４がＤＰＲＡＭ６０２、６０３、６０４の第２領域３
０２に書き込むことを禁止するための回路であり、基本
的な構成はライトプロテクト回路８０２と同様である。

【００６３】また、タイマ８０５は、メインＣＰＵ１０
１がステータス監視処理を周期的に行うために、請求項
５に記載した第１タイマの機能をもつものであり、タイ
マ８０６、８０７、８０８は、各々サブＣＰＵ１０２、
１０３、１０４がステータス監視処理を周期的に行うた
めに、上記第１タイマの機能をもつものである。

【００６４】図１０は、サブＣＰＵ側の第１タイマによ
って周期的に起動されるステータス監視処理を示すフロ
ーチャートであり、図１１は、メインＣＰＵ１０１側の
第１タイマによって周期的に起動されるステータス監視
処理を示すフローチャートである。

【００６５】ここで図１０は、上述した図４のＳ４０２
からＳ４０８までの処理（Ｓ１１０１〜Ｓ１１０７）に
加えて、周期的起動を得るために再度第１タイマをスタ
ートさせている（Ｓ１１０８）。また、図１１は、上述
した図５のＳ５０２からＳ５１０までの処理（Ｓ１２０
１〜Ｓ１２０９）に加えて、周期的起動を得るために再
度第１タイマをスタートさせている（Ｓ１２１０）。

【００６６】本実施例ではステータス監視処理が周期的
に行われるので、この処理が実行されていない間は、他
の処理をＣＰＵが行うことができ、図４、図５でいえ
ば、Ｓ４０９からＳ４１４までの処理、Ｓ５１１からＳ
５１６までの処理がこの間に行われることになる。よっ
て、第１タイマの周期は、ステータス監視処理と他の処
理の処理時間の割合を決定する因子となり、通信トラフ
ィック量も加味した上でシステムに応じた最適な値を設
定する。

【００６７】以上のように、この第３実施例において
は、アドレスデコーダ８０１によってＤＰＲＡＭの第１
領域ステータスエリア３０３をバンク以外のアドレスに
置くことができるようになるので、バンク切替を行わず
とも、第１領域ステータスエリア３０３にアクセスでき
る。

【００６８】また、ライトプロテクト回路８０２、８０
９、８１０、８１１により、メインＣＰＵ１０１は第１
領域３０１に対して、各サブＣＰＵは第２領域３０２に
対して書き込みを禁止できるので、ソフトのバグやＣＰ
Ｕの暴走により、自ＣＰＵが書き込みを禁じられている
領域に間違って書き込みを行ってしまう可能性を皆無に
することができるという利点を有する。

【００６９】さらに、上記第１タイマにより、ステータ
ス監視処理を周期的に行えるので、ＣＰＵは通信とそれ
以外の作業のバランスがとれた処理が行えるという効果
もある。

【００７０】

【発明の効果】以上説明したように、本発明によれば、
メインＣＰＵとサブＣＰＵの双方からアクセス可能なＤ
ＰＲＡＭを設け、このＤＰＲＡＭに各サブＣＰＵに対応
した送信方向用の第１領域と受信方向用の第２領域を設
定するとともに、これら領域に設けたステータスエリア
とデータエリアに各ＣＰＵが独自の動作でデータの書き
込みと読み出しを行うことにより、メインＣＰＵとサブ
ＣＰＵとの間の通信を行うことから、従来のように、Ｃ
ＰＵからＣＰＵへの通信トリガとして相手ＣＰＵに対す
る割り込みを使用する必要がない。従って、通信量の増
大によるスループットの低下を防止することができる。

【００７１】また、ＤＰＲＡＭの記憶領域を上述した第
１領域と第２領域とに分けるとともに、上記ステータス
エリアを送信表示部と受信表示部に分けたことから、メ
インＣＰＵと１つのサブＣＰＵとの間で全二重通信が可
能である。

【００７２】さらに、ＤＰＲＡＭによって各サブＣＰＵ
に対応した領域を設定することにより、メインＣＰＵと
複数のサブＣＰＵとの間で同時通信が可能である。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すブロック図である。

【図２】上記第１実施例におけるＤＰＲＡＭ内の記憶領
域を説明する模式図である。

【図３】図２に示す記憶領域のさらに詳細を説明する模
式図である。

【図４】上記第１実施例におけるサブＣＰＵの動作を示
すフローチャートである。

【図５】上記第１実施例におけるメインＣＰＵの動作を
示すフローチャートである。

【図６】本発明の第２実施例を示すブロック図である。

【図７】上記第２実施例におけるメインＣＰＵのメモリ
マップの一部を説明する模式図である。

【図８】本発明の第３実施例を示すブロック図である。

【図９】上記第３実施例におけるメインＣＰＵのメモリ
マップの一部を説明する模式図である。

【図１０】上記第３実施例において、サブＣＰＵ側の第
１タイマによって周期的に起動されるステータス監視処
理を示すフローチャートである。

【図１１】上記第３実施例において、メインＣＰＵ側の
第１タイマによって周期的に起動されるステータス監視
処理を示すフローチャートである。

【図１２】従来技術の構成例を示すブロック図である。

【符号の説明】

１０１…メインＣＰＵ、１０２、１０３、１０４…サブＣＰＵ、１０５、６０２、６０３、６０４…デュアルポートＲＡ
Ｍ、１０６…バス競合回路、６０１…バンク切替回路、８０１、８０３…アドレスデコーダ、８０２、８０９、８１０、８１１…ライトプロテクト回
路、８０４…書き込み禁止回路。

Claims

【特許請求の範囲】

【請求項１】メインＣＰＵと、１または複数のサブＣ
ＰＵと、前記メインＣＰＵおよび前記サブＣＰＵの双方
からアクセス可能なデュアルポートＲＡＭを備えたマル
チプロセッサシステムにおいて、前記デュアルポートＲＡＭは、前記各サブＣＰＵに対応
して設けられ、前記メインＣＰＵおよび対応サブＣＰＵ
からのみアクセス可能な１または複数の記憶領域を有
し；この記憶領域は、前記対応サブＣＰＵから前記メイ
ンＣＰＵへの方向の通信に用いる第１領域と、前記メイ
ンＣＰＵから前記対応サブＣＰＵへの方向に用いる第２
領域とを有し；前記第１領域は、前記対応サブＣＰＵが
自ステータスを書き込み、前記メインＣＰＵに自ステー
タスを通知するステータスエリアと、前記対応サブＣＰ
Ｕが自データを書き込み、前記メインＣＰＵに自データ
を通知するデータエリアとを有し；前記第２領域は、前
記メインＣＰＵが自ステータスを書き込み、前記対応サ
ブＣＰＵに自ステータスを通知するステータスエリア
と、前記メインＣＰＵが自データを書き込み、前記対応
サブＣＰＵに自データを通知するデータエリアとを有
し、前記第１領域のステータスエリアは、前記対応サブＣＰ
Ｕの送信ステータスを書き込む送信表示部と、受信ステ
ータスを書き込む受信表示部とを有し；前記第２領域の
ステータスエリアは、前記メインＣＰＵの送信ステータ
スを書き込む送信表示部と、受信ステータスを書き込む
受信表示部とを有する；ことを特徴とするマルチプロセ
ッサシステム。
【請求項２】メインＣＰＵと、複数のサブＣＰＵと、
各サブＣＰＵに対応した複数のデュアルポートＲＡＭ
と、前記メインＣＰＵからアクセス可能な前記デュアル
ポートＲＡＭを切り替えるバンク切替手段とを備えたマ
ルチプロセッサシステムにおいて、前記デュアルポートＲＡＭは、前記メインＣＰＵおよび
対応サブＣＰＵからのみアクセス可能な記憶領域を有
し；この記憶領域は、前記対応サブＣＰＵから前記メイ
ンＣＰＵへの方向の通信に用いる第１領域と、前記メイ
ンＣＰＵから前記対応サブＣＰＵへの方向に用いる第２
領域とを有し；前記第１領域は、前記対応サブＣＰＵが
自ステータスを書き込み、前記メインＣＰＵに自ステー
タスを通知するステータスエリアと、前記対応サブＣＰ
Ｕが自データを書き込み、前記メインＣＰＵに自データ
を通知するデータエリアとを有し；前記第２領域は、前
記メインＣＰＵが自ステータスを書き込み、前記領域対
応サブＣＰＵに自ステータスを通知するステータスエリ
アと、前記メインＣＰＵが自データを書き込み、前記対
応サブＣＰＵに自データを通知するデータエリアとを有
し、前記第１領域のステータスエリアは、前記対応サブＣＰ
Ｕの送信ステータスを書き込む送信表示部と、受信ステ
ータスを書き込む受信表示部とを有し；前記第２領域の
ステータスエリアは、前記メインＣＰＵの送信ステータ
スを書き込む送信表示部と、受信ステータスを書き込む
受信表示部とを有する；ことを特徴とするマルチプロセ
ッサシステム。
【請求項３】請求項１または２において、前記サブＣＰＵが自ＣＰＵ内で生じたイベントデータを
前記メインＣＰＵに送信する時は、前記サブＣＰＵは前
記サブＣＰＵに対応する前記第１領域のデータエリアに
前記イベントデータを書き込んだ後、前記第１領域のス
テータスエリアの送信表示部に前回書き込んだ値と異な
る値を書き込み、前記メインＣＰＵは前記第１領域のス
テータスを常時読み出して監視し、読み出した値が前回
読み出した値と比較して変化がある場合には、前記メイ
ンＣＰＵは前記第１領域のデータエリアからイベントデ
ータを読み出した後、前記サブＣＰＵに対応する第２領
域のステータスエリアの受信表示部に前回書き込んだ値
と異なる値を書き込むようにし、前記メインＣＰＵが自ＣＰＵ内で生じたイベントデータ
を前記サブＣＰＵに送信する時は、前記メインＣＰＵは
前記サブＣＰＵに対応する第２領域のデータエリアに前
記イベントデータを書き込んだ後、前記第２領域のステ
ータスエリアの送信表示部に前回書き込んだ値と異なる
値を書き込み、前記サブＣＰＵは前記第２領域のステー
タスエリアを常時読み出して監視し、読み出した時に値
が前回読み出した値と比較して変化がある場合、前記サ
ブＣＰＵは前記第２領域のデータエリアからイベントデ
ータを読み出した後、前記サブＣＰＵに対応する領域の
第１領域のステータスエリアの受信表示部に前回書き込
んだ値と異なる値を書き込むようにすることを特徴とす
るマルチプロセッサシステム。
【請求項４】請求項２または３において、アドレスデコード回路を備え、前記メインＣＰＵから見
て、前記各デュアルポートＲＡＭの第１領域のステータ
スエリアが、前記バンク切替手段によってバンクの切り
替わるアドレス以外のアドレスにあるように前記アドレ
スデコード回路によりデコードすることを特徴とするマ
ルチプロセッサシステム。
【請求項５】請求項１において、前記メインＣＰＵおよび前記サブＣＰＵは各々第１タイ
マを備え、前記各ＣＰＵが備える第１タイマによって、
前記メインＣＰＵは前記第１領域のステータスエリアを
周期的に読み出して監視するとともに、前記サブＣＰＵ
は前記第２領域のステータスエリアを周期的に読み出し
て監視することを特徴とするマルチプロセッサシステ
ム。
【請求項６】請求項１において、前記メインＣＰＵから前記デュアルポートＲＡＭに対し
て書き込む領域を制限する第１ライトプロテクト回路
と、前記サブＣＰＵから前記デュアルポートＲＡＭに対
して書き込む領域を制限する１または複数の第２ライト
プロテクト回路を備え、前記第１ライトプロテクト回路
により、前記メインＣＰＵから前記デュアルポートＲＡ
Ｍにおける各サブＣＰＵに対応する第１領域に書き込む
ことを禁止するとともに、前記第２ライトプロテクト回
路により、前記サブＣＰＵから前記デュアルポートＲＡ
Ｍにおける各サブＣＰＵに対応する第２領域に書き込む
ことを禁止することを特徴とするマルチプロセッサシス
テム。