KR20000026338A

KR20000026338A - Arm 중앙처리장치를 내장한 마이크로 컨트롤러의 버스제어방법

Info

Publication number: KR20000026338A
Application number: KR1019980043845A
Authority: KR
Inventors: 서운식
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-10-20
Filing date: 1998-10-20
Publication date: 2000-05-15

Abstract

ARM 중앙처리장치를 내장한 마이크로 컨트롤러의 버스제어방법이 공개된다. 본 발명에 의한 버스 제어기를 갖는 ARM CPU를 내장한 마이크로 컨트롤러의 버스제어방법에 있어서, 다수개의 마스터 디바이스들에서 소정의 버스라인를 점유하고자하는 버스 요청신호가 발생되면 버스 제어기는 소정의 우선순위에 상응하여 다수개의 마스터 디바이스중 하나의 마스터 디바이스를 선택하는 응답 신호를 발생하는 단계, 응답신호에 상응하여 선택된 마스터 디바이스는 접근하고자 하는 어드레스 및 각종 제어신호들을 발생하고, 선택되지 않은 마스터 디바이스들은 소정의 버스라인과 관련된 신호선을 하이 임피던스상태로 하는 단계, 버스 제어기는 선택된 마스터 디바이스에서 발생되는 어드레스를 디코딩하여 디코딩된 어드레스에 상응하는 슬레이브 디바이스가 선택되었음을 알리는 슬레이브 선택신호를 발생하는 단계 및 슬레이브 선택신호에 상응하여 다수개의 슬레이브 디바이스중 선택된 슬레이브 디바이스와 선택된 마스터 디바이스가 소정의 버스라인을 통해 서로 데이터를 주고 받으며, 나머지 슬레이브 디바이스들은 소정의 버스라인과 연결되는 신호선을 하이 임피던스 상태로 하는 단계로 이루어지며, 어떤 버스도 활성화 영역이 서로 겹치는 경우가 발생하지 않도록 규정하고, 각 슬레이브 디바이스가 선택되어진 상태에서만 동작하도록 제어함으로써 버스제어시 소비전력을 줄일 수 있는 효과가 있다.

Description

ＡＲＭ 중앙처리장치를 내장한 마이크로 컨트롤러의 버스제어방법

본 발명은 암(ARM) 중앙처리장치(CPU)를 내장한 마이크로 컨트롤러에 관한 것으로, 특히 버스라인을 통해 마이크로 컨드롤러와 연결되는 주변의 소자들과 액세스시 소비전력을 줄이기 위한 ARM CPU를 내장한 마이크로 컨트롤러의 버스제어방법을 제공하는 데 있다.

ARM CPU를 내장한 마이크로 컨트롤러가 버스라인을 통해 주변의 슬레이브 디바이스들과 액세스하고자 할 때, 버스라인에는 마이크로 컨트롤러만이 연결된 것이 아니라 다수개의 마스터 디바이스 들이 함께 연결되어 있다. 가령, 마이크로 컨트롤러를 포함한 다수개의 마스터 디바이스가 소정의 버스라인을 통해 슬레이브 디바이스와 액세스하고자 할 때, 버스 제어기가 마스터 디바이스의 우선순위를 결정하여 다수개의 마스터 디바이스중 하나의 마스터 디바이스를 선정하는 과정에서 버스라인상의 전류의 변화가 심하게 되는 현상이 발생하게 된다.

본 발명이 이루고자 하는 기술적 과제는 버스 제어기가 특정 마스터 디바이스를 선정할 때의 소비전류를 줄이는 ARM CPU를 내장한 마이크로 컨트롤러의 버스 제어방법을 제공하는 데 있다.

도 1은 본 발명에 의한 ARM CPU를 내장한 마이크로 컨트롤러의 버스 제어방법을 설명하기 위하 블록도이다.

도 2(a) 내지 도 2(f)는 도 1에 도시된 장치에서 각 부의 입/출력을 나타내는 파형도이다.

상기 과제를 이루기 위해, ARM 중앙처리장치를 내장한 마이크로 컨트롤러를 포함하는 다수개의 마스터 디바이스 및 다수개의 슬레이브 디바이스간의 버스점유를 제어하는 버스 제어기를 갖는 본 발명에 의한 ARM CPU를 내장한 마이크로 컨트롤러의 버스제어방법에 있어서, 다수개의 마스터 디바이스들에서 소정의 버스라인를 점유하고자하는 버스 요청신호가 발생되면 버스 제어기는 소정의 우선순위에 상응하여 다수개의 마스터 디바이스중 하나의 마스터 디바이스를 선택하는 응답 신호를 발생하는 단계, 응답신호에 상응하여 선택된 마스터 디바이스는 접근하고자 하는 어드레스 및 각종 제어신호들을 발생하고, 선택되지 않은 마스터 디바이스들은 소정의 버스라인과 관련된 신호선을 하이 임피던스상태로 하는 단계, 버스 제어기는 선택된 마스터 디바이스에서 발생되는 어드레스를 디코딩하여 디코딩된 어드레스에 상응하는 슬레이브 디바이스가 선택되었음을 알리는 슬레이브 선택신호를 발생하는 단계 및 슬레이브 선택신호에 상응하여 다수개의 슬레이브 디바이스중 선택된 슬레이브 디바이스와 선택된 마스터 디바이스가 소정의 버스라인을 통해 서로 데이터를 주고 받으며, 나머지 슬레이브 디바이스들은 소정의 버스라인과 연결되는 신호선을 하이 임피던스 상태로 하는 단계로 이루어지는 것을 특징으로 한다.

이하, 본 발명에 의한 ARM CPU를 내장한 마이크로 컨트롤러의 버스 제어방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 1은 본 발명에 의한 ARM CPU를 내장한 마이크로 컨트롤러의 버스 제어방법을 설명하기 위하 블록도로서, ARM CPU(10), 제1 및 제2 마스터 디바이스(12 및 14), 버스 제어기(16)와 제1 및 제2 슬레이브 디바이스(18 및 20)를 포함한다.

도 1에 도시된 ARM CPU(10)는 영국의 ARM사(社)에서 제공되는 중앙처리장치이며, 제1 및 제2 마스터 디바이스(12 및 14)는 직접 메모리 접근기(DMA)와 같이 메모리 장치와 같은 슬레이브 디바이스를 제어하여 특정 기능을 수행하는 장치들이다. 제1 및 제2 슬레이브 디바이스(18 및 20)는 마스터 디바이스의 요청에 상응하여 데이터를 기입/독출하는 메모리장치들이다. 버스 제어기(16)는 ARM CPU(10) 및 마스터 디바이스(12 및 14)와 슬레이브 디바이스(18 및 20)사이에 연결된 제1~제3 버스라인(22, 24, 26)을 제어한다.

도 2(a) 내지 도 2(f)는 도 1에 도시된 장치에서 각 부의 입/출력을 나타내는 파형도로서, 도 2(a)는 시스템 클럭신호(SC)를 나타내고, 도 2(b)는 버스요청신호(REQ)를 나타내고, 도 2(c)는 응답신호(ACK)를 나타내고, 도 2(d)는 각종 제어신호(CR)를 나타내고, 도 2(e)는 슬레이브 선택신호(SSEL)를 나타내고, 도 2(f)는 웨이팅 신호(WAIT)를 각각 나타내는 파형도이다.

도 1 및 도 2(a)~(h)를 참조하면, ARM CPU(10) 및 제1 및 제2 마스터 디바이스(12 및 14)가 슬레이브 디바이스(18 및 20)를 접근할 할 때, 서로 공통의 버스인 제1 버스라인(22)을 점유하고자 도 2(b)에 도시된 버스 요청신호(REQ)를 발생한다고 하자. 그러면, 버스 제어기(16)는 각 마스터 디바이스(ARM CPU와 제1 및 제2 마스터 디바이스)에스 발생되는 버스 요청신호(REQ)를 받아들여 소정의 방식을 통해 우선순위를 정한다음 최우선순위를 갖는 하나의 마스터 디바이스를 선택하여 도 2(c)에 도시된 응답신호(ACK)로서 각 마스터 디바이스에 전달하게 된다. 예컨대, ARM CPU(10)가 최우선순위를 갖는다면 응답신호(ACK)에 상응하여 ARM CPU(10)가 버스를 점유할 권한을 갖게되며, 나머지 마스터 디바이스(제1 및 제2 마스터 디바이스)는 제1 버스라인과 연결된 신호라인들을 모두 하이 임피던스상태로 둠으로써 제1 버스상에서 신호가 서로 충돌하는 현상을 없앤다.

일단, 버스를 점유할 마스터 디바이스가 선택되면 선택된 마스터 디바이스는 도 2(d)에 도시된 바와 같이 버스 제어기(16)로부터 발생되는 응답신호(ACK)가 활성화되는 구간(여기서, 응답신호 ACK는 로우(low)일 때 활성화된다고 가정함)에서 접근하고자 하는 어드레스(SA) 또는 슬레이브 디바이스를 제어하고자 하는 각종 제어신호들(CR)을 보냄으로써 신호와 신호와의 충돌이 발생하지 않도록 한다. 이때, 응답신호(ACK)가 유효하지 않은 구간(굵은 실선으로 나타낸 구간)은 하이 임피던스 상태임을 나타내는 구간이다. 버스 제어기(16)는 선택된 마스터 디바이스에서 발생하는 어드레스(SA)를 입력하여 디코딩하고, 도 2(e)에 도시된 바와 같이 디코딩된 결과를 슬레이브 디바이스(18 및 20)를 선택하는 슬레이브 선택신호(SSEL)로서 출력하게 된다.

슬레이브 선택신호에 상응하여 제1 또는 제2 슬레이브 디바이스(18 또는 20)중 하나가 선택되면 이때부터 제1 버스(22)를 통해 선택된 마스터 디바이스(예컨대, ARM CPU)와 선택된 슬레이브 디바이스(예컨대, 제1 슬레이브 디바이스)간에 데이터 액세스가 이루어진다. 반면, 선택되지 않은 슬레이브 디바이스(예컨대, 제2 슬레이브 디바이스)는 하이 임피던스상태를 유지하도록 한다.

한편, 선택된 마스터 디바이스와 슬레이브 디바이스 간에는 슬레이브 디바이스에서 발생하는 웨이트 신호(WAIT)에 상응하여 소정의 동작들이 이루어진다. 가령, 슬레이브 디바이스는 마스터 디바이스로부터 요청된 독출 데이터(RD)를 데이터 버스에 실은 상태에서 도 2(f)에 도시된 웨이트 신호(WAIT)를 로우로 활성화 시킴으로써 데이터 버스에 실린 독출 데이터(RD)가 유효함을 알리고, 마스터 디바이스는 독출 데이터(RD)를 가져가게된다. 반대로, 마스터 디바이스가 슬레이브 데이터에 데이터를 기입하고자 할 때, 기입 데이터(WD)를 데이터 버스에 실어놓으면 슬에이브 디바이스는 데이터 버스에 실린 기입 데이터(WD)를 기입한 후 웨이트신호(WAIT)를 로우로 함으로써 기입완료되었음을 마스터 디바이스에 알리게 된다.

이와같이, 어떤 버스도 활성화 영역이 서로 겹치는 경우가 발생하지 않도록 하고, 각 슬레이브 디바이스가 선택된 상태일 때만 동작하도록 함으로써 소비전력을 줄일수 있게 된다.

상술한 바와 같이, 본 발명에 의한 ARM CPU를 내장한 마이크로 컨트롤러의 버스 제어방법은 버스 점유시 어떤 버스도 활성화 영역이 서로 겹치는 경우가 발생하지 않도록 규정하고, 각 슬레이브 디바이스가 선택되어진 상태에서만 동작하도록 제어함으로써 버스제어시 소비전력을 줄일 수 있는 효과가 있다.

Claims

ARM 중앙처리장치를 내장한 마이크로 컨트롤러를 포함하는 다수개의 마스터 디바이스 및 다수개의 슬레이브 디바이스간의 버스점유를 제어하는 버스 제어기를 갖는 ARM CPU를 내장한 마이크로 컨트롤러의 버스제어방법에 있어서,

상기 다수개의 마스터 디바이스들에서 소정의 버스라인를 점유하고자하는 버스 요청신호가 발생되면 상기 버스 제어기는 소정의 우선순위에 상응하여 상기 다수개의 마스터 디바이스중 하나의 마스터 디바이스를 선택하는 응답 신호를 발생하는 단계;

상기 응답신호에 상응하여 선택된 상기 마스터 디바이스는 접근하고자 하는 어드레스 및 각종 제어신호들을 발생하고, 선택되지 않은 상기 마스터 디바이스들은 상기 소정의 버스라인과 관련된 신호선을 하이 임피던스상태로 하는 단계;

상기 버스 제어기는 상기 선택된 마스터 디바이스에서 발생되는 상기 어드레스를 디코딩하여 디코딩된 어드레스에 상응하는 슬레이브 디바이스가 선택되었음을 알리는 슬레이브 선택신호를 발생하는 단계; 및

상기 슬레이브 선택신호에 상응하여 상기 다수개의 슬레이브 디바이스중 선택된 슬레이브 디바이스와 상기 선택된 마스터 디바이스가 상기 소정의 버스라인을 통해 서로 데이터를 주고 받으며, 나머지 상기 슬레이브 디바이스들은 상기 소정의 버스라인과 연결되는 신호선을 하이 임피던스 상태로 하는 단계로 이루어지는 것을 특징으로 하는 ARM CPU를 내장한 마이크로 컨트롤러의 버스제어방법.