KR20040045446A

KR20040045446A - 버스트 모드를 지원하는 외부 메모리가 있는 인터페이싱프로세서

Info

Publication number: KR20040045446A
Application number: KR10-2004-7003928A
Authority: KR
Inventors: 유진 파스칼 허크조그
Original assignee: 티티피컴 리미티드
Priority date: 2001-09-17
Filing date: 2002-09-17
Publication date: 2004-06-01
Also published as: ATE320043T1; GB0122401D0; JP4322116B2; ES2259718T3; DE60209761T2; US7716442B2; EP1436710B1; DE60209761D1; KR100899514B1; EP1436710A1; CN1555528A; US20050005035A1; JP2005503612A; WO2003025768A1; CN1296843C

Abstract

다중 데이터 장치(A, B, C)는 버스 아비터(S) 를 경유하여 외부 메모리(F)와 인터페이스로 접속되어 각 데이터 장치(A, B, C)에 의한 버스트 모드 액세스를 지원하며, 하나 이상의 판독 레지스터(R1, R2, R3)는 메모리(F)에 제공되며, 각 레지스터(R1, R2, R3)는 대응하는 장치(A, B, C)에 의한 버스트 모드 액세스를 지원한다. 아비터(S)는, 액세스를 요구하는 장치의 식별정보에 따라서, 초기 액세스 버스트 다음에 이용될 레지스터를 선택한다. 따라서, 메모리(F)는 다중 버스트 모드 액세스를 병렬로 지원한다.

Description

버스트 모드를 지원하는 외부 메모리가 있는 인터페이싱 프로세서 {INTERFACING PROCESSORS WITH EXTERNAL MEMORY SUPPORTING BURST MODE}

플래쉬 메모리(Flash Memory)에 대한 액세스(Access) 속도를 향상시키기 위해, 페이지 모드(Page-mode) 또는 버스트 모드(Burst-mode)가 개발되어 왔다. 이러한 모드에서는, 초기 액세스(Initial Access)가 다중의 연속적인 메모리 어드레스 코드와 결합하여 데이터 블록을 레지스터로 독출하는데, 그 레지스터는 프로세스(Process)가 반복될 수 있는 시점인 모든 데이터가 액세스되는 때까지 후속 액세스(Subsequent Access)에 의해 순차적으로 액세스된다. 버스트 모드의 이점은 각각의 후속 액세스가 초기 액세스보다 훨씬 더 짧을 수 있다는 것으로, 일반적으로는, 128 비트의 블록에 초기 액세스하기 위한 70 ㎱ 와 비교하여 16 비트에 대해 30 ㎱ 이다. 도 1 에는, 초기 액세스가 어드레스 코드(Address Code) N 을 가지며, 후속 액세스가 어드레스 코드 N+1, N+2 및 N+3 을 가지는 버스트 모드 액세스가 도시되어 있다. 이 데이터 버스트 다음에는 범위(Range)가 M 인 어드레스 코드를 가지는 제 2 데이터 버스트가 뒤따른다.

버스트 모드 액세스는 프로세서가 연속적인 어드레스 코드를 생성하기 위해 리니어 방식(Linear Fashion)으로 코드를 실행하여, 일단 초기 액세스에서 제출되면 후속 액세스에서는 이를 반복할 필요가 없어져서 후속 액세스는 더 짧을 수 있다는 사실을 이용한다. 그러나, 혹시 프로세서가 다른 어드레스에 있는 데이터를 대신 요구함으로 인해 프로세서가 후속 액세스에서 모든 데이터에 액세스하지 못한다면, 보다 잦은 장기간의 초기 액세스로 인해 신속한 액세스의 이점이 감소될 수 있다.

또한, 다중 프로세서들 간의 버스트 모드 액세스를 이용하여 하나의 플래쉬 메모리를 공유하는 것은 어떤 경우 버스트 모드 액세스를 비실용적으로 만드는 문제점을 낳는다. 따라서, 예를 들면, ASIC 의 다중 삽입된 프로세서들은 프로세서들 간의 액세스 우선권(Priority)을 결정하는 단일의 버스 아비터를 경유하여 단일의 외부 플래쉬 메모리에 유리하게 액세스한다. 다중 메모리보다 단일 플래쉬 메모리를 이용하면 비용을 줄일 수 있으며, ASIC 과 메모리 간의 인터페이스(Interface) 접속에서 요구되는 핀(Pin) 수를 최소로 유지할 수 있다. 그러나, 버스트 모드 액세스가 하나 이상의 프로세서를 위해 이용되는 경우에는, 다른 프로세서에 의한 버스트의 인터럽션(Interruption)를 방지함으로써 그 이점을 최대화할 수 있는데, 그러면 다른 프로세서들의 액세스 지연 시간이 증가된다. 그러므로, 하나의 프로세서에 의한 버스트 모드 액세스의 효과적인 이용과 다른 프로세서들이 겪는 액세스의 지연 시간 사이에는 타협이 존재한다. 각 프로세서가 액세스의 보다 높은 우선권을요구하면서, 각 프로세서 자신은 버스트 모드 액세스를 반드시 이용하지도 않으면서 다른 프로세서에 의한 버스트 모드 액세스를 중단시키는 경우에 이것이 더욱 심화된다. 이러한 문제는 우선권이 더 높은 프로세서가 더 높은 효과적인 밉스(MIPS)율로 동작할 것도 요구된다면 더욱 악화된다.

도 2 는 어드레스 범위 M 에 걸친 제 2 프로세서로부터의 더 높은 우선권의 액세스에 의해 인터럽트(Interrupt)된 어드레스 범위 N 에 걸친 제 1 프로세서에 의한 버스트 모드 액세스를 나타내고 있다. 초기 액세스 N 다음에는 후속 액세스 N+1 이 뒤따르지만, 어드레스 범위 N 에서 후속 액세스가 완료되기 전에 액세스는 제 2 프로세서에 대한 상위 우선권 액세스 M 에게 주어진다. 이 액세스가 완료되면, 액세스는 제 1 프로세서를 위해 복원되지만, 이 액세스는 후속 액세스 N+3 이 완료되기 이전에 더 긴 초기 액세스 N+2 로 다시 시작해야 한다. 그 후, 제 2 프로세서는 N+4 및 N+5 액세스가 제 1 프로세서로 다시 복원되기 이전에, 상위 우선권 때문에 액세스 M+1 로 다시 인터럽트한다. 그러므로, 상위 우선권 어드레스 범위 M 에 대한 액세스로 인해 어드레스 범위 N 에 대한 버스트 모드의 효과적인 이용이 실패하며, 어드레스 코드 M 및 M+1 이 연속적인 어드레스임에도 불구하고 어드레스 범위 M 자신은 버스트 모드를 이용할 수 없다.

본 발명은 프로세서(Processor)와 같은 하나 이상의 장치를 단일 버스 아비터(Bus Arbiter)를 경유하여 외부 메모리와 인터페이싱(Interfacing)하는 것에 관한 것이다.

도 1 은 단일 프로세서와 외부 플래쉬 메모리 사이의 정상적인 버스트 모드 액세스를 나타내는 도면.

도 2 는 2 개의 프로세서가 버스 아비터를 경유하여 외부 플래쉬 메모리에액세스하는 방법을 나타내는 도면.

도 3 은 본 발명의 일 실시형태의 개략도.

도 4 는 도 3 의 실시형태에서 버스 아비터가 다중 프로세서에 의해 외부 플래쉬 메모리에 대한 액세스를 제어하는 방법을 나타내는 도면.

본 발명의 목적은 상기 문제점들 중 일부를 줄이거나 극복하기 위해, 단일 버스 아비터를 경유하여 하나 이상의 프로세서를 외부 메모리와 인터페이싱하는 방법을 제공하는 것이다.

본 발명의 일 측면에 따르면, 본 발명의 목적은 아비터가 프로세서 또는 메모리에 대한 각 액세스와 연계된 다른 장치를 식별하고, 메모리는 프로세서 또는 각 액세스와 연계된 다른 장치의 식별정보(Identity)에 따라 선택된 다중의 블록 판독 레지스터(Block Read Register)를 구비하도록 함으로써 달성된다.

그러므로, 메모리는 개별 블록 판독 레지스터 각각과 연계된 버스트 데이터를 홀드(Hold)하고 아비터에 의하여 제시된 각 액세스에서 식별된 프로세서에 따라 각 레지스터로부터 데이터를 판독함으로써 병렬로 다중 버스트 모드 액세스를 지원할 수 있다.

블록 판독 레지스터의 수는 프로세서의 수와 반드시 같을 필요는 없다. 프로세서보다 레지스터의 수가 적으면, 아비터는 특정 프로세서들 사이에 하나 이상의 블록 판독 레지스터를 공유할 수 있는데, 그 특정 프로세서들은 바람직하게는 보다 낮은 대역폭 요구 조건을 가지는 것으로 선택된다. 만약 프로세서보다 레지스터의 수가 많으면, 아비터는 단일 프로세서로부터의 2 이상의 어드레스 코드 범위나 데이터 버스트를 지원하도록 2 이상의 레지스터를 이용할 수 있다. 한 예로서, 이는 상이한 어드레스 범위에서 연속적으로 발생하는 코드 및 데이터 액세스를 효과적으로 분리할 수 있다.

이제 첨부 도면을 참조하여, 본 발명을 예를 들어서 설명한다.

도 3 은 프로세서 코어(Processor Core)(A, B 및 C) 와 버스 아비터가 결합된 시스템 온 칩(System-on-chip) ASIC 를 나타낸다. 버스 아비터는 다중 핀 인터페이스(Ⅰ)를 통해 외부 플래쉬 메모리 장치(F) 와 연결된다. 플래쉬 메모리 장치(F) 는 하나의 버스트 모드 엑세스 장치와 3개의 블록 판독 레지스터(R1, R2 및 R3)를 이진 부호화된 선택 시스템과 결합하는데, 예를 들면, 2 개 배선은 4 개까지의 별개의 블록 판독 레지스터 선택을 가능하게 한다.

프로세서(A, B 및 C)는 버스 아비터(S) 에 액세스 요구를 제출하며, 아비터(S)는 소정 우선권에 따라 인터페이스(Ⅰ) 상에서 플래쉬 메모리(F) 에 대해 액세스를 제공하는 것을 조정한다. 버스 아비터는 액세스가 제공되고 있는 프로세서를 식별하며 이는 플래쉬 메모리 장치로 전달되고, 프로세서는 플래쉬 메모리의 데이터에 액세스하기 위해 선택된 특정한 블록 판독 레지스터와 연결된다. 따라서, 이 예에서, 블록 판독 레지스터(R1, R2 및 R3) 각각은 대응하는 프로세서(A, B 및 C)에게 플래쉬 메모리 액세스를 제공하도록 선택될 수 있다. 프로세서의 식별정보는 바람직하게는 이진 부호화되며, 예를 들면, 워드 기반(Word-based) 플래쉬 장치에 보통 이용되지 않는 A[0] 어드레스 신호를 이용할 수 있다.

플래쉬 메모리는 버스트 모드 액세스를 지원할 수 있기 때문에, 각각의 블록 판독 레지스터는 인크리먼트(Increment)되거나 디크리먼트(Decrement)될 수 있는 연속적인 어드레스에서 다중 액세스를 지원하기 위해 데이터 버스트를 홀드할 수 있다. 이 데이터는 레지스터로부터 판독되어, 버스 아비터의 제어 하에 각 프로세서로 되보내어질 수 있다. 그러므로, 인터페이스 상에서 통과하는 데이터는 다른 블록 판독 레지스터들 사이에 끼워지지만 이는 버스트 모드의 액세스의 효율을 떨어뜨리지는 않는데, 이는 버스트 모드의 액세스는 각 블록 판독 레지스터에 개별적으로 저장되고 있는 데이터에 의해 보유된다. 그러므로, 버스 아비터(S) 는 버스트 모드 액세스를 인터럽트함으로써 효율을 감소시킬 염려 없이 소정 우선권에 기초하여 단순히 조정한다.

도 4 에는 별개의 블록 판독 레지스터에서 2 개의 프로세서가 초기에 설정된 각각의 데이터 버스트에 액세스하는 방식이 나타나 있다. 하나의 데이터 버스트는 초기 액세스 N 에 의해 설정되고 다른 데이터 버스트는 초기 액세스 M 에 의해 설정되며, 비록 데이터 버스트 M 이 데이터 버스트 N 을 인터럽트하지만 후속 액세스 N+1 내지 N+5 및 M+1 모두 짧은 액세스 기간의 이익을 얻는다.

단일 블록 판독 레지스터로 표준 외부 플래쉬 메모리에 연결된다면, 본 발명에 따라 만들어진 버스 아비터에 대해 변경하는 것이 표준 모드에서 버스 아비터가 동작하는 것을 방해하지 못한다.

또한, 본 발명을 플래쉬 메모리에 대한 액세스와 관련하여 설명하였지만, 본발명은 외부 RAM 에 대한 액세스에 똑같이 적용가능하다.

끝으로, 프로세서 또는 메모리에 액세스하는 다른 장치의 식별정보가 고정될 수 있지만, 프로그램 가능한 어드레스 범위에 기초하여 장치에 액세스 식별정보를 배당하는 것도 가능하다. 또한, 식별정보 할당은 시스템 요구 조건에 기초하여 동적으로 변경될 수 있다. 예를 들면, 프로세서 대신에, 액세스를 요구하는 장치는 기억 장치 직접 접근 모듈(Direct Memory Access Module: DMA Module)일 수 있다.

Claims

다중 데이터 장치 및 인터페이스를 경유하여 외부 메모리에 대한 상기 장치의 액세스를 제어하는 버스 아비터를 구비하고,

상기 외부 메모리는 하나 이상의 판독 레지스터를 구비하며,

상기 판독 레지스터 각각은 대응하는 데이터 장치에 의한 버스트 모드 액세스를 지원하도록 조절되고, 상기 아비터는 액세스를 요구하는 상기 데이터 장치의 식별정보에 따라 초기 액세스 버스트 다음에 이용될 상기 판독 레지스터를 선택하는 것을 특징으로 하는 장치.
제 1 항에 있어서,

상기 데이터 장치의 식별정보는 고정되는 것을 특징으로 하는 장치.
제 1 항에 있어서,

상기 데이터 장치의 식별정보는 프로그램 가능한 어드레스 범위에 기초하는 것을 특징으로 하는 장치.
제 1 항에 있어서,

상기 식별정보 할당은 동작 요구 조건에 기초하여 동적으로 변하는 것을 특징으로 하는 장치.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 데이터 장치의 식별정보는 이진 부호화되는 것을 특징으로 하는 장치.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 데이터 장치는 프로세서 또는 기억 장치 직접 접근 모듈(Direct Memory Access Module)을 구비하는 것을 특징으로 하는 장치.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서,

상기 메모리는 플래쉬 메모리 또는 램 메모리를 포함하는 것을 특징으로 하는 장치.
각각의 데이터 장치에 의한 버스트 모드 액세스를 지원하기 위해 외부 메모리와 다중 데이터 장치를 버스 아비터를 경유하여 인터페이싱하는 방법으로서,

상기 메모리에는 하나 이상의 판독 레지스터가 제공되며,

상기 메모리 각각은 대응하는 데이터 장치에 의한 버스트 모드 액세스를 지원하도록 이용되고, 상기 아비터는 액세스를 요구하는 상기 데이터 장치의 식별정보에 따라 초기 액세스 버스트 다음에 이용될 상기 판독 레지스터를 선택하는 것을 특징으로 하는 방법.
첨부된 도 3 및 도 4 를 참조하여 여기에서 설명한 바와 실질적으로 같은 장치.
첨부된 도 3 및 도 4 를 참조하여 여기에서 설명한 바와 실질적으로 같은 방법.