CN1555528A - 具有外部存储器支持猝发方式的接口处理器 - Google Patents

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Abstract

多个数据设备(A、B、C)经过一个总线判优器(S)与外部存储器(F)相连接，从而支持由每个数据设备(A、B、C)进行的猝发方式访问。在所述存储器(F)中提供有一个或多个读寄存器(R1、R2、R3)，每个寄存器(R1、R2、R3)支持由相应设备(A、B、C)进行的猝发方式访问。所述判优器(S)根据所述设备请求访问的标识选择将在最初访问段之后使用的寄存器。由此，存储器(F)支持多个并行的猝发方式访问。

Description

具有外部存储器支持猝发方式的接口处理器
技术领域
本发明涉及经过一个单一的总线判优器将诸如处理器的一个或多个设备连接到外部存储器上。
背景技术
为了加快对闪速(FLASH)存储器的访问，已经开发了页面方式或猝发方式，在这种方式下，一个最初的访问插入多个连续存储器地址码，以便将一个数据块读入到寄存器中，然后在后续的访问中，所述寄存器被渐增地访问，直到所有的数据都被访问为止，此时，重复所述处理。猝发方式的优点在于每个后续的访问能够比最初的访问短很多，一般，与最初访问128位的一个数据块的70nS相比，对于16位为30nS。图1示出了猝发方式访问，其中，一个最初访问的地址码为N和后续访问的地址码为N+1、N+2和N+3。这个数据段后面跟随有其地址码在M范围内的第二数据段。
猝发方式访问利用下述事实，即处理器以线性方式执行代码以产生连续的地址码，从而一旦提出一个最初访问，就不需要在后续的访问中重复，因此，所述的后续访问可以被缩短。但是，问题在于，如果所述处理器没有在后续的访问中访问全部数据，恐怕由于它仍然需要在其它地址处的数据，所以，由于需要更加频繁地使用较长的最初访问而使快速访问的优点减少。
此外，在多个处理器之间使用猝发方式的闪速存储器的共享也存在问题，即在某些环境中它的使用是不可能的。由此，例如，在ASIC中的多嵌入处理器将经过一个单一的总线判优器有益地访问一个单一的外部闪速存储器，所述判优器用于确定所述多个处理器之间的访问优先级。单一闪速存储器而不是多个存储器的使用减少了成本，在ASIC和存储器之间接口连接处所需要的端子数被保持为最小。但是，如果猝发方式访问被用于一个或多个处理器，和通过避免由其它处理器引起一个段的中断而使获益最大化，那么，其它处理器的访问等待时间增加了。因此，在由一个处理器进行猝发方式访问的有效使用和其它处理器所承受的访问等待时间之间存在一个兼顾的问题。
当各个的处理器请求一个较高的访问优先级并不被其它的处理器破坏猝发方式访问时，这个问题将会更加恶化，因此，它们本身没有必要使用猝发方式。
如果较高优先级处理器也请求以较高效率的MIPS速率运行，那么，这个问题就变得更糟。
图2示出了可由来自覆盖地址范围M的第二处理器的较高优先级访问中断的由覆盖地址范围N的第一处理器进行的猝发方式访问。最初访问N后面跟随有后续访问N+1，但是在完成地址范围N中的后续访问之前，访问被给予与第二处理器相关的较高优先级访问M。一旦这个访问完成，与第一处理器相关的访问被恢复，但是，在完成后续访问N+3之前，这必须再次利用较长的最初访问N+2开始。然后，在访问被再次恢复到具有N+4和N+5的第一处理器之前，所述第二处理器再次被具有较高优先级的访问M+1所中断。
因此，与地址范围N相关的猝发方式的有效使用被与较高优先级地址范围M相关的访问所阻止，和所述地址范围M本身不能利用猝发方式，即使是所述地址码M和M+1是连续的地址。因此，平均数据流量严重受到损害，达到对于来自每个处理器的每个访问的最大访问时间的最糟情况。
发明内容
本发明的一个目的是提供一种将一个或多个处理器经过单一总线判优器连接到外部存储器从而减少或克服某些上述问题的方法。
根据本发明的一个方面，本发明是通过如下安排实现的，即所述判优器识别与到所述存储器的每次访问相关的所述处理器或其它设备，所述存储器具有多个块读取寄存器，这些寄存器是根据与每次访问相关的所述处理器和其它设备的标识选择的。
因此，通过将与每个猝发方式访问相关的脉冲串数据保存在分离的块读取寄存器中，并根据在由所述判优器提交的每个访问中识别的所述处理器从每个寄存器中读出数据，所述存储器能够支持并行的多个猝发方式访问，
所述块读取寄存器的数量并不一定与处理器的数量相同。如果寄存器的数量少于处理器的数量，那么，所述判优器可以共享一个或多个特定处理器之间的块读取寄存器，当仅具有较少的硬件需求时，这是一种最佳的选择。
如果寄存器的数量多于处理器的数量，那么，所述判优器可以使用两个或多个寄存器去支持两个或多个地址码范围或来自单一处理器的数据段。作为一个例子，这将有效地分离在不同地址范围处连续发生的代码和数据访问。
根据本发明的另一方面，本发明的方法是经过单一的总线判优器将一个处理器或其它设备连接到一个外部存储器上，其中，所述判优器识别到所述存储器的每次访问的所述存储器地址码的范围，所述存储器具有多个块读取寄存器，这些寄存器是根据与每次访问相关的地址码范围的标识选择的。
附图说明
下面将参考附图并借助于例子对本发明进行描述，其中：
图1示出了在单一处理器和外部闪速存储器之间的常规猝发方式访问；
图2示出了两个处理器是如何经过总线判优器对外部闪速存储器进行访问的；
图3示出了本发明的一个实施例；
图4示出了在图3所示的实施例中，所述总线判优器是如何控制多个处理器对所述外部闪速存储器进行访问的。
具体实施方式
图3示出了一个片上系统ASIC，其中，插入了三个处理器核A、B和C以及一个总线判优器。总线判优器通过多端子接口I与外部闪速存储器设备F相连。所述闪速存储器设备F具有一个猝发方式访问机制和三个具有二进制编码选择系统的块读取寄存器R1、R2和R3，例如两根导线可以允许选择多达四个分离的块读取寄存器。
处理器A、B和C发送访问请求给总线判优器S，该判优器S根据经过接口I对闪速存储器进行给定访问中的预定优先级进行判优。总线判优器识别正在被给予访问的处理器并与闪速存储器设备进行通信，从而使处理器与被选择用于访问闪速存储器中的数据的特定块读取寄存器相关联。由此，在这个例子中，块读取寄存器R1、R2和R3中的每一个都可被选择来将闪速存储器的访问给予相应的处理器A、B和C。处理器的标识最好被二进制编码，并且例如可以使用在以字为基础的闪速设备中通常不用的A[0]地址信号。
由于闪速存储器能够支持猝发方式，块读取寄存器中的每一个都能够保持一个数据段，以支持在可能递增或递减的连续地址处的多个访问，在总线判优器的控制下，这些数据能够被从所述寄存器中读出并返回给各自的处理器。因此，经过接口传送的数据在不同块读取寄存器之间被交织，但这并不降低所述猝发方式访问的效率，这是由正被分离地存储在每个块读取寄存器中的数据保持的。因此，总线判优器S在预定优先级的基础上进行简单判优而不涉及通过中断猝发方式访问而引起的降低效率。
图4示出了两个处理器访问在分离的块读取寄存器中最初设置的各数据段的方式。一个数据段是由最初访问N设置的和另一个数据段是由最初访问M设置的，虽然数据段M中断数据段N，但后续的访问N+1到N+5和M+1都能够从被缩短的访问周期中获益。
很明显，如果判优器被连接到仅具有一个块读取寄存器的标准外部闪速存储器上，那么，对本发明的总线判优器的改变将不能避免它工作于标准模式下。
另外，虽然本发明已经针对访问闪速存储器进行了描述，但是，本发明同样可以访问外部RAM。
最后，虽然访问存储器的处理器或其它设备的标识可以是固定的，但是，本发明也可以根据可编程的地址范围将一个访问标识指定给一个设备。另外，也可以在系统需求的基础上动态改变标识分配。例如，请求访问的设备可以是一个直接存取存储器访问(DMA)模块，而不是处理器。

Claims (10)

1.一种包括多个数据设备和一个用于控制所述多个设备经过一个接口对外部存储器进行访问的总线判优器的装置，其特征是所述外部存储器包括一个或多个读寄存器，每个寄存器都被用于支持由一个相应的数据设备进行的猝发方式访问，所述判优器根据所述数据设备请求访问的标识选择将在一个最初访问段之后使用的所述读寄存器。
2.根据权利要求1所述的装置，其中，一个数据设备的所述标识是固定的。
3.根据权利要求1所述的装置，其中，一个数据设备的标识基于一个可编程的地址范围。
4.根据权利要求1所述的装置，其中，根据操作需求改变所述标识的分配。
5.根据在前权利要求中任一个所述的装置，其中，一个数据设备的所述标识是被二进制编码的。
6.根据在前权利要求中任一个所述的装置，其中，所述数据设备包括多个处理器或多个直接存储器存取模块。
7.根据在前权利要求中任一个所述的装置，其中，所述存储器包括闪速闪速存储器或RAM存储器。
8.一种经过一个总线判优器将多个数据设备连接到外部存储器从而支持由每个数据设备进行的猝发方式访问的方法，其特征是在所述存储器中提供有一个或多个读寄存器，每个寄存器被用于支持由相应数据设备进行的猝发方式访问，所述判优器根据所述数据设备请求访问的标识选择将在一个最初访问段之后使用的读寄存器。
9.一种实质上如这里结合图3和4所描述的装置。
10.一种实质上如这里结合图3和4所描述的方法。
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