ES2259718T3 - Interconexion de procesadores con memoria externa soportando modo rafaga. - Google Patents

Abstract

Aparato que comprende múltiples dispositivos de datos y un árbitro de bus que controla el acceso de los dispositivos a una memoria externa a través de una interfaz, caracterizado porque la memoria externa comprende múltiples registros de lectura, cada uno de los cuales está adaptado para soportar acceso en modo ráfaga de un dispositivo de datos correspondiente, con el árbitro seleccionando el registro de lectura que debe ser usado siguiendo una ráfaga de acceso inicial de acuerdo con la identidad del dispositivo de datos que está requiriendo acceso.

Description

Interconexión de procesadores con memoria externa soportando modo ráfaga.

La presente invención se refiere a la interconexión de uno o más dispositivos, como procesadores, con una memoria externa a través de un árbitro de un único bus.

De forma que se acelere el acceso a memoria de tipo FLASH, se ha desarrollado un modo de acceso paginado o modo ráfaga en el cual un acceso inicial incorpora múltiples y consecutivos códigos de dirección de memoria de forma que se lee un bloque de datos a un registro al cual posteriormente se accede mediante accesos secuenciales hasta que se ha accedido a la totalidad de los datos, momento en el que el proceso puede repetirse. Esto se describe en la patente US6216180. La ventaja del modo ráfaga es que cada acceso secuencial puede ser mucho más corto que el acceso inicial. Típicamente 30ns para 16 bits en comparación con 70ns para inicialmente acceder a un bloque de 128 bits. El acceso en modo ráfaga se ilustra en la Figura 1, en la que un acceso inicial tiene un código de dirección N y los subsiguientes accesos tienen códigos de dirección N+1, N+2 y N+3. Esta ráfaga de datos es seguida posteriormente por una segunda ráfaga de datos con códigos de dirección en el rango M.

El acceso en modo ráfaga hace uso del hecho que un procesador ejecuta código de una manera lineal para producir códigos de dirección consecutivos, de forma que una vez emitidos en un acceso inicial, esto no necesita ser repetido en accesos subsiguientes, que por lo tanto pueden ser más cortos. Sin embargo, se observa que si el procesador no accede a todos los datos en accesos subsiguientes, tal vez porque necesite datos ubicados en otras direcciones, entonces el beneficio de acceso rápido se reduce por accesos iniciales más frecuentes y largos.

Además, el uso compartido de una memoria de tipo FLASH usando acceso en modo de ráfaga entre múltiples procesadores presenta problemas que hacen su uso impráctico en algunas circunstancias. Por lo tanto, por ejemplo, múltiples procesadores embebidos en un ASIC accederían de forma beneficiosa a una memoria FLASH externa única a través de un árbitro de bus único que determina la prioridad de acceso entre los procesadores. El uso de una memoria FLASH única en vez de múltiples memorias, reduce costes, y el número de pines requeridos para la conexión de la interfaz entre el ASIC y la memoria se mantiene al mínimo. Sin embargo, si el acceso en modo ráfaga es usado para uno o más de los procesadores y el beneficio debe ser maximizado mediante la prevención de la interrupción de una ráfaga por otros procesadores, entonces la latencia de acceso de los otros procesadores se incrementa. Existe por tanto un compromiso entre el uso efectivo del acceso en modo ráfaga por un procesador y la latencia de acceso sufrida por los otros. Esto es exacerbado cuando procesadores individuales requieren una prioridad de acceso más alta, e interrumpen el acceso en modo ráfaga realizado por otros procesadores, sin usar de forma necesaria el acceso en modo ráfaga ellos mismos. Este problema se acentúa si los procesadores de mayor prioridad también requieren funcionar con una tasa MIPS (Millones de Instrucciones Por Segundo) mayor.

La figura 2 ilustra el acceso en modo ráfaga realizado por un primer procesador sobre un rango de direcciones N, el cual es interrumpido por accesos de mayor prioridad realizados desde un segundo procesador sobre un rango de direcciones M. El acceso inicial N es seguido por un acceso subsiguiente N+1, pero antes de que accesos subsiguientes en el rango de direcciones N puedan ser completados, se da el acceso al acceso de mayor prioridad M para el segundo procesador. Una vez este acceso se completa, el acceso se restaura para el primer procesador, pero éste debe empezar de nuevo con un acceso inicial más largo N+2 antes de que un acceso subsiguiente N+3 se complete. En ese momento, el segundo procesador interrumpe de nuevo con un acceso M+1 debido a su prioridad más alta, antes de que el acceso se restaure de nuevo para el primer procesador con N+4 y N+5. El uso efectivo del modo ráfaga para el rango de direcciones N se ve por lo tanto frustrado por los accesos para el rango de direcciones M de mayor prioridad, y el rango de direcciones M no puede por sí mismo hacer uso del modo ráfaga, aunque los códigos de dirección M y M+1 son direcciones consecutivas. El rendimiento de la tasa media de transferencia de datos se ve por tanto severamente comprometida, acercándose al peor caso de máximo de tiempo de acceso para cada acceso de cada procesador.

Un objeto de la presente invención es proporcionar un procedimiento de interconexión de uno o más procesadores con una memoria externa a través de un bus de árbitro único de forma que se reduzca o supere algunos de los problemas descritos anteriormente.

De acuerdo con un aspecto de la invención, esto se consigue haciendo que el árbitro identifique el procesador u otro dispositivo asociado con cada acceso a la memoria y que la memoria tenga múltiples registros de lectura en bloque que son seleccionados de acuerdo con la identidad del procesador u otro dispositivo asociado con cada acceso.

La memoria puede por tanto soportar múltiples accesos en modo ráfaga en paralelo manteniendo los datos de ráfaga asociados en un registro de lectura en bloque separado, y leyendo datos de cada registro según el procesador identificado en cada acceso emitido por el árbitro.

El número de registros de lectura en bloque no tiene que ser necesariamente igual al número de procesadores. Si hay menos registros que procesadores, entonces el árbitro puede compartir uno o más de los registros de lectura en bloque entre procesadores particulares que son preferentemente seleccionados por tener menores requerimientos de ancho de banda. Si hay más registros que procesadores, entonces el árbitro puede hacer uso de dos o más registros para soportar dos o más rangos de códigos dirección o ráfagas de datos de un único procesador. Como ejemplo, esto podría separar de forma efectiva accesos de código y datos donde estos ocurren de forma contigua en diferentes rangos de direcciones.

De acuerdo con otro aspecto, la invención consiste en un procedimiento de interconexión de un procesador u otro dispositivo con una memoria externa a través de un bus de árbitro único, en el cual el árbitro identifica un rango de códigos de dirección de memoria para cada acceso a la memoria, y la memoria tiene múltiples registros de lectura en bloque que son seleccionados de acuerdo con la identidad del rango de códigos de dirección asociados con cada acceso.

La invención será ahora descrita mediante ejemplos con referencia a los dibujos adjuntos, en los cuales:

La Figura 1 ilustra un acceso en modo ráfaga normal entre un único procesador y una memoria FLASH externa.

La Figura 2 muestra cómo dos procesadores podrían acceder a una memoria FLASH externa a través de un árbitro de bus.

La Figura 3 es un diagrama esquemático de una forma de realización de la invención.

La Figura 4 muestra como el árbitro de bus controla los accesos de los múltiples procesadores a la memoria FLASH externa en la forma de realización de la Figura 3.

La Figura 3 muestra un ASIC "System-on-chip" (Sistema en chip) que incorpora tres núcleos de procesador A, B y C y un árbitro de bus. El árbitro de bus está conectado a través de una interfaz de múltiples pines I con un dispositivo de memoria FLASH externo F. El dispositivo de memoria FLASH F incorpora un mecanismo de acceso en modo ráfaga y tres registros de lectura en bloque R1, R2 y R3 con un sistema de selección codificado en binario, por ejemplo dos hilos permitirían la selección de hasta cuatro registros de lectura en bloque separados.

Los procesadores A, B y C envían peticiones de acceso al árbitro de bus S, quien arbitra de acuerdo con las prioridades predeterminadas en la concesión de acceso a la memoria FLASH F a través de la interfaz I. El árbitro de bus identifica el procesador al que se está dando acceso y esto es comunicado al dispositivo de memoria FLASH de forma que el procesador se asocie con el registro de lectura en bloque particular seleccionado para acceder a datos en la memoria FLASH. Por lo tanto, en este ejemplo, cada uno de los registros de lectura en bloque R1, R2 y R3 podría ser seleccionado para dar acceso a la memoria FLASH al correspondiente procesador A, B y C. La identidad de los procesadores se codifica preferiblemente en binario, y podría por ejemplo usar la señal de direccionamiento A[0], que normalmente no se usa en dispositivos FLASH basados en palabras.

Debido a que la memoria FLASH puede soportar acceso en modo ráfaga, cada uno de los registros de lectura en bloque puede contener una ráfaga de datos para soportar múltiples accesos en direcciones consecutivas que pueden ser incrementadas o disminuidas. Estos datos pueden ser leídos de los registros y devueltos a los respectivos procesadores bajo el control del árbitro del bus. Por lo tanto, los datos que pasan a través de la interfaz se ven entrelazados mediante los diferentes registros de lectura en bloque, pero esto no va en detrimento de la eficiencia del acceso en modo ráfaga, que se preserva mediante el almacenamiento separado de los datos en cada registro de lectura en bloque. El árbitro de bus S, por lo tanto, simplemente arbitra sobre la base de prioridades predeterminadas, sin tener que estar reduciendo la eficiencia por interrumpir el acceso en modo ráfaga.

La manera en que dos procesadores acceden a sus respectivas ráfagas de datos que inicialmente están configuradas en registros de lectura en bloque separados se muestra en la Figura 4. Una de las ráfagas de datos se configura mediante un acceso inicial N y la otra mediante un acceso inicial M, y aunque la ráfaga de datos M interrumpe la ráfaga de datos N, todos los accesos subsiguientes N+1 a N+5 y M+1 se benefician de ser de acceso cortos.

Se apreciará que los cambios en el árbitro del bus que se hacen de acuerdo con la invención, no prevendrán que este opere en el modo estándar si es conectado a una memoria FLASH externa estándar con un único registro de lectura en bloque.

También se apreciará que, aunque la invención se ha descrito en relación con el acceso a una memoria de tipo FLASH, es de igual forma aplicable para acceder a memoria externa RAM.

Finalmente, aunque la identidad de un procesador u otro dispositivo que acceda a la memoria puede ser fija, también es posible asignar una identidad de acceso a un dispositivo basada en un rango de direcciones programable. Además, la asignación de identidades puede ser cambiada de forma dinámica según requerimientos del sistema. Por ejemplo, en vez de un procesador el dispositivo que requiere acceso podría ser un modulo de Acceso Directo a Memoria (DMA).

Claims (8)

1. Aparato que comprende múltiples dispositivos de datos y un árbitro de bus que controla el acceso de los dispositivos a una memoria externa a través de una interfaz, caracterizado porque la memoria externa comprende múltiples registros de lectura, cada uno de los cuales está adaptado para soportar acceso en modo ráfaga de un dispositivo de datos correspondiente, con el árbitro seleccionando el registro de lectura que debe ser usado siguiendo una ráfaga de acceso inicial de acuerdo con la identidad del dispositivo de datos que está requiriendo acceso.

2. Aparato como se reivindica en la reivindicación 1 en el cual la identidad del dispositivo de datos es fija.

3. Aparato como se reivindica en la reivindicación 1 en el cual la identidad de un dispositivo de datos está basada en un rango de direcciones programable.

4. Aparato como se reivindica en la reivindicación 1 en el cual la asignación de identidades se cambia de forma de dinámica según requisitos de operación.

5. Aparato como se reivindica en una cualquiera de las reivindicaciones anteriores en el cual la identidad de un dispositivo de datos se codifica en binario.

6. Aparato como se reivindica en cualquiera de las reivindicaciones anteriores en el cual los dispositivos de datos comprenden procesadores o módulos de Acceso Directo a Memoria.

7. Aparato como se reivindica en una cualquiera de las reivindicaciones anteriores en el cual la memoria comprende una memoria de tipo FLASH o una memoria de tipo RAM.

8. Un procedimiento de interconexión de múltiples dispositivos de datos a través de un árbitro de bus con una memoria externa para soportar acceso en modo ráfaga de cada dispositivo de datos, caracterizado porque se proporcionan múltiples registros de lectura en la memoria, cada uno de los cuales se usa para soportar acceso en modo ráfaga de un dispositivo de datos correspondiente, con el árbitro seleccionando el registro de lectura que debe ser usado siguiendo una ráfaga de acceso inicial de acuerdo con la identidad del dispositivo de datos que requiere el acceso.