KR100680454B1 - 청크 할당을 통해 디인터리버 메모리 요구를 감소시키기 위한 시스템 및 방법 - Google Patents

청크 할당을 통해 디인터리버 메모리 요구를 감소시키기 위한 시스템 및 방법 Download PDF

Info

Publication number
KR100680454B1
KR100680454B1 KR1020017005723A KR20017005723A KR100680454B1 KR 100680454 B1 KR100680454 B1 KR 100680454B1 KR 1020017005723 A KR1020017005723 A KR 1020017005723A KR 20017005723 A KR20017005723 A KR 20017005723A KR 100680454 B1 KR100680454 B1 KR 100680454B1
Authority
KR
South Korea
Prior art keywords
symbols
channels
chunks
received
buffer
Prior art date
Application number
KR1020017005723A
Other languages
English (en)
Other versions
KR20010080951A (ko
Inventor
데이비드 한스퀸
Original Assignee
콸콤 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 콸콤 인코포레이티드 filed Critical 콸콤 인코포레이티드
Publication of KR20010080951A publication Critical patent/KR20010080951A/ko
Application granted granted Critical
Publication of KR100680454B1 publication Critical patent/KR100680454B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2782—Interleaver implementations, which reduce the amount of required interleaving memory
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2782—Interleaver implementations, which reduce the amount of required interleaving memory
    • H03M13/2785—Interleaver using in-place interleaving, i.e. writing to and reading from the memory is performed at the same memory location

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Error Detection And Correction (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)

Abstract

복수의 채널에 대한 심볼들을 버퍼내에 포함된 청크에 수신하기 위한 음성 및 데이터 통신 시스템 및 방법에 관한 것으로, 상기 각 청크는 복수의 채널중 대응 채널에만 대한 심볼을 유지한다. 완전 프레임이 수신되고 디코딩되면, 디코딩된 심볼을 유지하는 청크는 이용가능하게 되어 새로 도달한 프레임에 포함된 새로 도달한 실볼의 수신을 위해 사용되어진다.

Description

청크 할당을 통해 디인터리버 메모리 요구를 감소시키기 위한 시스템 및 방법{A SYSTEM AND METHOD FOR REDUCING DEINTERLEAVER MEMORY REQUIREMENTS THROUGH CHUNK ALLOCATION}
본 발명은 음성 및 데이터 통신에 관한 것이다. 특히, 본 발명은 복수의 채널을 통해 수신된 심볼들을 디인터리빙하고 디코딩하는 것에 관한 것이다.
주기적인 심볼 스트림은 디인터리버에 의해 수신되고 수신된 심볼들을 처리하는 디코더로 출력된다. 디인터리버가 프레임 주기 동안 수신된 n 심볼들을 디인터리빙할 경우, n 심볼들은 디코더에 의해 처리되기 전에 디인터리버에 의해 수신될 필요가 있다. 전형적인 비트-반전 디인터리버는 n 심볼들을 취하여 그것들을 행 단위로 2차원 테이블로 기록하며, n 심볼들을 열 단위로 판독한다. 그 결과, 디코더가 순서대로 디인터리빙된 심볼들에 대해 동작할 필요가 있을 경우, 디인터리버는 통상적으로 거의 모든 n 심볼들이 수신되었을 때까지 대기하여야 한다. 그러므로, 실질적으로, 주기적인 심볼 스트림은 한 장소에서 버퍼링되어야 하며, n 심볼들이 수신되었을 때 디코더에 제공되어야 한다.
디코더가 n 심볼의 버퍼를 처리하는 동안, 더 많은 심볼들이 디인터리버에 의해 수신되어진다. 그러므로, 디코더에 의해 아직 처리되지 않은 심볼들이 오버라이팅될 가능성이 존재한다. 공지된 시스템들은 수신된 심볼들을 이중-버퍼링함으로써 이 문제를 해결한다.
도1은 프레임 주기 동안 수신된 심볼을 디인터리빙하고 디코딩하기 위한 공지된 시스템에서의 제1 버퍼(10) 및 제2 버퍼(20)를 도시하며, n 심볼은 각 프레임 주기 동안 수신된다. 각 버퍼는 n 심볼까지 저장할 수 있다. 심볼이 디인터리버(15)로부터 먼저 수신될 경우, n 심볼이 예를 들면 제1 버퍼(10)에 저장된다. n 심볼이 수신된 후에, 제1 버퍼(10)에서의 n 심볼은 디코더(30)에 의해 처리된다. 그러나, 디코더(30)가 n 심볼을 디코딩하는 동안, 심볼 스트림은 디인터리버에 의해 계속 수신되어진다. 디코더가 처리를 완료하기 전에 심볼이 제1 버퍼(10)에 저장될 경우, 이전에 수신된 심볼은 처리되기 전에 오버라이팅된다. 이러한 상황이 발생하는 것을 방지하기 위하여, 공지된 시스템은 디코더가 버퍼(10)에 있는 n 심볼들을 처리하는 동안 n 심볼을 수신하기 위하여 제2 버퍼(20)를 할당함으로써 이 문제를 해결한다. 디코딩 처리는 디인터리버로부터 심볼을 수신하는 처리보다 더 빠르기 때문에, n 심볼이 수신되어 버퍼(20)에 저장될 때까지는 디코더는 다시 이용가능하고 버퍼(20)의 심볼은 디코더에 의해 처리될 수 있는 반면 버퍼(10)는 n 심볼의 다른 스트림을 수신하기 위해 재할당된다.
본 발명은 디인터리버로부터 심볼을 수신 및 저장하고 수신된 심볼을 디코딩하기 위한 새로운 시스템을 제공한다. 이 시스템은 심볼이 프레임 주기 동안 복수의 채널로부터 수신될 때, 복수의 채널에 대한 이전의 프레임 주기 동안 수신된 심볼은 디코딩될 수 있도록, 수신된 심볼을 유지하기 위한 메모리를 할당하며, 그것에 의해 디코딩된 심볼을 유지하는 메모리가 이용가능하게(free up) 되어 새로운 심볼의 수신을 위해 재할당된다. 시스템은 종래의 이중-버퍼링 시스템보다 작은 버퍼 공간을 필요로 한다.
상기 시스템은 제어회로를 포함하는데, 상기 제어회로는,
적어도 4 비트를 포함하며, 제1 미리 결정된 시간 간격마다 증가되도록 배열된 카운터;
상기 카운터의 적어도 4 비트중 적어도 3 비트를 수신하도록 배열된 레지스터 - 상기 카운터의 적어도 3 비트는 특정 프레임 주기를 지시하며, 상기 레지스터는 제2 미리 결정된 시간 주기마다 상기 적어도 3 비트를 수신하기 위해 인에이블되고, 상기 제2 미리 결정된 시간 주기는 상기 제1 미리 결정된 시간 주기보다 더 큼 -;
상기 레지스터로부터의 상기 적어도 3 비트, 상기 디코더에 의해 판독되는 채널 수의 적어도 일부의 지시를 제공하도록 배열된 RD-채널 지시기, 및 심볼 프레임의 제1 또는 제2 절반부가 판독되어야 하는지 여부의 지시를 제공하도록 배열되는 상기 디코더로부터의 RD-제2 절반 지시기를 수신하도록 배열된 제1 연결부;
상기 제1 미리 결정된 시간 주기 각각 동안 상기 카운터로부터의 상기 적어도 4 비트, 및 수신될 적어도 하나의 채널에 대응하는 채널 수의 지시를 제공하도록 배열된 WR-채널 지시기를 수신하도록 배열된 제2 연결부; 및
상기 제1 및 제2 연결부로부터의 출력을 수신하도록 배열된 멀티플렉서를 포함하며, 상기 멀티플렉서는 상기 멀티플렉서에 제공된 신호를 기초로하여 상기 제1 및 제2 연결부로부터 수신되는 출력중 하나를 출력으로서 선택하도록 배열된다.
시스템에 사용될 수 있는 또 다른 제어회로를 포함할 수 있는데, 상기 제어회로는,
적어도 4 비트를 포함하며, 제1 미리 결정된 시간 간격마다 증가되도록 배열된 카운터;
상기 카운터의 적어도 4 비트중 적어도 3 비트를 수신하도록 배열된 1단위 감산(subtract-by-1) 블록 - 상기 카운터의 적어도 3 비트는 특정 프레임 주기를 지시함 -;
상기 1단위 감산 블록으로부터의 출력, 상기 디코더에 의해 판독되는 채널 수의 적어도 일부의 지시를 제공하도록 배열된 RD 채널 지시기, 및 심볼 프레임의 제1 또는 제2 절반이 판독되는지 여부에 대한 지시를 제공하도록 배열되는 상기 디코더로부터의 RD-제2 절반 지시기를 수신하도록 배열된 제1 연결부;
상기 제1 미리 결정된 시간 주기 각각 동안에 상기 카운터로부터의 적어도 4 비트를 수신하고, 수신될 적어도 한 채널에 대응하는 채널 수의 지시를 제공하도록 배열된 WR-채널 지시기를 수신하도록 배열된 제2 연결부; 및
상기 제1 및 제2 연결부로부터의 출력을 수신하도록 배열된 멀티플렉서를 포함한다. 상기 멀티플렉서는 상기 멀티플렉서에 제공된 신호를 기초로하여 상기 제1 및 제2 연결부로부터 수신된 출력들중 하나를 출력으로서 선택하도록 배열된다.
도 1은 디인터리버 심볼의 수신을 위한 이중-버퍼링 시스템을 도시한다.
도 2는 심볼 프레임의 수신 및 디코딩을 위한 보다 작은 메모리를 필요로하는, 디인터리버로부터의 심볼 수신을 위한 시스템을 도시한다.
도 3은 디인터리버를 통해 8 채널에 대한 심볼의 프레임을 수신하는 본 발명의 실시예를 도시한다.
도 4는 심볼이 버퍼내의 청크에 저장되는, 버퍼내로의 심볼 수신을 위한 시스템을 도시한다.
도 5는 각각 4개의 청크로 분할되는 6개 버퍼내에 심볼을 수신하는 바람직한 실시예를 도시한다.
도 6은 도7에 도시되는 방식을 실시하기 위한 하드웨어의 예를 도시한다.
도 7은 심볼이 복수의 프레임을 통해 복수의 채널에 대해 수신될 때 버퍼 할당의 일 예를 도시한다.
심볼은 시간 프레임 또는 간단하게 프레임 동안에 수신된다. 예를 들면, 프레임 동안 20ms마다 디인터리버(17)로부터 n 심볼을 수신하는 시스템을 고려하자. 이 시스템은 한 프레임 동안 수신된 심볼을 디코딩하는데 10ms가 소모되는 디코더(30)를 갖는다. 도2에 설명되는 바와 같이, 완전한 제1 심볼 프레임이 예를 들면 n 심볼을 저장할 수 있는 버퍼(12)내에 수신된 후에, 디코더는 완전한 프레임을 처리할 수 있다. 디코더가 버퍼(12)에 저장된 심볼을 디코딩하는 10ms 동안, 다음 프레임의 n/2 심볼이 수신된다. 이들 n/2 심볼은 n/2 심볼을 저장하는 능력을 가지는 제2 버퍼(22)에 저장될 수 있다. 상기 프레임의 나머지 n/2 심볼은 버퍼(12)의 제1 또는 제2 절반부에 저장될 수 있다. 이것은 버퍼(12)의 내용이 바로 디코딩되고 더이상 세이브될 필요가 없기 때문에 행해질 수 있다. 그러므로, 시스템은 n 심볼의 1.5 프레임을 저장할 수 있는 버퍼와 동작할 수 있다. 이것은 이중-버퍼링을 수행하는 공지된 시스템보다 25% 개선된다.
디코더 처리 시간이 상기 예와 다를 경우, 저장 요건은 변화한다. 예를 들면, 심볼의 프레임이 20ms 마다 수신되고 디코더 처리 시간이 15ms인 시스템에서는, 디코더가 n 심볼의 수신된 프레임을 처리하는 동안, 15/20* n 또는 0.75*n 심볼이 수신된다. 이들은 0.75*n 심볼의 용량을 가지는 제2 버퍼내에 수신될 수 있다. 이 예에서, 버퍼 공간의 감소는 이중-버퍼링을 수행하는 종래의 시스템보다 단지 12.5% 정도이다.
이제 동시에 수신되고 어쩌면 연속해서 디코더에 의해 개별적으로 처리되는 x 심볼 채널을 가지는 시스템을 고려하자. 예를 들면, 도3에 도시된 바와 같이, 8개의 상이한 채널로부터의 8 심볼 스트림이 개별적으로 디인터리버(40)내로 스트로빙되고 버퍼(60)로서 총괄하여 표기된 버퍼들에 의해 버퍼링되지만, 단일 디코더(30)가 모든 8 스트림을 순차로 처리하는데 사용되는 경우에, 프레임이 20ms인 것을 가정하면, 디코더는 20/8=2.5ms 이하의 프레임 동안 수신된 8 스트림의 각각의 처리를 완료하여야 한다. 따라서, 제1 프레임 동안, 8* n 심볼은 수신되어 8 버퍼에 저장되고 각 버퍼는 n 심볼을 저장한다. 이것은 예를 들면 도4의 버퍼(B1-B8)일 수 있다. 버퍼(B1)는 채널1에 대한 심볼을 저장하고, B2는 채널2에 대하여, B3는 채널3에 대한 심볼 각각을 저장한다. 디코더가 제1 채널을 처리하는 동안, n/8 심볼은 각 채널에 대해 수신되고, 이는 9번째 버퍼 예를 들면 사이즈 n의 버퍼(B9)에 저장될 수 있다. 그러나, 디코더가 한 채널에 대한 한 심볼 프레임의 처리를 완료하였기 때문에, 버퍼(B1)에서의 n 메모리 장소들이 이용가능하게 되고 디코더가 다음 채널을 처리하는 동안 n 심볼을 수신하는데 사용될 수 있다. 디코더가 제2 채널을 처리하는 동안, n/8 심볼이 각 채널에 대해 수신되고 예를 들면 버퍼(B1)에 저장된다. 디코더가 8 심볼 채널로 종료되고 B8에 저장되면, 버퍼(B1-B7 및 B9)는 채워진다. 그러나, 각 버퍼는 단일 채널의 심볼을 포함하지 않는다. 채널이 n/8 심볼 사이즈 피스 또는 청크에 수신되기 때문에, 채널에 대한 데이터는 8개의 청크에 포함되고 8 버퍼에 걸쳐 확산된다. 그러므로, 이 점에서, 버퍼(B1-B7 및 B9)의 각각은 8 채널의 각각에 대한 심볼을 포함하며, 각 채널의 심볼은 각 버퍼의 8 청크중 하나에 저장된다. 디코더가 채널을 처리할 때, 새로운 심볼이 수신되어 그들이 이용가능하게 될 때 청크내에 저장된다. 이 시나리오를 이용하여, 이중 버퍼링을 이용할 때 필요로하는 16* n 대신에, 저장하기 위한 9 * n 심볼을 버퍼링할 필요가 있으며, 그로 인해 이중 버퍼링 시스템보다 메모리를 43.75%만큼 덜 필요로 한다. 여기에서 어려움은 시스템이 9*8 즉 72개의 버퍼를 실제로 유지한다는 점이다.
"자원 할당기"는 심볼 저장을 위해 사용되는 청크를 할당하는데 사용될 수 있다. 디코더가 심볼의 처리(채널마다 또는 청크마다)를 완료하였을 때, 디코딩된 심볼을 저장하는 청크가 이용가능하게 될 수 있으며, 그것에 의해 그들은 자원 할당기에 의해 재사용될 수 있다. 시스템이 x 채널과 프레임마다 채널당 n 심볼을 사용할 경우, 메모리의 x*(x+1) 청크가 이용가능하여야 한다. 자원 할당기는 x*(x+1) 비트 맵을 사용할 수 있으며, 0으로 된 각 비트는 대응하는 이용가능한 청크를 지시하며, 1로 된 각 비트는 대응하는 사용된 청크를 지시한다. 그러므로, 청크가 할당될 때마다, 제1 프리 청크가 제공되고 비트 맵에서 그것의 대응 비트가 설정된다. 청크가 이용가능하게 될 때마다, 비트 맵에서의 그것의 대응 비트는 0으로 리셋된다.
바람직한 실시예는 알로 있는 표준인 IS95B를 지원한다. IS95B는 "이중-모드 광역 확산 스펙트럼 셀룰러 시스템용 TR45 이동국-기지국 호환가능 표준"(Ballot Version, TIA/EIA-95로서 공지된 TIA/EIA/SP-3693, 1997. 11. 18)에 개시되어 있으며 여기에 참조로 통합되어 있다.
이 실시예는 하나의 기본 채널과 7개의 보충 채널을 포함한다. 기본 채널은 보충 채널의 각각보다 디코딩이 더 길게 걸린다. 프레임당 384 심볼로 이루어진 최대 8 채널이 디인터리버에 의해 수신된다. 그러므로, 간단함을 위해, 384 심볼들이 프레임 동안 각 채널에 대해 수신되는 것을 가정한다.
각 디코딩된 채널은 384 심볼을 위한 저장 공간이 이용가능(free up)하다. 청크 사이즈가 192 심볼이고 버퍼 사이즈가 4개의 청크일 경우, 4개의 버퍼 또는 16 청크가 하나의 심볼 프레임의 8 채널을 저장하는데 필요하다. 기본 채널을 디코딩하는 동안, 데이터는 8개의 부가 청크로 저장될 수 있으나, 두개의 청크가 채널을 디코딩한 후에 이용가능하게 된다. 이 방식은 4,608 심볼을 저장하기에 충분한 메모리의 24 청크를 필요로한다. 요구되는 버퍼의 실제 수는 6개며, 각각은 도5에 도시한 바와 같이 4개의 청크를 가진다.
도 7은 상기 방식을 이용하여 버퍼가 어떻게 할당되는지를 설명하는데 도움을 준다. 상기한 바와 같이, 각 버퍼는 4개의 청크로 분할되며, 각각은 192 심볼 용량을 가진다. 먼저, 프레임 0의 제1 절반부, 채널 0-3, 및 4-7이 버퍼(B0' 및 B1')내에 각각 수신된다. 즉, 프레임0의 제1 절반부, 채널0-3은 버퍼(B0')의 4개의 청크에 각각 저장되고 프레임0의 제1 절반부, 채널4-7은 버퍼(B1')의 4개의 청크에 각각 저장된다.
다음, 프레임0의 제2 절반부, 채널0-3은 버퍼(B2')의 4개의 청크에 각각 저장되고, 프레임0의 제2 절반부, 채널 4-7은 버퍼(B3')의 4개의 청크에 각각 저장된다. 심볼 프레임이 완전히 수신된 후에 상기 심볼 프레임이 디코딩될 수 있다. 그러므로, 프레임1이 수신되었을 때, 프레임1의 제1 절반부, 채널0-3 및 4-7은 버퍼(b4' 및 b5')에 각각 저장되는 반면, 프레임 0, 채널0-3은 디코딩되어 버퍼(B0', B2')가 이용가능하게(free up) 된다. 프레임1의 제2 절반부가 수신되었을 때, 채널0-3의 제2 절반부가 새롭게 이용가능한 버퍼(B0')에 저장되고, 채널4-7의 제2 절반부가 새롭게 이용가능한 버퍼(B2')에 저장된다. 반면에, 프레임0의 제1 및 제2 절반부가 디코딩되어, 버퍼(B1' 및 B3')가 이용가능하게 된다.
프레임 2동안, 채널 0-3 및 4-7에 대한 제1 절반 심볼 프레임은 버퍼(B1' 및 B3')에 각각 저장되는 반면, 프레임1의 제1 및 제2 절반부, 채널 0-3이 디코딩되어 버퍼(B0', B4')가 이용가능하게 된다. 다음, 프레임2의 제2 절반부, 채널 0-3 및 4-7은 버퍼(B4, B0)에 각각 수신되는 반면, 프레임1, 채널4-7은 디코딩되어 버퍼(B2', B5')가 이용가능하게 된다.
프레임3의 제1 절반부, 채널 0-3 및 4-7이 수신되면, 그들은 버퍼(B5',B2')에 각각 저장되고, 프레임2, 채널0-3은 디코딩되어 버퍼(B1', B4')가 이용가능하게 된다. 프레임3의 제2 절반부, 채널0-3 및 4-7이 수신될 경우, 그들은 각각 버퍼(B1', B4')에 저장되는 반면, 프레임2, 채널 4-7은 디코딩되어 버퍼(B0', B3')가 이용가능하게 된다.
프레임4의 제1 절반부, 채널0-3 및 4-7이 수신되면, 그들은 버퍼(B3', B0')에 각각 저장되는 반면, 프레임3, 채널 0-3은 디코딩되어, 버퍼(B1', B5')가 이용가능하게된다. 프레임4의 제2 절반부, 채널0-3 및 4-7이 수신되면, 그들은 각각 버퍼(B5', B1')에 저장되는 반면, 프레임3, 채널4-7은 디코딩되어 버퍼(B2', B4')가 이용가능하게 된다.
프레임 5의 제1 절반부, 채널0-3 및 4-7이 수신되면, 그들은 각각 버퍼(B2', B4')에 저장되는 반면, 프레임4, 채널0-3은 디코딩되어 버퍼(B3',B5')가 이용가능하게 된다. 프레임5의 제2 절반부, 채널0-3 및 4-7이 수신되면, 그들은 각각 버퍼(b3', b5')에 저장되는 반면, 프레임4, 채널4-7은 디코딩되어 버퍼(B0', B1')가 이용가능하게 된다.
프레임6의 제1 절반부, 채널0-3 및 4-7이 수신되면, 그들은 각각 버퍼(B0', B1')에 저장되는 반면, 프레임5, 채널0-3은 디코딩되어 버퍼(B2', B3')가 이용가능하게 된다. 프레임6의 제2 절반부, 채널0-3 및 4-7이 수신되면, 그들은 각각 버퍼(B2', B3')에 저장되는 반면, 프레임5, 채널4-7은 디코딩되어 버퍼(B4', B5')가 이용가능하게 된다. 프레임6에 대한 버퍼 할당 패턴은 프레임6의 패턴이 이전 데이터 프레임이 수신되었다고 가정하는 것을 제외하고는 프레임0에 대한 패턴의 반복이다.
도7에서 알 수 있는 바와 같이, 예를 들면 10ms마다 증가되는 4비트 카운터를 유지할 경우 그리고 심볼이 채널0-3 또는 4-7에 대한 것인지를 아는 경우 어디에 있는 어느 버퍼가 심볼을 저장하는지를 용이하게 결정할 수 있다.
이와 유사하게, 도7에서 알 수 있는 바와 같이, 예를 들면 10ms마다 증가되는 4비트 카운터를 유지할 경우, 심볼이 채널0-3에 대한 것인지 아니면 채널4-7에 대한 것인지를 알 경우, 그리고 채널 세트에 대한 프레임의 제1 또는 제2 절반부를 판독할 수 있는지를 알 경우 어느 버퍼가 디코더에 의해 판독되어야 하는지를 용이하게 결정할 수 있다.
상기한 바와 같이, 판독 또는 기록 동작이 수행되든지, 그리고 제1 또는 제2 절반 프레임이 버퍼내에 수신되거나 또는 버퍼로부터 판독되든지 간에, 채널 세트(0-3 또는 4-7)를 아는 것을 기초로하여 어느 버퍼를 판독 또는 기록하는지를 용이하게 결정할 수 있다. 당업자는 메모리 장치에서 도7을 어떻게 나타내는지 그리고 어느 버퍼가 상기 입력들을 기초로하여 액세스하는지의 지시를 어떻게 제공하는지 알 수 있을 것이다.
도6은 어느 버퍼가 심볼의 절반부 프레임을 저장하고 판독하는지 결정하는데 필요한 상기 정보를 제공하는 하드웨어의 일 예이다. 예를 들면, 카운터(71)는 4 비트 모듈로-12 카운터이다. 인에이블 신호는 절반 프레임 시간 주기마다 카운터(71)가 증가하도록 10ms 마다 설정된다. 그러므로, 카운터(71)는 0-11의 범위 내에서 10ms 마다 증가한다. 카운터(71)의 세개의 최상위 비트는 카운터(71)가 증가되기 바로 전에 20ms 마다 레지스터(73)내에 래치된다. 그러므로, 레지스터(73)는 이전 프레임 번호를 유지한다.
연결부(95)는 프레임 번호를 지시하는 레지스터(73)의 3 비트 출력을 수신한다. RD-채널은 디코딩되는 채널을 유지하기 위하여 디코더에 의해 사용된 카운터(도시하지 않음)로부터의 1비트 신호이다. RD-채널이 0일 때, 채널0-3이 지시되고, 그렇지 않을 경우에는 채널 4-7이 지시된다. RD-제2 절반부는 심볼의 프레임의 제1 또는 제2 절반부가 판독되는지를 지시하는 디코더로부터의 1비트 신호이다. 연결부(95)는 3개 입력을 수신하고 멀티플렉서(75)에 입력되는 5비트 출력에 그들을 연결시킨다. 멀티플렉서(75)에 공급된 READ 신호가 1일 경우, 연결부(95)의 출력은 멀티플렉서(75)로부터 출력된다.
연결부(93)는 카운터(71)로부터 4비트 신호를 수신한다. 1비트 신호 WR-채널은 연결부(93)에 입력되어 저장될 정보가 채널0-3(값0) 또는 채널 4-7(값1)에 속하는지를 지시한다. WR-채널은 3비트 채널 ID 번호의 최상위 비트로부터 유도된다. 두개의 신호는 연결부(93)에 의해 연결되고 5비트 신호로서 멀티플렉서(75)로 출력된다. 멀티플렉서(75)는 READ 신호가 0일 경우 5비트 신호를 출력한다.
알 수 있는 바와 같이, READ가 로우이면 버퍼로의 기록동작을 버퍼내에 지시하고, 카운터(71)가 0011이고 WR-채널이 하이이거나 1일 경우, 연결부(93)의 출력은 프레임1, 제2 절반부 프레임, 및 채널 세트 4-7을 지시한다. 그러므로 프레임1에서 채널 4-7에 대한 심볼의 제2 절반부 프레임이 버퍼2'에 저장되는 것이 결정될 수 있다(도 7 참조).
이와 유사하게, 레지스터(73)가 값 001을 갖는다고 가정하면, RD-제2 절반부는 하이이거나 1이고 READ는 하이이어서 판독 동작을 지시하며, RD-채널은 하이이다. 연결부(95)의 출력은 프레임1, 제2 절반부, 및 채널 세트4-7을 지시한다. 버퍼(3')가 판독되는 것이 용이하게 결정될 수 있다.
바람직하게, 도6의 레지스터(73)는 "1단위 감산(subtract-by-1)" 블록이다. 이 바람직한 실시예에서, 카운터(71)의 상위 3개 비트는 "1단위 감산(subtract-by-1)" 블록에 들어가고 "1단위 감산(subtract-by-1)" 블록의 출력은 1 이하의 입력값이다. 그러나, 카운터(71)의 상위 3개 비트가 0 내지 5 범위이기 때문에, "1단위 감산(subtract-by-1)" 블록의 출력은 -1 내지 4의 범위라는 것을 아는 것이 중요하다. 그러므로, "1단위 감산(subtract-by-1)" 블록에서 값 -1은 값5로 매핑되어야 한다. 그렇지 않으면 이 변형 실시예는 도6에 도시된 것과 동일하다.
본 발명이 가장 실제적이고 바람직한 실시예로 간주된 것과 관련하여 기술되었지만, 본 발명이 개시된 실시예에 한정되는 것은 아니며, 그와 반대로, 첨부된 청구범위의 정신 및 범위내에 포함된 다양한 변형 및 등가 장치를 커버하도록 의도되었다는 것이 이해될 것이다. 더욱이, 본 발명이 심볼을 저장하기 위해 버퍼를 사용하였지만, 버퍼는 단일 메모리 또는 다수의 메모리들의 부분일 수 있다. 그외 에도, 버퍼는 적어도 하나의 디인터리버내에 또는 디인터리버로부터 별로도 하나이상의 메모리에 포함될 수 있다.

Claims (24)

  1. 적어도 하나의 디인터리버 및 디코더를 포함하며 복수의 채널에 대한 복수의 심볼을 수신하도록 구성되고 배열되어 있는 시스템에서 메모리 요구를 감소시키기 위한 방법으로서,
    메모리내의 복수의 버퍼들이 상기 심볼들을 수신하는데 이용가능하도록 하는 단계 - 상기 버퍼 각각은 복수의 청크를 포함하고, 상기 각각의 청크는 최소 n/x개의 장소들을 갖는데, 상기 n은 한 프레임 주기의 심볼 수를 나타내고, x는 채널들의 수를 나타냄 -;
    상기 복수의 채널들 중 적어도 일부에 대한 상기 프레임 주기로부터의 상기 심볼들 중 적어도 일부를 수신하고 상기 청크중 대응 청크들에 저장하는 단계 - 상기 청크들 중 대응하는 청크들 각각은 상기 채널들 중 대응 채널만의 심볼들을 저장함 - ;
    상기 심볼들이 상기 프레임 주기중 완전 주기 동안 상기 청크에 저장된 후에 상기 복수의 채널들 중 적어도 일부에 대한 프레임 주기 동안 수신된 상기 심볼들을 디코딩하는 단계; 및
    디코딩된 상기 심볼들을 저장하는 상기 청크가 부가 심볼들을 수신하는데 이용가능하도록 하는 단계를 포함하는 메모리 요구 감소 방법.
  2. 제 1항에 있어서, 상기 채널들에 대한 수신된 심볼들을 저장하기 위한 상기 버퍼의 전체 용량은 상기 모든 채널에 대한 상기 심볼들의 프레임 주기들중 두개의 완전 주기들을 저장하는데 필요한 상기 버퍼의 전체 용량보다 작은 것을 특징으로 하는 메모리 요구 감소 방법.
  3. 제 1항에 있어서, 상기 프레임 주기 동안 수신된 상기 심볼들을 디코딩하는 단계는 연속적으로 수행되는 것을 특징으로 하는 메모리 요구 감소 방법.
  4. 제 1항에 있어서, 상기 복수의 채널들의 수는 8개 채널인 것을 특징으로 하는 메모리 요구 감소 방법.
  5. 제 1항에 있어서, 384 심볼의 전체 누적 용량을 가지는 다수의 청크들은 상기 각각의 프레임 주기 동안 디코딩된 상기 채널들 각각에 대한 부가적인 심볼들을 저장하는데 이용가능한 것을 특징으로 하는 메모리 요구 감소 방법.
  6. 제 1항에 있어서, 상기 청크들 각각은 192 심볼들을 저장하는 용량을 가지는 것을 특징으로 하는 메모리 요구 감소 방법.
  7. 적어도 하나의 디인터리버 및 디코더를 포함하며 복수의 채널들에 대한 복수의 심볼들을 수신하도록 구성되고 배열된 시스템으로서,
    상기 심볼들을 수신하기 위해 이용가능한 복수의 버퍼 영역을 포함하는 적어도 하나의 메모리 - 상기 버퍼 영역 각각은 복수의 청크를 포함하고, 상기 각각의 청크는 최소 n/x개의 장소들을 갖는데, 상기 n은 한 프레임 주기의 심볼 수를 나타내고, x는 채널들의 수를 나타냄 -;
    상기 복수의 채널들중 적어도 일부에 대한 프레임 주기의 적어도 일부 동안 수신된 상기 심볼들을 수신하고 상기 청크들중 대응 청크들에 저장하기 위한 수단 - 상기 청크들중 대응 청크들 각각은 상기 채널들중 대응 채널만의 심볼들을 저장함 -;
    상기 복수의 채널중 적어도 일부에 대한 심볼들이 상기 프레임 주기중 완전 주기 동안 상기 청크들 내에 수신된 후에 상기 복수의 채널들중 적어도 일부에 대한 상기 심볼들을 디코딩하기 위한 수단; 및
    상기 디코딩된 심볼들을 저장하는 청크들이 부가적인 심볼들을 수신하기 위해 이용가능하도록 하는 수단을 포함하는 시스템.
  8. 제 7항에 있어서, 상기 복수의 채널에 대한 수신된 복수의 심볼들을 저장하기 위한 상기 버퍼 영역의 전체 용량은 상기 모든 채널에 대한 두개의 완전 주기 동안 심볼들을 저장하는데 필요한 상기 버퍼 영역의 전체 용량보다 작은 것을 특징으로 하는 시스템.
  9. 제 7항에 있어서, 상기 디코딩 수단은 상기 심볼들을 연속해서 디코딩하도록 배열된 것을 특징으로 하는 시스템.
  10. 제 7항에 있어서, 상기 채널들의 수는 8개 채널인 것을 특징으로 하는 시스템.
  11. 제 7항에 있어서, 384 심볼들의 전체 누적 용량을 가지는 복수의 청크들은 상기 각 프레임 주기 동안 디코딩된 상기 채널들 각각에 대한 부가 심볼들을 저장하는데 이용가능한 것을 특징으로 하는 시스템.
  12. 제 7항에 있어서, 상기 청크들 각각은 192 심볼들을 저장하기 위한 용량을 가지는 것을 특징으로 하는 시스템.
  13. 복수의 채널들에 대한 복수의 심볼을 수신하도록 구성되고 배열된 시스템으로서,
    상기 심볼들을 수신하는데 이용가능한 복수의 버퍼 영역들을 포함하는 적어도 하나의 메모리 - 상기 버퍼 영역 각각은 복수의 청크를 포함하고, 상기 각각의 청크는 최소 n/x개의 장소들을 갖는데, 상기 n은 한 프레임 주기의 심볼 수를 나타내고, x는 채널들의 수를 나타냄 -;
    프레임 주기의 적어도 일부 동안 상기 복수의 채널들중 적어도 일부에 대한 상기 심볼들을 수신하도록 배열되는 적어도 하나의 디인터리버 - 상기 적어도 하나의 디인터리버는 상기 청크들중 대응 청크들에 상기 수신된 심볼을 저장하도록 배열되고, 상기 청크들중 대응 청크들 각각은 상기 채널들중 대응 채널만의 심볼을 저장함 -;
    상기 복수의 채널들중 적어도 일부에 대한 심볼들이 프레임 주기의 완전 주기 동안 상기 적어도 하나의 디인터리버로부터 상기 청크내에 수신된 후에 상기 복수의 채널들중 적어도 일부에 대한 심볼을 디코딩하도록 배열된 디코더; 및
    상기 디코딩된 심볼들을 저장하는 상기 청크들이 부가 심볼들을 수신하는데 이용가능하도록 하기 위한 수단을 포함하는 시스템.
  14. 제 13항에 있어서, 상기 복수의 채널에 대한 수신된 복수의 심볼들을 저장하기 위한 상기 버퍼 영역의 전체 용량은 상기 모든 채널에 대한 두개의 완전 프레임 주기 동안 심볼들을 저장하는데 필요한 상기 버퍼 영역의 전체 용량보다 작은 것을 특징으로 하는 시스템.
  15. 제 13항에 있어서, 상기 디코더는 상기 심볼을 연속해서 디코딩하도록 배열된 것을 특징으로 하는 시스템.
  16. 제 13항에 있어서, 상기 채널들의 수는 8개 채널인 것을 특징으로 하는 시스템.
  17. 제 13항에 있어서, 384 심볼의 전체 누적 용량을 가지는 다수의 청크들은 상기 각각의 프레임 주기동안 상기 디코딩된 채널들 각각에 대한 부가 심볼들을 저장하는데 이용가능하게 되는 것을 특징으로 하는 시스템.
  18. 제 13항에 있어서, 상기 청크들 각각은 192 심볼들을 저장하기 위한 용량을 가지는 것을 특징으로 하는 시스템.
  19. 제 13항에 있어서, 제어회로를 더 포함하며,
    상기 제어회로는,
    적어도 4 비트를 포함하며, 제1 미리 결정된 시간 간격마다 증가되도록 배열된 카운터;
    상기 카운터의 적어도 4 비트중 적어도 3 비트를 수신하도록 배열된 레지스터 - 상기 카운터의 적어도 3 비트는 특정 프레임 주기를 지시하며, 상기 레지스터는 제2 미리 결정된 시간 주기마다 상기 적어도 3 비트를 수신하기 위해 인에이블되고, 상기 제2 미리 결정된 시간 주기는 상기 제1 미리 결정된 시간 주기보다 더 큼 -;
    상기 레지스터로부터의 상기 적어도 3 비트, 상기 디코더에 의해 판독되는 채널 수의 적어도 일부의 지시를 제공하도록 배열된 RD-채널 지시기, 및 심볼 프레임의 제1 또는 제2 절반부가 판독되어야 하는지 여부의 지시를 제공하도록 배열되는 상기 디코더로부터의 RD-제2 절반 지시기를 수신하도록 배열된 제1 연결부;
    상기 제1 미리 결정된 시간 주기 각각 동안 상기 카운터로부터의 상기 적어도 4 비트, 및 수신될 적어도 하나의 채널에 대응하는 채널 수의 지시를 제공하도록 배열된 WR-채널 지시기를 수신하도록 배열된 제2 연결부; 및
    상기 제1 및 제2 연결부로부터의 출력을 수신하도록 배열된 멀티플렉서 - 상기 멀티플렉서는 상기 멀티플렉서에 제공된 신호를 기초로하여 상기 제1 및 제2 연결부로부터 수신되는 출력중 하나를 출력으로서 선택하도록 배열됨 -를 포함하는 것을 특징으로 하는 시스템.
  20. 제 13항에 있어서, 제어회로를 더 포함하며,
    상기 제어 회로는,
    적어도 4 비트를 포함하며, 제1 미리 결정된 시간 간격마다 증가되도록 배열된 카운터;
    상기 카운터의 적어도 4 비트중 적어도 3 비트를 수신하도록 배열된 1단위 감산(subtract-by-1) 블록 - 상기 카운터의 적어도 3 비트는 특정 프레임 주기를 지시함 -;
    상기 1단위 감산 블록으로부터의 출력, 상기 디코더에 의해 판독되는 채널 수의 적어도 일부의 지시를 제공하도록 배열된 RD 채널 지시기, 및 심볼 프레임의 제1 또는 제2 절반이 판독되는지 여부에 대한 지시를 제공하도록 배열되는 상기 디코더로부터의 RD-제2 절반 지시기를 수신하도록 배열된 제1 연결부;
    상기 제1 미리 결정된 시간 주기 각각 동안에 상기 카운터로부터의 상기 적어도 4 비트를 수신하고, 수신될 적어도 한 채널에 대응하는 채널 수의 지시를 제공하도록 배열된 WR-채널 지시기를 수신하도록 배열된 제2 연결부; 및
    상기 제1 및 제2 연결부로부터의 출력을 수신하도록 배열된 멀티플렉서 - 상기 멀티플렉서는 상기 멀티플렉서에 제공된 신호를 기초로하여 상기 제1 및 제2 연결부로부터 수신된 출력들중 하나를 출력으로서 선택하도록 배열됨 -를 포함하는 것을 특징으로 하는 시스템.
  21. 제 7항에 있어서, 채널 수의 지시 및 프레임 수를 기초로하여 상기 복수의 버퍼중 어느 버퍼가 판독되는지를 식별하기 위한 수단을 더 포함하는 것을 특징으로 하는 시스템.
  22. 제 7항에 있어서, 채널 수의 지시 및 프레임 수를 기초로하여 상기 복수의 버퍼중 어느 버퍼가 기록되는지를 식별하기 위한 수단을 더 포함하는 것을 특징으로 하는 시스템.
  23. 제 13항에 있어서, 채널 수의 지시 및 프레임 수를 기초로하여 상기 복수의 버퍼중 어느 버퍼가 판독되는지를 식별하기 위한 수단을 더 포함하는 것을 특징으로 하는 시스템.
  24. 제 13항에 있어서, 채널 수의 지시 및 프레임 수를 기초로하여 상기 복수의 버퍼중 어느 버퍼가 기록되는지를 식별하기 위한 수단을 더 포함하는 것을 특징으로 하는 시스템.
KR1020017005723A 1998-11-05 1999-11-05 청크 할당을 통해 디인터리버 메모리 요구를 감소시키기 위한 시스템 및 방법 KR100680454B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/187,686 US6278715B1 (en) 1998-11-05 1998-11-05 System and method for reducing deinterleaver memory requirements through chunk allocation
US09/187,686 1998-11-05

Publications (2)

Publication Number Publication Date
KR20010080951A KR20010080951A (ko) 2001-08-25
KR100680454B1 true KR100680454B1 (ko) 2007-02-08

Family

ID=22690036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017005723A KR100680454B1 (ko) 1998-11-05 1999-11-05 청크 할당을 통해 디인터리버 메모리 요구를 감소시키기 위한 시스템 및 방법

Country Status (10)

Country Link
US (1) US6278715B1 (ko)
EP (1) EP1127412A2 (ko)
JP (2) JP2002529952A (ko)
KR (1) KR100680454B1 (ko)
CN (1) CN1168222C (ko)
AU (1) AU759528B2 (ko)
BR (1) BR9915032A (ko)
CA (1) CA2349456A1 (ko)
HK (1) HK1043886B (ko)
WO (1) WO2000027036A2 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6526495B1 (en) * 2000-03-22 2003-02-25 Cypress Semiconductor Corp. Multiport FIFO with programmable width and depth
US7512764B2 (en) * 2001-08-24 2009-03-31 Tian Holdings, Llc Method for allocating a memory of a de-interleaving unit
KR100447175B1 (ko) * 2001-12-03 2004-09-04 엘지전자 주식회사 터보 디코딩 방법 및 이를 위한 장치
KR100439029B1 (ko) * 2002-01-04 2004-07-03 삼성전자주식회사 씨디엠에이 통신시스템의 병렬 디인터리버 및 그를 구비한수신기
US20040028066A1 (en) * 2002-08-06 2004-02-12 Chris Quanbeck Receiver architectures with dynamic symbol memory allocation and methods therefor
WO2019111013A1 (en) * 2017-12-06 2019-06-13 V-Nova International Ltd Method and apparatus for decoding a received set of encoded data

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0660558A2 (en) * 1993-12-23 1995-06-28 Nokia Mobile Phones Ltd. Interleaving method and apparatus for digital data transmission in GSM-networks
EP0681373A2 (en) * 1994-05-04 1995-11-08 General Instrument Corporation Of Delaware Convolutional interleaver with reduced memory requirements and address generator therefor
EP0715432A2 (en) * 1994-11-29 1996-06-05 AT&T Corp. Interleaver and address generator for mobile communication systems
KR100660558B1 (ko) * 1998-10-23 2006-12-22 오이에이, 인코퍼레이티드 조제한 섬유상 셀룰로스 물질
KR100681373B1 (ko) * 2004-11-15 2007-02-15 이근주 휴대용단말기의 회동개폐장치
KR100715432B1 (ko) * 2005-11-22 2007-05-09 한국과학기술원 항공기용 와이어 절단장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0634306B2 (ja) * 1983-04-15 1994-05-02 ソニー株式会社 インタ−リ−ブ回路
JP3242750B2 (ja) * 1993-05-19 2001-12-25 三菱電機株式会社 信号変換装置および通信システム
CA2124709C (en) * 1993-08-24 1998-06-09 Lee-Fang Wei Reduced speed equalizer
EP0687373A1 (en) * 1993-12-30 1995-12-20 Koninklijke Philips Electronics N.V. Automatic segmentation and skinline detection in digital mammograms
US5519734A (en) * 1994-08-15 1996-05-21 Lsi Logic Corporation Synchronization arrangement for decoder-de-interleaver
US5710783A (en) * 1995-06-07 1998-01-20 Luthi; Daniel A. Optimization of synchronization control in concatenated decoders
US5784392A (en) * 1995-06-26 1998-07-21 Nokia Mobile Phones Ltd. Viterbi decoder with l=2 best decoding paths
JPH09102748A (ja) * 1995-10-04 1997-04-15 Matsushita Electric Ind Co Ltd インターリーブ回路
US6012159A (en) * 1996-01-17 2000-01-04 Kencast, Inc. Method and system for error-free data transfer
JPH10209884A (ja) * 1997-01-21 1998-08-07 Matsushita Electric Ind Co Ltd インターリーブ回路、及びデインターリーブ回路
US6094465A (en) * 1997-03-21 2000-07-25 Qualcomm Incorporated Method and apparatus for performing decoding of CRC outer concatenated codes
US6088387A (en) * 1997-12-31 2000-07-11 At&T Corp. Multi-channel parallel/serial concatenated convolutional codes and trellis coded modulation encoder/decoder
JP3359291B2 (ja) * 1998-07-17 2002-12-24 株式会社ケンウッド デインターリーブ回路
JP4045664B2 (ja) * 1998-08-28 2008-02-13 ソニー株式会社 データ並び換え装置とその方法および受信装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0660558A2 (en) * 1993-12-23 1995-06-28 Nokia Mobile Phones Ltd. Interleaving method and apparatus for digital data transmission in GSM-networks
EP0681373A2 (en) * 1994-05-04 1995-11-08 General Instrument Corporation Of Delaware Convolutional interleaver with reduced memory requirements and address generator therefor
EP0715432A2 (en) * 1994-11-29 1996-06-05 AT&T Corp. Interleaver and address generator for mobile communication systems
KR100660558B1 (ko) * 1998-10-23 2006-12-22 오이에이, 인코퍼레이티드 조제한 섬유상 셀룰로스 물질
KR100681373B1 (ko) * 2004-11-15 2007-02-15 이근주 휴대용단말기의 회동개폐장치
KR100715432B1 (ko) * 2005-11-22 2007-05-09 한국과학기술원 항공기용 와이어 절단장치

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
0660558
0681373
0715432

Also Published As

Publication number Publication date
WO2000027036A2 (en) 2000-05-11
HK1043886A1 (en) 2002-09-27
AU759528B2 (en) 2003-04-17
US6278715B1 (en) 2001-08-21
HK1043886B (zh) 2005-05-20
EP1127412A2 (en) 2001-08-29
KR20010080951A (ko) 2001-08-25
JP2011010311A (ja) 2011-01-13
CN1348630A (zh) 2002-05-08
WO2000027036A9 (en) 2000-09-28
CA2349456A1 (en) 2000-05-11
AU2021900A (en) 2000-05-22
CN1168222C (zh) 2004-09-22
WO2000027036A3 (en) 2000-08-10
JP2002529952A (ja) 2002-09-10
BR9915032A (pt) 2002-01-02

Similar Documents

Publication Publication Date Title
JP2011010311A (ja) チャンク配分によりデインターリーブ器のメモリ要求を減少させる方法、装置および媒体
EP0674266A2 (en) Method and apparatus for interfacing with ram
US20080301400A1 (en) Method and Arrangement for Efficiently Accessing Matrix Elements in a Memory
JP2001285078A (ja) Ｃｄｍａシステムのインターリーバーメモリアクセス装置及びその方法
CN104079941A (zh) 一种深度信息编解码方法、装置及视频处理播放设备
US7061988B2 (en) Interleaver memory access apparatus and method of mobile communication system
US5568494A (en) Encoding or decoding device comprising a paged memory
KR100248395B1 (ko) 디지털 통신용 채널 부호기 설계방법
JP2002529952A5 (ko)
US6661726B2 (en) Multiple mode elastic data transfer interface
KR100225187B1 (ko) 비트 필드 주변 장치 및 이 장치를 구비한 비트 필드 시스템
CN112882657B (zh) 数据读取方法及装置、存储介质、电子装置
US5319361A (en) Circuit managing numbers of accesses to logic resources
US5880686A (en) Decoding and regenerating device for decoding and regenerating frame coded data and method therefor
KR100557932B1 (ko) 램버스 디램의 셀 블록 활성화 방법 및 그 구조
JP3288262B2 (ja) データインタリーブ回路
JP3895569B2 (ja) 通信データ格納アドレス取得回路
EP0658983B1 (en) Encoding or decoding device comprising a paged memory
CN118074853A (en) Method and device for processing interleaved data, storage medium and electronic device
KR100294703B1 (ko) 비터비 디코더_
JPH05289938A (ja) メモリアクセス装置
KR20050044156A (ko) 이동통신시스템에서 싱글 메모리를 사용하여 인터리버를구현하는 장치 및 방법
JPS6182252A (ja) メモリ
KR950026265A (ko) 영상데이타의 재배치를 위한 메모리 제어장치 및 그 방법
KR19990060574A (ko) 에러정정코드 처리를 위한 디램 억세스 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100113

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee