JPH09102748A

JPH09102748A - インターリーブ回路

Info

Publication number: JPH09102748A
Application number: JP7257389A
Authority: JP
Inventors: Mikihiro Ouchi; 幹博大内; Seiji Fujiwara; 誠司藤原; Takaya Hayashi; 貴也林
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-10-04
Filing date: 1995-10-04
Publication date: 1997-04-15

Abstract

(57)【要約】【課題】アドレス生成法を工夫することにより、必要
最小限のメモリ領域のみを使用するインターリーブ回路
を提供する。【解決手段】制御タイミング調整手段５がメモリ３と
アドレス生成手段４を制御するタイミングを調整し、そ
の制御タイミングに従って、アドレス生成手段４が、ま
ず読み出しアドレスをメモリ３に出力し、その後、同じ
アドレス値を有する書き込みアドレスをメモリ３に出力
することにより、必要最小限のメモリ領域でインターリ
ーブを行うことができる。【効果】従来のインターリーブ回路と比較して、使用
するメモリ領域を半分以下に削減するインターリーブ回
路を提供できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多相フェース゛シフトキーインク゛
（ＰＳＫ）、多値直行振幅変調（ＱＡＭ）などのディジ
タル伝送において必要とされるインターリーブ回路に関
するものである。

【０００２】

【従来の技術】近年、ディジタル信号処理による映像信
号の帯域圧縮技術の進歩に伴い、ディジタルデータの伝
送が通信分野だけにとどまらず、放送分野にまで広く普
及する可能性がますます高くなってきており、ＱＰＳ
Ｋ、１６ＱＡＭなどのディジタル伝送用の誤り訂正装置
は必須の技術となってきている。

【０００３】ところで、伝送路のランダム誤りに対して
は、ＲＳ（リード・ソロモン）等の線形な誤り訂正符号
が使用される。しかしながら、一定区間に渡って誤りが
連続するバースト誤りに対しては、１符号語内に誤りが
集中し、誤り訂正能力を越えて訂正が不可能になる。こ
れに対処するために、訂正能力を高めようとすると、回
路規模が大きくなったり、符号効率が悪くなって実質伝
送速度が低くなり、帯域圧縮の効果を薄れさせてしま
う。

【０００４】符号効率を一定のまま、バースト誤りに対
する訂正能力の高い符号を得る方法としては、交錯法
（インターリービング）がある。

【０００５】以下図面を参照しながら、従来のインター
リーブ回路の一例について説明する。

【０００６】図５はシフトレジスタを用いて構成された
従来のインターリーブ回路のブロック図である。図５に
おいて、５１はデータ入力端子、５２はデータ出力端子
である。いま、インターリーブすべきバイト間隔をＮバ
イト，インターリーブの深さをＩ，Ｍ＝Ｎ／Ｉとする
と、チャネル（以下、ｃｈと表記）２，３，４，…，Ｉ
にはそれぞれＭ段、２Ｍ段、３Ｍ段、…、（Ｉ−１）・
Ｍ段のシフトレジスタ５３−１、５３−２、５３−３，
…、５３−（Ｉ−１）が設けられている。

【０００７】以上のように構成されたインターリーブ回
路について、以下その動作を説明する。

【０００８】入力データが入力端子５１から入力され、
入力端子５１は１番目のデータをｃｈー１に、２番目の
データをｃｈー２に、以下同様にして、Ｉ番目のデータ
をｃｈーＩに送り、（Ｉ＋１）番目のデータを再びｃｈー
１に、（Ｉ＋２）番目のデータをｃｈー２に送り、以下
送られてきた入力データを同様に各ｃｈに振り分ける。

【０００９】出力端子５２は、入力端子５１と同じクロ
ックのタイミングで（入力端子５１に同期して）、ｃｈ
ー１，２，３，…，Ｉに順次接続し、出力データを取り
出す。シフトレジスタ５３−１〜５３−（Ｉ−１）は、
各々のｃｈに入力端子５１及び、出力端子５２が接続さ
れた時のみデータをシフトする。すなわち、各ｃｈのシ
フトレジスタ５３−１〜５３−（Ｉ−１）は、入力デー
タの１／Ｉの速度で動作する。

【００１０】いま、Ｎバイトのデータの集合をフレーム
と呼ぶと、Ｍ＝Ｎ／Ｉの関係より、段数の異なるシフト
レジスタ５３−１〜５３−（Ｉ−１）を通って出て来た
出力データ（ｃｈー２，３，４，…，Ｉの出力データ）
については、ｃｈー１の出力データに対して、それぞれ
１フレーム（Ｎバイト）、２フレーム（２Ｎバイト）、
３フレーム（３Ｎバイト）、…、（Ｉ−１）フレーム
（（Ｉ−１）・Ｎバイト）の遅れが生じている。

【００１１】また、デインターリーブ回路については、
図５のインターリーブ回路において、ｃｈ-１〜ｃｈーＩ
のシフトレジスタ５３−１〜５３−Ｉの段数を逆にした
構成となり、そのブロック図は図６の通りである。

【００１２】実際にインターリーブ回路を構成する場
合、インターリーブすべきバイト間隔Ｎが極端に短い場
合には、図５に示したようにシフトレジスタを用いるこ
とも行われるが、インターリーブすべきバイト間隔Ｎが
長くなったり、インターリーブの深さＩが大きくなると
素子数が増大してコスト的に負担がかかるので、読み書
き可能なメモリとカウンタとの組み合わせで等価な回路
を構成することが多い。

【００１３】図７は、メモリを用いて構成されたインタ
ーリーブ回路の従来のメモリ領域の使用法を説明した図
である。（例えば、文献「大久保、今井：”誤り訂正符
号の交錯法について”，信学論(A)，vol.J64-A，No.5，
pp.363ー370，(昭56ー05)」、また特開昭59ー154836号公
報）。図７においては例として、インターリーブすべき
バイト間隔（フレーム長）Ｎ＝１８、インターリーブの
深さＩ＝６、Ｍ＝Ｎ／Ｉ＝３の場合を示している。ま
た、メモリ領域を表す長方形の上方には、ｃｈの番号が
記されている。入力データは、Ａ１，Ａ２，…，Ａ１
８：Ｂ１，Ｂ２，…，Ｂ１８： …の順に書き込まれ、
１つの行には１つのフレームのデータが書き込まれる。

【００１４】図７（ａ）は、入力データＡ１，Ａ２，
…，Ｆ１８まで書き込まれた時のメモリ領域を表してい
る。インターリーブ回路においては、図５に示したよう
に、ｃｈー１のデータは遅延なく伝送され、ｃｈー２，
３，…，６のデータはｃｈー１のデータに対して、それ
ぞれ１フレーム（Ｎバイト）、２フレーム（２Ｎバイ
ト）、…、５フレーム（５Ｎバイト）前のデータがメモ
リから読み出される。従って、符号語Ｆ１，Ｆ２，…，
Ｆ１８が書き込まれるときには、図７（ａ）で丸印を付
けたデータが斜めの矢印の順番で読み出される。よっ
て、出力系列（インターリーブされたデータ）は、Ｆ
１，Ｅ２，Ｄ３，Ｃ４，Ｂ５，Ａ６，Ｆ７，Ｅ８，Ｄ
９，Ｃ１０，Ｂ１１，Ａ１２，Ｆ１３，Ｅ１４，Ｄ１
５，Ｃ１６，Ｂ１７，Ａ１８となり、またＭ＝３なの
で、図のように３つのブロックに分けられる。

【００１５】図７（ｂ）は、続いて符号語Ｇ１，Ｇ２，
…，Ｇ１８が書き込まれる場合を示している。この時、
図中の丸印が付けられたデータが斜めの矢印の順番に読
み出される。図中のＸ印が付いたデータは符号語Ｆ１，
Ｆ２，…，Ｆ１８が書き込まれた時に読み出されたデー
タで、この時点ではすでに不要になったデータである。

【００１６】以下同じように考えていくと、インターリ
ーブに本来必要なメモリ領域は、図７（ｃ）の斜線を付
けた外側の階段状の領域である。更に、データの読み出
しを先に行い、その後で読み出されたデータと同じアド
レス位置にそのｃｈの入力データを書き込むことにする
と、各ｃｈの各ブロック毎に必要なメモリ領域は１つず
つ減ることになり、この場合に必要なメモリ領域は、図
７（ｃ）の内側の方の階段状の領域である。

【００１７】

【発明が解決しようとする課題】上記のような従来の構
成では、図７（ｃ）に示すように本来インターリーブに
不必要なメモリ領域があり、本来必要な（必要最小限
の）メモリ領域に対して２倍以上のメモリ領域を使用し
ているという問題点を有していた。

【００１８】本発明は上記従来の問題点を解決するもの
で、アドレス生成の方法を工夫することにより、従来の
構成と比較して使用するメモリ領域を半分以下にするイ
ンターリーブ回路を提供し、または従来の構成と同じ大
きさのメモリ領域を使用した場合に、インターリーブの
深さを２倍以上に取ることにより、バースト誤りに対す
る拡散能力を２倍以上に高めるインターリーブ回路を提
供することを目的とする。

【００１９】

【課題を解決するための手段】この目的を達成するため
に、請求項２の本発明のインターリーブ回路は、インタ
ーリーブすべきバイト間隔をＮバイト、インターリーブ
の深さをＩとするとき、ディジタル信号を読み書き可能
なメモリと、（Ｎ／２）・（Ｉ−１）バイトのメモリ領
域のみにアクセスするためのアドレスを生成するアドレ
ス生成手段と、メモリ及び、アドレス生成手段を制御す
るタイミングを調整する制御タイミング調整手段とを備
えた構成を有している。

【００２０】請求項４の本発明のインターリーブ回路
は、インターリーブすべきバイト間隔をＮバイト、イン
ターリーブの深さをＩとするとき、ディジタル信号を読
み書き可能なメモリと、（Ｎ／２）・（Ｉ＋１）バイト
のメモリ領域のみにアクセスするためのアドレスを生成
するアドレス生成手段と、メモリ及び、アドレス生成手
段を制御するタイミングを調整する制御タイミング調整
手段とを備えた構成を有している。

【００２１】

【発明の実施の形態】この構成によって、請求項２の本
発明は制御タイミング調整手段がメモリ及び、アドレス
生成手段を制御するタイミングを調整し、必要最小限の
メモリ領域でインターリーブを行うアドレス生成法を有
するアドレス生成手段がメモリにアクセスするためのア
ドレスを生成することにより、必要最小限のメモリ領域
でインターリーブを行うことができる。

【００２２】請求項４の本発明は制御タイミング調整手
段がメモリ及び、アドレス生成手段を制御するタイミン
グを調整し、請求項２よりも若干大きいメモリ領域でイ
ンターリーブを行うアドレス生成法を有するアドレス生
成手段がメモリにアクセスするためのアドレスを生成す
ることにより、請求項２より若干大きいだけのメモリ領
域でインターリーブを行うことができる。

【００２３】

【実施例】

（実施例１）以下本発明の一実施例について、図面を参
照しながら説明する。

【００２４】図１は、本発明にかかる一実施例のインタ
ーリーブ回路のブロック図を示すものである。図１のイ
ンターリーブ回路において、ディジタル信号を入力する
入力端子１が設けられ、その入力端子１の一方には、入
力データを出力するタイミングを調整する出力タイミン
グ調整手段８を介して入力データを書き込むための書き
込み手段６が、他方には読み書き可能なメモリ３及び、
アドレス生成手段４を制御するタイミングを調整する制
御タイミング調整手段５が接続されている。その制御タ
イミング調整手段５は出力端子２に接続されている。

【００２５】上述のメモリ３には、上述の書き込み手段
６及び、メモリ３に書き込まれたデータを制御タイミン
グ調整手段５に出力するための読み出し手段７が接続さ
れている。書き込み手段６および、読み出し手段７に
は、メモリ３にアクセスするためのアドレスを生成する
アドレス生成手段４が接続されている。

【００２６】上述のアドレス生成手段４には、アドレス
の上位ビットを生成する上位アドレス生成手段１０、下
位ビットを生成する下位アドレス生成手段９及び、生成
されたアドレスを出力するタイミングを調整する出力タ
イミング調整手段１３が設けられ、その上位アドレス生
成手段１０は読み出し手段７及び、出力タイミング調整
手段１３を介して書き込み手段６に接続され、その下位
アドレス生成手段９には、インターリーブの深さ（ｃｈ
の数）の数だけのカウンタを有するカウンタ群１１とそ
のカウンタ群１１のカウンタ値のうちの１つを選択する
下位アドレスセレクタ１２が設けられ、そのカウンタ群
１１は、下位アドレスセレクタ１２の入力端子に接続さ
れ、その下位アドレスセレクタ１２は読み出し手段７及
び、出力タイミング調整手段１３を介して書き込み手段
１３に接続されている。

【００２７】上述の制御タイミング調整手段５には、メ
モリ３及び、アドレス生成手段４を制御するためのセレ
クト信号を発生するセレクト信号発生手段１４と、上述
のカウンタ群１１を制御するカウンタ制御手段１６と、
メモリ３のアクセス可及び、不可を制御するメモリ制御
手段１５と、メモリ３から読み出されたデータと入力端
子１からメモリ３を介さずに伝送されてきたデータのど
ちらか一方を選択するデータセレクタ１７とが設けら
れ、そのセレクト信号発生手段１４には、下位アドレス
セレクタ１２の選択信号入力端子、カウンタ制御手段１
６及び、メモリ制御手段１５が接続され、そのカウンタ
制御手段１６にはカウンタ群１１が接続され、そのメモ
リ制御手段１５にはメモリ３とデータセレクタ１７の選
択信号入力端子が接続され、そのデータセレクタ１７の
入力端子の一方には読み出し手段７が、他方には入力端
子１が接続され、そのデータセレクタ１７の出力端子に
は出力端子２が接続され、インターリーブされたデータ
が出力される。

【００２８】次に、以上のように構成されたインターリ
ーブ回路の動作について説明する。図２は、本発明のメ
モリ領域使用法の一例である。従来例の図７と比較を行
うため、図７と同様に、インターリーブすべきバイト間
隔（フレーム長）Ｎ＝１８，インターリーブの深さＩ＝
６，Ｍ＝Ｎ／Ｉ＝３の場合を示している。図７（ｃ）に
示した、各ｃｈに本来必要な最小限のメモリ領域（内側
の階段状の領域）の対称性を利用し、各ｃｈのメモリ領
域を図２のように与える。すなわち、メモリ領域の各行
（上位アドレスが同じ領域）に対して、１行目にはｃｈ
ー６、２行目にはｃｈー２とｃｈー５、３行目にはｃｈー３
とｃｈー４のメモリ領域を与え、ｃｈー１のデータはメモ
リ３にアクセスせずに出力するものとする。このような
メモリ領域の構成によって、インターリーブに本来必要
な最小限のメモリ領域を長方形状に構成できる。

【００２９】カウンタ群１１において、カウンタ２（ｃ
ｈー２用）は０〜２のカウンタ値をとるアップ・カウン
タ、カウンタ３（ｃｈー３用）は０〜５のカウンタ値を
とるアップ・カウンタ、カウンタ４（ｃｈー４用）は６
〜１４のカウンタ値をとるアップ・カウンタ、カウンタ
５（ｃｈー５用）は３〜１４のカウンタ値をとるアップ
・カウンタ、カウンタ６（ｃｈー６用）は０〜１４のカ
ウンタ値をとるアップ・カウンタ、またカウンタ１（ｃ
ｈー１用）は常に値０を出力するものとする。

【００３０】まず、入力データが入力端子１より入力さ
れ、一方は出力タイミング調整手段８を介して書き込み
手段６に、他方はデータセレクタ１７の一方の入力端子
に伝送される。セレクト信号発生手段１４は、入力デー
タと同期して、その入力データのｃｈを表すセレクト信
号（ｓｅｌ１〜ｓｅｌ６）を発生し、そのセレクト信号
は下位アドレスセレクタ１２、カウンタ制御手段１６及
び、メモリ制御手段１５に伝達される。このセレクト信
号により、カウンタ群１１におけるカウンタ１〜６のう
ち、入力データに対応するｃｈのカウンタ値が下位アド
レスセレクタ１２により選択される。また、上位アドレ
ス生成手段１０は入力データと同期して、０（ｃｈー
１）→１（ｃｈー２）→２（ｃｈー３）→２（ｃｈー４）
→１（ｃｈー５）→０（ｃｈー６）→０（ｃｈー１）→１
（ｃｈー２）→ … の値を出力するアップ・ダウンカ
ウンタとする。そして、下位アドレスセレクタ１２で選
択されたカウンタ値がアドレスの下位ビット、上位アド
レス生成手段１０から出力された値をアドレスの上位ビ
ットとしてアドレスが構成され、そのアドレスが出力タ
イミング調整手段１３を介して書き込み手段５に伝送さ
れ、読み出し手段７には出力タイミング調整手段を介さ
ずに伝送される。

【００３１】出力タイミング調整手段８、１３が行うタ
イミング調整により、アドレス生成手段４により生成さ
れたアドレスがまず読み出し手段７に出力され、指定さ
れたアドレス位置のデータ（例えばｃｈー２のデータ）
が読み出され、データセレクタ１７の一方の入力端子に
出力される。その後、同じアドレスが書き込み手段６に
出力され、入力端子１から出力タイミング調整手段８を
通ってきた入力データ（ｃｈ-２のデータ）がそのアド
レス位置に書き込まれる。ただし、メモリ制御手段１５
はセレクト信号発生手段１４から発生されたセレクト信
号（ｓｅｌ１〜ｓｅｌ６）を基に、ｓｅｌ１が伝送され
た場合は、データ書き込み時にはメモリ３に書き込み不
可の信号を、データ読み出し時には読み出し不可の信号
を伝送し、またこのメモリ制御手段１５は、データセレ
クタ１７の選択信号入力端子に、入力端子１からメモリ
３にアクセスせずに伝送されたデータを選択する信号を
伝送する。逆に、メモリ制御手段１５にｓｅｌ２〜ｓｅ
ｌ６が伝送された場合は、メモリ制御手段１５は、デー
タ書き込み時にはメモリ３に書き込み可の信号を、デー
タ読み出し時には読み出し可の信号を伝送し、また、こ
のメモリ制御手段１５は、データセレクタ１７の選択信
号入力端子には、メモリ３から読み出されたデータを選
択する信号を伝送する。

【００３２】従って、ｃｈー２〜ｃｈ-６のデータに対し
ては、まずメモリ３から指定されたアドレス位置のデー
タ（例えばｃｈー２のデータ）を読み出し、そのデータ
をデータセレクタ１７で選択して出力端子２に出力し、
その後、メモリ３に入力データ（ｃｈー２のデータ）を
書き込む。また、ｃｈー１のデータに対しては、メモリ
３に対して書き込み、読み出しは行わずに、入力端子１
からメモリ３を介さずに伝送されたデータがデータセレ
クタ１７で選択されて、出力端子２にそのデータを出力
する。

【００３３】また、カウンタ制御手段１６は、そのｃｈ
のデータが読み出され、入力データが書き込まれた後、
セレクト信号発生手段１４から発生されたセレクト信号
（ｓｅｌ１〜ｓｅｌ６）を基に、そのｃｈのカウンタを
インクリメントする。

【００３４】次に、図１のインターリーブ回路における
上述の動作によって、図２のメモリ領域使用法が、図７
の従来のメモリ領域使用法と同じ出力系列（インターリ
ーブされたデータ）を出力することを説明する。なお、
図２において、矢印は書き込まれるデータを示す。

【００３５】図２（ａ）は、入力データＡ１，Ａ２，
…，Ａ１８がメモリ３に書き込まれた場合を示してい
る。次の入力データＢ１，Ｂ２，…，Ｂ１８を書き込む
場合は、図２（ｂ）に示すように、まず指定されたアド
レス位置のデータを読み出し、その後で同じアドレス位
置に入力データを書き込む（例えば、ｃｈー２において
は、まずＡ２を読み出してから、次のクロックで、Ｂ２
を書き込む。なお、その他のｃｈについては、この時点
では、指定されたアドレス位置に読み出すべきデータが
ない。）。以下、Ｂ１，Ｂ２，…，Ｂ１８：Ｃ１，Ｃ
２，…，Ｃ１８までメモリ３にデータが書き込まれた状
態が図２（ｃ）、Ｄ１，Ｄ２，…，Ｄ１８までメモリ３
にデータが書き込まれた状態が図２（ｄ）、Ｅ１，Ｅ
２，…，Ｅ１８までメモリ３にデータが書き込まれた状
態が図２（ｅ）である。続いて、Ｆ１，Ｆ２，…，Ｆ１
８までメモリに書き込まれた状態が図２（ｆ）である。
上述の通り、まず指定されたアドレス位置のデータを読
み出し、その後で同じアドレス位置に入力データを書き
込むので（ただし、ｃｈー１のデータは、メモリ３にア
クセスせずにデータセレクタ１７を通って出力され
る）、Ｆ１，Ｆ２，…，Ｆ１８を書き込むときに読み出
されるデータは、Ｆ１，Ｅ２，Ｄ３，Ｃ４，Ｂ５，Ａ
６，Ｆ７，Ｅ８，Ｄ９，Ｃ１０，Ｂ１１，Ａ１２，Ｆ１
３，Ｅ１４，Ｄ１５，Ｃ１６，Ｂ１７，Ａ１８となり、
図７（ａ）の従来法の場合と同じ出力系列になる。

【００３６】以上のように本実施例によれば、アドレス
生成手段４、制御タイミング生成手段５内のセレクト信
号発生手段１４、メモリ制御手段１５、カウンタ制御手
段１６、データセレクタ１７を組み合わせる構成によ
り、最小限のメモリ領域を使用するアドレス生成を行う
ので、インターリーブに使用するメモリ領域を従来法の
半分以下に削減できる。具体的には、メモリ領域使用量
は、従来法の場合、図７に示すように１８×６＝１０８
であるのに対し、本発明では、図２に示すように１５×
３＝４５である。一般には、使用するメモリ領域は、従
来法の場合がＮ・Ｉバイトであるのに対し、本発明で
は、（Ｎ／２）・（Ｉ−１）バイトである（この実施例
の場合、Ｎ＝１８，Ｉ＝６，Ｍ＝Ｎ／１＝３であ
る。）。

【００３７】従って、本発明は、従来法で使用していた
メモリの半分以下の容量を有するメモリでインターリー
ブが可能となる。

【００３８】また、本発明において、従来法と同じメモ
リ量を有するメモリを使用した場合、インターリーブの
深さを２倍以上に大きくするインターリーブ回路を構成
できるので、バースト誤りに対する拡散能力を２倍以上
に高めることができ、音声通信、データ通信、画像通信
などを統一的に行う来たるべきマルチメディア社会にお
いて要求される、品質の良い情報伝送が可能になる。

【００３９】また、大きな容量を有し、他の用途に使用
しているメモリの一部分の領域を使用してインターリー
ブを行う場合、本発明では、従来法で使用していたメモ
リ領域の半分以下で、かつ長方形状のメモリ領域を使用
するので、空いたメモリ領域を他の用途に使用すること
ができ、更にその用途に使用する際のアドレス生成も容
易になる。

【００４０】（実施例２）次に、他の実施例として、ｃ
ｈー１のデータもメモリに対して書き込み、読み出しを
行い、データセレクタを不要としたインターリーブ回路
について、以下図面を参照しながら説明する。

【００４１】図３は、本発明の第２の実施例を示すイン
ターリーブ回路のブロック図を示すものである。図３の
インターリーブ回路において、ディジタル信号を入力す
る入力端子１、読み書き可能なメモリ３、メモリ３にア
クセスするためのアドレスを生成するアドレス生成手段
３１、メモリ３及びアドレス生成手段３１を制御するタ
イミングを調整する制御タイミング調整手段３２、アド
レス生成手段３１によって生成されたアドレスに従って
データを書き込む書き込み手段６、データを読み出す読
み出し手段７及び、データを出力する出力端子２が設け
られ、その入力端子１には書き込み手段６が接続され、
そのメモリ３には、書き込み手段６及び、読み出し手段
７が接続され、その書き込み手段６及び、読み出し手段
７には、アドレス生成手段３１が接続され、また読み出
し手段７には出力端子２が接続されている。

【００４２】上述のアドレス生成手段３１には、アドレ
スの上位ビットを生成する上位アドレス生成手段３４、
下位ビットを生成する下位アドレス生成手段３３及び、
生成されたアドレスを出力するタイミングを調整する出
力タイミング調整手段１３が設けられ、その下位アドレ
ス生成手段３３には、読み出しアドレスの下位ビットを
生成する下位読み出しアドレス生成手段３５及び、書き
込みアドレスの下位ビットを生成する下位書き込みアド
レス生成手段３６が設けられている。

【００４３】上述の下位読み出しアドレス生成手段３５
には、インターリーブの深さ（ｃｈの数）の数だけのカ
ウンタを有するカウンタ群３７とそのカウンタ群３７の
カウンタ値のうちの１つを選択する下位読み出しアドレ
スセレクタ３８が設けられ、そのカウンタ群３７は、下
位読み出しアドレスセレクタ３８の入力端子に接続さ
れ、その下位読み出しアドレスセレクタ３８は出力タイ
ミング調整手段１３を介して読み出し手段７に接続され
ている。

【００４４】また、上述の下位書き込みアドレス生成手
段３６には、インターリーブの深さ（ｃｈの数）の数だ
けのカウンタを有するカウンタ群３９とそのカウンタ群
３９のカウンタ値のうちの１つを選択する下位書き込み
アドレスセレクタ４０が設けられ、そのカウンタ群３９
は、下位書き込みアドレスセレクタ４０の入力端子に接
続され、その下位書き込みアドレスセレクタ４０は書き
込み手段６に接続されている。

【００４５】また、上述の制御タイミング調整手段３２
には、アドレス生成手段３１を制御するためのセレクト
信号を発生するセレクト信号発生手段１４と、上述のカ
ウンタ群３７、３９を制御するカウンタ制御手段４１と
が設けられ、そのセレクト信号発生手段１４には、下位
読み出しアドレスセレクタ３８の選択信号入力端子、下
位書き込みアドレスセレクタ４０の選択信号入力端子及
び、カウンタ制御手段４１が接続され、そのカウンタ制
御手段４１にはカウンタ群３７、３９が接続されてい
る。

【００４６】次に、以上のように構成されたインターリ
ーブ回路の動作について説明する。図４は、本発明の第
２の実施例のメモリ領域使用法の一例である。従来例の
図７と比較を行うため、図７と同様に、インターリーブ
すべきバイト間隔（フレーム長）Ｎ＝１８，インターリ
ーブの深さＩ＝６，Ｍ＝Ｎ／Ｉ＝３の場合を示してい
る。ｃｈー１のデータもメモリ３に対して書き込み、読
み出しを行い、データセレクタを不要とするため、図７
（ｃ）に示した、外側の階段状の領域の対称性を利用
し、各ｃｈのメモリ領域を図４のように与える。すなわ
ち、メモリ領域の各行（上位アドレスが同じ領域）に対
して、１行目にはｃｈー１とｃｈー６、２行目にはｃｈー
２とｃｈー５、３行目にはｃｈー３とｃｈー４のメモリ領
域を与える。このようなメモリ領域の構成によって、イ
ンターリーブに必要なメモリ領域を長方形状に構成でき
る。

【００４７】カウンタ群３９において、カウンタ１（ｃ
ｈー１用）は０〜２のカウンタ値をとるアップ・カウン
タ、カウンタ２（ｃｈー２用）は０〜５のカウンタ値を
とるアップ・カウンタ、カウンタ３（ｃｈー３用）は０
〜８のカウンタ値をとるアップ・カウンタ、カウンタ４
（ｃｈー４用）は９〜２０のカウンタ値をとるアップ・
カウンタ、カウンタ５（ｃｈー５用）は６〜２０のカウ
ンタ値をとるアップ・カウンタ、カウンタ６（ｃｈー６
用）は３〜２０のカウンタ値をとるアップ・カウンタと
する。

【００４８】また、カウンタ群３７において、カウンタ
１（ｃｈー１用）は０〜２のカウンタ値をとるアップ・
カウンタ、カウンタ２（ｃｈー２用）は３〜５→０〜２
のカウンタ値をとるカウンタ、カウンタ３（ｃｈー３
用）は３〜８→０〜２のカウンタ値をとるカウンタ、カ
ウンタ４（ｃｈー４用）は１２〜２０→９〜１１のカウ
ンタ値をとるカウンタ、カウンタ５（ｃｈー５用）は９
〜２０→６〜８のカウンタ値をとるカウンタ、カウンタ
６（ｃｈー６用）は６〜２０→３〜５のカウンタ値をと
るカウンタとする。

【００４９】まず、入力データが入力端子１より入力さ
れ、書き込み手段６に伝送される。セレクト信号発生手
段１４は、入力データと同期して、その入力データのｃ
ｈを表すセレクト信号（ｓｅｌ１〜ｓｅｌ６）を発生
し、そのセレクト信号は下位読み出しアドレスセレクタ
３８、下位書き込みアドレスセレクタ４０及び、カウン
タ制御手段４１に伝達される。このセレクト信号によ
り、カウンタ群３７、３９におけるカウンタ１〜６のう
ち、入力データに対応するｃｈのカウンタ値が下位読み
出しアドレスセレクタ３８、下位書き込みアドレスセレ
クタ４０により選択される。また、上位アドレス生成手
段３４は入力データと同期して、０（ｃｈー１）→１
（ｃｈー２）→２（ｃｈー３）→２（ｃｈー４）→１（ｃ
ｈー５）→０（ｃｈー６）→０（ｃｈー１）→１（ｃｈー
２）→ … の値を出力するアップ・ダウンカウンタと
する。そして、上位アドレス生成手段３４から出力され
た値を書き込みアドレス、読み出しアドレスの上位ビッ
ト、下位書き込みアドレスセレクタ４０で選択されたカ
ウンタ値を書き込みアドレスの下位ビット、下位読み出
しアドレスセレクタ３８で選択されたカウンタ値を読み
出しアドレスの下位ビットとして書き込み及び、読み出
しアドレスが構成され、その読み出しアドレスが出力タ
イミング調整手段１３を介して読み出し手段７に伝送さ
れ、その書き込みアドレスが書き込み手段６に伝送され
る。

【００５０】出力タイミング調整手段１３が行うタイミ
ング調整により、アドレス生成手段３１により生成され
た書き込みアドレスがまず書き込み手段６に出力され、
指定されたアドレス位置（例えばｃｈー２のアドレス）
に入力データ（ｃｈー２のデータ）が書き込まれ、その
後、アドレス生成手段３１により生成された読み出しア
ドレスが読み出し手段７に出力され、指定されたアドレ
ス位置（ｃｈー２のアドレス）のデータ（ｃｈー２のデー
タ）が読み出され、出力端子２に出力される。

【００５１】カウンタ群３７、３９の構成により、本実
施例は上述した実施例２の場合とは異なり、ｃｈー１を
除いて、各ｃｈにアクセスする場合の書き込みアドレス
と読み出しアドレスが、図４に示すように異なる。

【００５２】また、カウンタ制御手段４１は、そのｃｈ
の入力データが書き込まれた後に、セレクト信号発生手
段１４から発生されたセレクト信号（ｓｅｌ１〜ｓｅｌ
６）を基に、カウンタ群３９におけるそのｃｈのカウン
タをインクリメントし、そのｃｈのデータが読み出され
た後に、セレクト信号発生手段１４から発生されたセレ
クト信号（ｓｅｌ１〜ｓｅｌ６）を基に、カウンタ群３
７におけるそのｃｈのカウンタをインクリメントする。

【００５３】次に、図３のインターリーブ回路における
上述の動作によって、図４のメモリ領域使用法が、図７
の従来のメモリ領域使用法と同じ出力系列（インターリ
ーブされたデータ）を出力することを説明する。なお、
図４において、実線の矢印は書き込まれるデータを示
し、点線の矢印は読み出されるデータを示す。

【００５４】図４（ａ）は、入力データＡ１，Ａ２，
…，Ａ１８がメモリ３に書き込まれた場合を示してい
る。次の入力データＢ１，Ｂ２，…，Ｂ１８を書き込む
場合は、図４（ｂ）に示すように、まず指定された書き
込みアドレス位置に入力データを書き込み、その後で指
定された読み出しアドレス位置からデータを読み出す
（例えば、ｃｈー１については、まずＢ１を書き込んで
から、その後で、Ｂ１を読み出す。ｃｈー２について
は、まずＢ２を書き込んでから、その後で、Ａ２を読み
出す。）。以下、Ｂ１，Ｂ２，…，Ｂ１８：Ｃ１，Ｃ
２，…，Ｃ１８までメモリ３にデータが書き込まれた状
態が図４（ｃ）、Ｄ１，Ｄ２，…，Ｄ１８までメモリ３
にデータが書き込まれた状態が図４（ｄ）、Ｅ１，Ｅ
２，…，Ｅ１８までメモリ３にデータが書き込まれた状
態が図４（ｅ）である。続いて、Ｆ１，Ｆ２，…，Ｆ１
８までメモリに書き込まれた状態が図４（ｆ）である。
上述の通り、まず指定された書き込みアドレス位置に入
力データを書き込み、その後で指定された読み出しアド
レス位置からデータを読み出すので、Ｆ１，Ｆ２，…，
Ｆ１８を書き込むときに読み出されるデータは、Ｆ１，
Ｅ２，Ｄ３，Ｃ４，Ｂ５，Ａ６，Ｆ７，Ｅ８，Ｄ９，Ｃ
１０，Ｂ１１，Ａ１２，Ｆ１３，Ｅ１４，Ｄ１５，Ｃ１
６，Ｂ１７，Ａ１８となり、図７（ａ）の従来法の場合
と同じ出力系列になる。

【００５５】以上のように本実施例によれば、アドレス
生成手段３１、制御タイミング生成手段３２内のセレク
ト信号発生手段１４及び、カウンタ制御手段４１を組み
合わせる構成により、実施例１より少しだけ多いメモリ
領域を使用するアドレス生成を行うので、データセレク
タを不要とする構成で、インターリーブに使用するメモ
リ領域を従来法の半分程度に削減できる。具体的には、
メモリ領域使用量は、従来法の場合、図７に示すように
１８×６＝１０８であるのに対し、本発明では、図２に
示すように２１×３＝６３である。一般には、使用する
メモリ領域は、従来法の場合がＮ・Ｉバイトであるのに
対し、（Ｎ／２）・（Ｉ＋１）バイトである（この実施
例の場合、Ｎ＝１８，Ｉ＝６，Ｍ＝Ｎ／１＝３であ
る。）。

【００５６】なお、デインターリーブ回路については、
上記実施例１において、各ｃｈに対するメモリ領域及
び、カウンタ群１１の構成をｃｈー１→ｃｈー６としてい
たものをｃｈー６→ｃｈー１と逆にすることで構成でき、
また上記実施例２においても同様に、各ｃｈに対するメ
モリ領域及び、カウンタ群３７、３９の構成をｃｈー１
→ｃｈー６としていたものをｃｈー６→ｃｈー１と逆にす
ることで構成でき、またインターリーブ回路とデインタ
ーリーブ回路とを逆にしても効果は変わらない。

【００５７】また、上記実施例１では、カウンタ群１１
のカウンタ１〜６を全てアップ・カウンタとしたが、こ
れに代えて、ダウン・カウンタやＭ系列カウンタを用い
てもよいし、カウンタ生成に他の乱数発生器を用いても
よく、どのカウンタの構成にするかはそれぞれのカウン
タ毎に設定できる。

【００５８】また、上記実施例２では、カウンタ群３
７、３９のカウンタ１〜６を全てアップ・カウンタとし
たが、これに限らず、書き込みアドレスと読み出しアド
レスの互いの関係が上記実施例２と対応していれば、ダ
ウン・カウンタやＭ系列カウンタを用いてもよいし、カ
ウンタ生成に他の乱数発生器を用いてもよく、どのカウ
ンタの構成にするかはそれぞれのカウンタ毎に設定でき
る。

【００５９】また、上記実施例１では、下位アドレス生
成手段９によって発生された値をアドレスの下位ビット
に、上位アドレス生成手段１０によって発生された値を
アドレスの上位ビットとしたが、下位アドレス生成手段
９によって発生された値をアドレスの上位ビットに、上
位アドレス生成手段１０によって発生された値をアドレ
スの下位ビットとする構成としてもよく、ａ×ｂで表さ
れる２次元メモリを使用する場合には、一方を行アドレ
ス、他方を列アドレスとする構成としてもよい。

【００６０】また、上記実施例２では、下位アドレス生
成手段３３によって発生された値をアドレスの下位ビッ
トに、上位アドレス生成手段３４によって発生された値
をアドレスの上位ビットとしたが、下位アドレス生成手
段３３によって発生された値をアドレスの上位ビット
に、上位アドレス生成手段３４によって発生された値を
アドレスの下位ビットとする構成としてもよく、ａ×ｂ
で表される２次元メモリを使用する場合には、一方を行
アドレス、他方を列アドレスとする構成としてもよい。

【００６１】また、上記実施例１、２では、各ｃｈに対
する長方形状のメモリ領域の与え方を図２、４のように
行ったが、この与え方のみに限定されるものではなく、
各ｃｈのメモリ領域の対称性を利用して、全体としてメ
モリ領域を長方形状に構成してもよい。

【００６２】また、上記実施例１では、全体のメモリ領
域の与え方を図２のように長方形状としたが、この形状
のみに限定されるものではなく、各ｃｈに与えるメモリ
領域の大きさが実施例１と等しく、そのメモリ領域の形
状に対応するアドレスをアドレス生成手段４で生成する
構成とすれば、階段状や、他の形状でもよい。

【００６３】また、上記実施例２では、全体のメモリ領
域の与え方を図４のように長方形状としたが、この形状
のみに限定されるものではなく、各ｃｈに与えるメモリ
領域の大きさが実施例２と等しく、書き込みアドレスと
読み出しアドレスの互いの関係が上記実施例２と対応し
ていれば、階段状や、他の形状でもよい。

【００６４】また、上記実施例２においては、使用する
メモリ領域を（Ｎ／２）・（Ｉ＋１）バイトとしたが、
各ｃｈに与えるメモリ領域を等しい容量ずつ増加させ、
カウンタ群３７、３９を、書き込みデータに対応する読
み出しデータを出力するカウンタ値を出力する構成とす
れば、使用するメモリ領域はＮ・Ｉバイト未満の範囲
で、（Ｎ／２）・（Ｉ＋１）バイト以上としてもよい。

【００６５】また、上記実施例１、２では、符号語長Ｎ
＝１８、インターリーブの深さＩ＝６、Ｍ＝Ｎ／１＝３
としたが、これらの値のみに限定されるものではない。

【００６６】また、上記実施例１、２におけるバイトと
いう単位は必ずしも８ビットに限らず、ある一定のビッ
トの組をを一組とした単位である。

【００６７】また、上記実施例１、２では、インターリ
ーブ回路を専用のハードウェアにより構成したが、これ
に限らず、同様の機能をコンピュータを用いてソフトウ
ェア的に実現しても勿論よい。

【００６８】

【発明の効果】以上のように本発明は、アドレス生成の
方法を工夫することにより、従来のインターリーブ回路
と比較して、使用するメモリ領域を半分以下にする優れ
たインターリーブ回路を実現でき、また従来のインター
リーブ回路と同じメモリ領域を使用した場合に、インタ
ーリーブの深さを２倍以上に大きくするインターリーブ
回路を構成できるので、バースト誤りに対する拡散能力
をを２倍以上に高めることができる優れたインターリー
ブ回路を実現できるものである。

【図面の簡単な説明】

【図１】本発明の一実施例（実施例１）のインターリー
ブ回路のブロック図

【図２】同実施例のメモリ領域の使用法の一例の説明図

【図３】他の実施例（実施例２）のインターリーブ回路
のブロック図

【図４】同実施例のメモリ領域の使用法の一例の説明図

【図５】シフトレジスタを用いて構成した従来のインタ
ーリーブ回路のブロック図

【図６】シフトレジスタを用いて構成した従来のデイン
ターリーブ回路のブロック図

【図７】メモリを用いて構成されたインターリーブ回路
の従来のメモリ領域の使用法の説明図

【符号の説明】

１入力端子２出力端子３メモリ４アドレス生成手段５制御タイミング生成手段６書き込み手段７読み出し手段８出力タイミング調整手段９下位アドレス生成手段１０上位アドレス生成手段１１カウンタ群１２下位アドレスセレクタ１３出力タイミング調整手段１４セレクト信号発生手段１５メモリ制御手段１６カウンタ制御手段１７データセレクタ３１アドレス生成手段３２制御タイミング生成手段３３下位アドレス生成手段３４上位アドレス生成手段３５下位読み出しアドレス生成手段３６下位書き込みアドレス生成手段３７カウンタ群３８下位読み出しアドレスセレクタ３９カウンタ群４０下位書き込みアドレスセレクタ４１カウンタ制御手段５１データ入力端子５２データ出力端子５３シフトレジスタ６１データ入力端子６２データ出力端子６３シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】インターリーブすべきバイト間隔をＮバイ
ト、インターリーブの深さをＩとするとき、ディジタル
信号を読み書き可能なメモリと、前記メモリの（Ｎ／
２）・（Ｉ−１）バイト以上Ｎ・Ｉバイト未満の領域に
アクセスするアドレスを生成するアドレス生成手段と、
前記メモリ及び、前記アドレス生成手段を制御するタイ
ミングを調整する制御タイミング調整手段とを備えたこ
とを特徴とするインターリーブ回路。
【請求項２】アドレス生成手段は、（Ｎ／２）・（Ｉ−
１）バイトのメモリ領域のみにアクセスするアドレスを
生成することを特徴とする請求項１記載のインターリー
ブ回路。
【請求項３】アドレス生成手段は、長方形状のメモリ領
域を使用するアドレスを生成することを特徴とする請求
項２記載のインターリーブ回路。
【請求項４】アドレス生成手段は、（Ｎ／２）・（Ｉ＋
１）バイトのメモリ領域のみにアクセスするアドレスを
生成することを特徴とする請求項１記載のインターリー
ブ回路。
【請求項５】アドレス生成手段は、長方形状のメモリ領
域を使用するアドレスを生成することを特徴とする請求
項４記載のインターリーブ回路。