KR100359814B1 - 인터리버 메모리 제어 장치 및 방법 - Google Patents

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Abstract

본 발명은 인터리버 메모리 제어 장치 및 방법에 관한 것으로 특히 코드분할 다중접속 이동통신 시스템의 송신 데이터 처리시 사용되는 인터리버 메모리의 어드레싱 및 액세스 방법을 개선하여 메모리 액세스에 사용되는 전력 소모의 감소 및 데이터 액세스 속도를 증가시킬 수 있는 인터리버 메모리 제어 장치 및 방법에 관한 것이다. 이와 같은 인터리버 메모리 제어 장치는 코드 심볼 데이터를 저장하는 블록 인터리버 메모리부와, 상기 블록 인터리버 메모리부에서 코드 심볼 데이터를 전송받는 메모리부와, 상기 메모리부로부터 코드 심볼 데이터를 입력받아 디코딩을 실시하는 다수의 인덱스 디코더와, 상기 블록 인터리버 메모리부와 상기 다수의 인덱스 디코더에 제어신호를 전송하는 어드레스 발생 및 제어 로직부로 구성된다.

Description

인터리버 메모리 제어 장치 및 방법{Interleaver memory control apparatus and method}
본 발명은 인터리버 메모리 제어에 관한 것으로 특히 코드분할 다중접속 이동통신 시스템의 송신 데이터 처리시 사용되는 인터리버 메모리의 어드레싱 및 액세스 방법을 개선하여 메모리 액세스에 사용되는 전력 소모의 감소 및 데이터 액세스 속도를 증가시킬 수 있는 인터리버 메모리 제어 장치 및 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 일반적인 코드분할 다중접속 시스템의 인터리버 메모리 데이터의 리드 어드레싱을 설명하기로 한다.
도 1은 일반적인 코드분할 다중접속 시스템의 블록 구성도이다.
일반적인 코드분할다중접속(이하 CDMA라 약칭 함) 시스템은 아날로그 음성입력이 펄스 코드 변조(PCM)되고, 보코더(Vocoder)되어 프레임 품질 지시자(1)로 입력되면, 엔코더 테일 8비트 추가(2)후 길쌈 부호화(Convolutional Encoder)(R=1/3,K=9)(역방향 통화채널의 경우)(1개의 비트 입력에 대해 3개의 심볼이 생기므로 9.6Kbps의 입력에 대해 28.8Kbps의 출력이 생김)(3)한다. 이어서 코드 심볼 반복기(Symbol repetition)(4), 블록 인터리버(Block Interleaver)(5)를 통해 64-ary 직교 변조기(6)에서 블록 인터리버(5)를 거친 28.8Kbps의 출력을 6심볼씩 디코딩하여 하나의 인덱스를 이용하여 64개의 월시(Walsh) 코드중 하나를 선택하여 6심볼 대신 선택한 월시 코드를 전송한다. 이때, 6비트로 지정할 수 있는 가지수는 26=64이다. 그리고, 64-ary 직교 변조기(6)에서 6심볼씩 자르면 28.8/6=4.8Kbps가 되고, 이것들이 64chip들을 만들어 내므로 28.8/6*64=307.2Kcps가 된다. 이어서 데이터 버스트 랜덤화기(7) 및 변조기(8)를 거쳐 데이터가 전송된다.
도 2는 종래 인터리버 메모리 맵을 나타낸 도면이고, 도 3은 종래 메모리 데이터의 리드 어드레싱을 설명하기 위한 도면이다.
종래 인터리버 메모리 맵은 인터리버 메모리의 데이터 포지션(position) 및 어드레싱(addressing)에 대한 구성을 나타낸 것으로, CDMA 시스템에서는 가변 데이터 레이트(variable data rate)를 지원하고 있고, 각각의 데이터 레이트에 따라 구성된 데이터의 특성을 설명하기 위한 것이다.
종래 데이터 레이트는 풀 레이트(Full rate), 하프 레이트(Half rate), 쿼터(Quarter rate) 및 에이트 레이트(Eight rate)가 있는데, 데이터 처리의 용이성을 위하여 풀 레이트를 제외한 데이터 레이트(하프, 쿼터 및 에이트 레이트)에 대하여는 코드 심볼 반복을 실시하여 풀 레이트와 동일한 데이터 사이즈로 만든다.
이동통신 시스템에서는 무선(air) 인터페이스를 통하여 데이터 전송이 이루어지고, 따라서 각종 노이즈(noise)에 대하여 예기치 않은 데이터의 손실이 발생할 수 있다. 이러한 경우에 디지털 통신 시스템의 특성상 버스트(burst) 에러가 아닌경우에는 몇 개의 에러에 대해서는 교정(correction) 능력을 가진다. 이렇게 전송데이터의 버스트 에러를 방지하기 위한 보편적인 방법이 인터리빙(interleaving) 기술이다.
종래에는 이러한 인터리빙 기술이 심플하게 메모리 뱅크와 일정한 패턴으로 발생(generation)하는 어드레스 발생기를 구성하여 심볼 반복기로부터 전송되는 시리얼 데이터를 도 3에 나타낸 종래 인터리버 맵의 위치에 1부터 576까지의 1프레임 데이터를 라이트(write) 한다. 이때의 라이트 어드레스는 Row(1 ∼ 32), Column(1 ∼ 18)= 576까지 연속적으로 발생한다.
이와 같은 라이트 동작 후에 데이터 리드 아웃 동작은 CDMA 통신 규약에서 정하는 순서대로 액세스 하는데 이 방법은 인터리버 메모리의 Row(1 ∼ 32)순서대로 진행된다.
규약에서 정하는 액세스 Row의 순서는 다음과 같다.
풀 레이트(Full rate) : 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19, 20,21,22,23,24,25,26,27,28,29,30,31,32.
하프 레이트(Half rate) : 1,3,2,4,5,7,6,8,9,11,10,12,13,15,14,16,17,19, 18,20,21,23,22,24,25,27,26,28,29,31,30,32.
쿼터(Quarter rate):1,5,2,6,3,7,4,8,9,13,10,14,11,15,12,16,17,21,18,22, 19,23,20,24,25,29,26,30,27,31,28,32.
에이트 레이트(Eight rate) :1,9,2,10,3,11,4,12,5,13,6,14,7,15,8,16,17, 25,18,26,9,7,20,28,21,29,22,30,23,31,24,32.
즉 데이터 라이트 동작은 시리얼 입력의 순서대로(데이터의 연속성을 유지) 1∼ 576까지 라이트하고, 데이터 리드는 정해진 Row 단위로 액세스함으로써 데이터의 연속성을 지향하면서 데이터의 버스트 에러에 대비하기 위한 데이터 스프레드(spread)가 이뤄진다.
이와 같은 종래 인터리버 메모리 제어에 있어서는 인터리버 메모리의 동작이 데이터 비트 단위로 연속적으로 이루어지므로 매 데이터 프레임(20ms)마다 인터리버 메모리의 동작을 반복하고 이로 인해 메모리 액세스 및 어드레스 발생이 매번 이루어지므로 이동 통신 시스템에서 요구되는 신속한 데이터 처리 및 전력 소모의 최소화에 많은 제약이 되고 특히 휴대폰의 경우에 배터리에서 전력 손실이 발생되는 문제점이 있었다.
본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 송신 데이터 처리시 사용되는 인터리버 메모리의 어드레싱 및 액세스 방법을 개선하여 메모리 액세스에 사용되는 전력 소모의 감소 및 데이터 액세스 속도를 증가시킬 수 있는 인터리버 메모리 제어 장치 및 방법을 제공하기 위한 것이다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 코드 심볼 데이터를 저장하는 블록 인터리버 메모리부와, 상기 블록 인터리버 메모리부에서 코드 심볼 데이터를 전송받는 메모리부와, 상기 메모리부로부터 코드 심볼 데이터를 입력받아 디코딩을 실시하는 다수의 인덱스 디코더와, 상기 블록 인터리버 메모리부와 상기 다수의 인덱스 디코더에 제어신호를 전송하는 어드레스 발생 및 제어 로직부로 구성된다.
이상과 같은 다른 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 블록 인터리버 메모리부에서 설정된 비트(bit) 수만큼 복수개의 행(row)과, 복수개의 열(column) 방향으로 코드 심볼 데이터를 저장하는 단계와, 상기 블록 인터리버 메모리부에서 한 클럭(clock)마다 한 개씩의 상기 행(row) 방향의 모든 코드 심볼 데이터를 메모리부로 전송하는 단계와, 상기 메모리부에서 복수개의 인덱스 디코더로 상기 하나의 행 방향의 코드 심볼 데이터를 상기 인덱스 디코더의 개수로 분할하여 전송하는 단계와, 상기 복수개의 인덱스 디코더의 각각에서 상기 전송된 심볼 데이터를 인덱스 디코딩하는 단계로 이루어진다.
도 1은 일반적인 코드분할 다중접속 시스템의 블록 구성도
도 2는 종래 인터리버 메모리 맵을 나타낸 도면
도 3은 종래 메모리 데이터의 리드 어드레싱을 설명하기 위한 도면
도 4는 본 발명에 따른 인터리버 메모리 및 제어 로직을 설명하기 위한 블록 구성도
도 5는 본 발명에 따른 인터리버 메모리의 동작을 설명하기 위한 도면
도 6은 본 발명 제 1 실시예에 따른 인터리버 메모리의 리드 어드레싱 및 해당 데이터의 출력값을 나타낸 도면
도 7은 본 발명 제 2 실시예에 따른 인터리버 메모리의 리드 어드레싱 및 해당 데이터의 출력값을 나타낸 도면
도 8은 본 발명 제 3 실시예에 따른 인터리버 메모리의 리드 어드레싱 및 해당 데이터의 출력값을 나타낸 도면
도 9는 본 발명 제 4 실시예에 따른 인터리버 메모리의 리드 어드레싱 및 해당 데이터의 출력값을 나타낸 도면
*도면의 주요 부분에 대한 부호의 설명*
10 : 어드레스 발생 및 제어 로직부 11 : 블록 인터리버 메모리부
12 : 쉬프트 레지스터 13 : 인덱스 디코더부
14 : 64-ary 직교 변조기
이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.
도 4는 본 발명에 따른 인터리버 메모리 및 제어 로직을 설명하기 위한 블록 구성도이고, 도 5는 본 발명에 따른 인터리버 메모리의 동작을 설명하기 위한 도면이며, 도 6은 본 발명 제 1 실시예에 따른 인터리버 메모리의 리드 어드레싱 및 해당 데이터의 출력값을 나타낸 도면이고, 도 7은 본 발명 제 2 실시예에 따른 인터리버 메모리의 리드 어드레싱 및 해당 데이터의 출력값을 나타낸 도면이며, 도 8은 본 발명 제 3 실시예에 따른 인터리버 메모리의 리드 어드레싱 및 해당 데이터의 출력값을 나타낸 도면이고, 도 9는 본 발명 제 4 실시예에 따른 인터리버 메모리의 리드 어드레싱 및 해당 데이터의 출력값을 나타낸 도면이다.
본 발명에 따른 인터리버 메모리 및 제어 로직은 행(row)과 열(column) 방향으로 코드 심볼 데이터를 저장하는 블록 인터리버 메모리부(11)와, 상기 블록 인터리버 메모리부(11)에서의 하나의 행(row) 방향의 코드 심볼 데이터를 순차적으로 전송받는 메모리인 쉬프트 레지스터(12)와, 상기 쉬프트 레지스터(12)에 전송된 복수개의 코드 심볼 데이터를 64-ary 직교 변조를 위한 인덱스 디코딩을 실시하는 복수개의 인덱스 디코더(13a,13b,13c)와, 상기 블록 인터리버 메모리부(11)로 인터리버 메모리 액세스를 위한 메모리 액세스 어드레스를 발생시키고, 쉬프트 레지스터(12) 및 복수개의 인덱스 디코더(13a,13b,13c)를 제어하는 제어 신호를 발생시키는 어드레스 발생 및 로직 제어부(10)로 구성된다.
이와 같은 본 발명 인터리버 메모리 제어 장치는 일정 사이즈(예를 들면, 576비트)의 메모리인 블록 인터리버 메모리부(11)에 코드 심볼 반복기(도 1의 4)에서 전송되는 심볼 코드가 열(column) 방향으로 순차적으로 라이트(write)된다. 이때, 행(Row)으로는 1 ∼ 32비트의 심볼 코드가 열(column)로는 1 ∼ 18비트의 심볼코드가 라이트 된다. 이는 도 5에 나타낸 바와 같은 인터리버 메모리의 동작을 설명하기 위한 도면을 보면 이해할 수 있을 것이다.
이어 블록 인터리버 메모리부(11)의 행(row) 및 열(column)로 설정된 메모리만큼의 심볼 코드가 전부 라이트되면, 어드레스 발생 및 로직 제어부(10)는 1번째에서부터 32번째 행(row)방향의 코드 심볼 데이터(1 ∼ 32-Row Data)를 한번에 한 행(row)씩 순차적으로 쉬프트 레지스터(12)로 전송하도록 제어한다. 즉, 한번에 18비트의 행(row) 데이터를 전송한다.
이어서, 쉬프트 레지스터(12)는 블록 인터리버 메모리부(11)에서 전송된 18비트의 데이터를 어드레스 발생 및 제어 로직부(10)의 데이터 셀렉트 신호에 따라 1클럭 사이클(clock cycle)에 18비트의 데이터를 쉬프트 레지스터로 전송 후 제어로직부(10)의 데이터 셀렉터 신호에 따라 6심볼(symbol) 단위로 제 1부터 제 3 인덱스 디코더(13a,13b,13c)에 분산 전송한다.
즉, 총 576비트의 코드 심볼 데이터에 대하여 제 1 인덱스 디코더(13a)에는 제 1부터 제 192 비트의 코드 심볼 데이터가, 제 2 인덱스 디코더(13b)에는 제 193부터 제 384 비트의 코드 심볼 데이터가, 제 3 인덱스 디코더(13c)에는 제 385부터 제 576 비트의 코드 심볼 데이터가 분산 전송된다.
그러면 제 1부터 제 3 인덱스 디코더(13a,13b,13c)에서는 64-ary 직교 변조를 위한 인덱스 디코딩을 실시한다.이때 디코더는 어떤 규칙에 따라 부호로 변환된 데이터를 원래의 형태로 변환하는 장치로써, 통상적으로 연속적인 2진수를 입력받아 하나의 10진수의 출력 값으로 만든다.본 발명은 이와 같은 디코더의 기본 동작을 이용하여, 1클럭 사이클에 6심볼 단위로 제 1 부터 제 3 인덱스 디코더(13a,13b,13c)에 분산 전송된 심볼 데이터를 각각의 인덱스 디코더에서 입력 6심볼(즉 6비트(Bits))을 출력 1인덱스(Index)로 출력한다. 즉 6 ×1 디코더로 동작시킨다.예를 들면, Binary표현 10진법 표현6-Symbol (000000) ==> 디코더 출력 (0)(000001) ==> 디코더 출력 (1)(000010) ==> 디코더 출력 (2)(000011) ==> 디코더 출력 (3). ==> .. ==> .. ==> .(111101) ==> 디코더 출력 (61)(111110) ==> 디코더 출력 (62)(111111) ==> 디코더 출력 (63)이때, 도 6부터 도 9는 제 1 인덱스 디코더(13a)에서 실행되는 디코딩을 설명하기로 한다.
이때, 코드 심볼 반복기에서 반복되어 전송된 데이터의 메모리 액세스는 실시하지 않는다. 즉, 종래에는 풀 레이트(도 6)를 제외한 하프 레이트(도 7), 쿼터 레이트(도 8) 및 에이트 레이트(도 9)의 데이터는 데이터 처리의 용이성을 위하여 각각 1회/3회/7회의 데이터 반복을 블록 인터리버 메모리부의 이전 블록인 코드 심볼 반복기에서 실시하는데, 본 발명에서는 도 7부터 도 9에 나타낸 바와 같이 코드 심볼 반복 부분(음영(shadow)데이터)에 대하여는 블록 인터리버 메모리부(11)에서 액세스하지 않고 이미 쉬프트 레지스터(12)로 전송된 데이터를 쉬프트 레지스터(12)의 반복 액세스로 해결한다.
따라서 제 1 인덱스 디코더(13a)에서의 동작은 풀 레이트를 나타낸 도 6에서는 행(row) 어드레스에 따라서 출력 데이터는 1 행(row)부터 16 행(row)까지의 1부터 192의 모든 코드 심볼이 정렬(array)되고, 1 행부터 16행까지의 모든 데이터는 유효한 데이터이다.
그리고, 하프 레이트를 나타낸 도 7에서는 행(row) 어드레스에 따라서 출력 데이터는 1 행(row), 3, 5, 7, 9, 11, 13 및 15 행(row)까지의 1부터 96의 코드 심볼이 정렬(array)되고, 유효한 데이터는 1 행(row), 3, 5, 7, 9, 11, 13 및 15 행(row)의 데이터가 된다.
또한, 쿼터 레이트를 나타낸 도 8에서는 행(row) 어드레스에 따라서 출력 데이터는 1 행(row), 5, 9 및 13 행(row)까지의 1부터 64의 코드 심볼이 정렬(array)되고, 유효한 데이터는 1 행(row), 5, 9 및 13 행(row)의 데이터가 된다.
마지막으로 에이트 레이트를 나타낸 도 9에서는 행(row) 어드레스에 따라서 출력 데이터는 1 행(row) 및 9 행(row)까지의 1부터 24의 코드 심볼이 정렬(array) 되고 유효한 데이터는 1행 및 9행의 데이터가 된다.
이와 같은 도 7부터 도 9에서는 유효하지 않은 데이터에 대하여는 앞에서도 설명한 바와 같이 음영(shadow) 처리를 하였다.
이상의 설명에서와 같은 본 발명은 다음과 같은 효과가 있다.
첫째, 쉬프트 레지스터를 이용하여 데이터를 액세스함으로써 메모리 액세스를 위한 심플 어드레싱 및 데이터 액세스 속도가 향상된다. 따라서 전체 시스템 성능이 향상된다.
둘째, 쉬프트 레지스터를 이용하여 반복 데이터의 연속적인 액세스를 통한 메모리 액세스 횟수를 줄일 수 있으므로 메모리 액세스 전력이 감소되어, 전체 시스템에서 소요되는 전력이 감소되므로 이통통신 시스템뿐만 아니라 특히 휴대폰에서의 전력 소모를 줄일 수 있다.
셋째, 인덱스 디코더를 사용하여 64-ary 직교 변조기의 구동 속도를 향상시키므로 통신 시스템의 전반적인 성능을 향상시킬 수 있다.

Claims (9)

  1. 코드 심볼 데이터를 저장하는 블록 인터리버 메모리부와;
    상기 블록 인터리버 메모리부에서 코드 심볼 데이터를 전송받는 메모리부와;
    상기 메모리부로부터 코드 심볼 데이터를 입력받아 디코딩을 실시하는 다수의 인덱스 디코더와;
    상기 블록 인터리버 메모리부와 상기 다수의 인덱스 디코더에 제어신호를 전송하는 어드레스 발생 및 제어 로직부로 구성된 것을 특징으로 하는 인터리버 메모리 제어장치.
  2. 삭제
  3. 블록 인터리버 메모리부에서 설정된 비트(bit) 수만큼 복수개의 행(row)과, 복수개의 열(column) 방향으로 코드 심볼 데이터를 저장하는 단계와;
    상기 블록 인터리버 메모리부에서 한 클럭(clock)마다 한 개씩의 상기 행(row) 방향의 모든 코드 심볼 데이터를 메모리부로 전송하는 단계와;
    상기 메모리부에서 복수개의 인덱스 디코더로 상기 하나의 행 방향의 코드 심볼 데이터를 상기 인덱스 디코더의 개수로 분할하여 전송하는 단계와;
    상기 복수개의 인덱스 디코더의 각각에서 상기 전송된 심볼 데이터를 인덱스 디코딩하는 단계로 이루어지는 것을 특징으로 하는 인터리버 메모리 제어 방법.
  4. 제 3 항에 있어서,
    상기 블록 인터리버 메모리부는 다수의 행과 열 방향으로 코드 심볼 데이터를 저장하는 것을 특징으로 하는 인터리버 메모리 제어방법.
  5. 제 3 항에 있어서,
    상기 블록 인터리버 메모리부는 한 클럭마다 한 개씩 행 방향의 모든 코드 심볼 데이터를 메모리부로 전송하는 것을 특징으로 하는 인터리버 메모리 제어방법.
  6. 제 1 항에 있어서,
    상기 블록 인터리버 메모리부는 복수의 행과 복수의 열 방향으로 코드 심볼 데이터를 저장하는 것을 특징으로 하는 인터리버 메모리 제어장치.
  7. 제 1 항에 있어서,
    상기 메모리부는 상기 블록 인터리버 메모리부로부터 하나의 행 방향의 코드 심볼 데이터를 순차적으로 전송받는 것을 특징으로 하는 인터리버 메모리 제어장치.
  8. 제 1 항에 있어서,
    상기 인덱스 디코더는 64-ary 직교변조를 위한 인덱스 디코딩을 하는 것을 특징으로 하는 인터리버 메모리 제어장치.
  9. 제 1 항에 있어서,
    상기 어드레스 발생 및 제어 로직부는 상기 블록 인터리버 메모리부로 한번에 하나의 행 방향의 모든 데이터를 전송하도록 제어신호를 발생하고 상기 메모리부와 다수의 인덱스 디코더를 제어하는 제어신호를 발생시키는 것을 특징으로 하는 인터리버 메모리 제어장치.
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