JP2001230680A - インタリーブ装置およびデインタリーブ装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリのアクセス速度を高くすることができ
るインタリーブ装置およびデインタリーブ装置を提供す
る。 【解決手段】 送信すべきシリアルデータは、直列−並
列変換器で４つのデータ列に順に変換され、１番目と４
番目のデータ列は、第１のメモリ２１ａに、列方向の奇
数位置と偶数位置に行ごとに順に書き込まれ、２番目と
３番目のデータ列は、第２のメモリ２１ｂに、列方向の
偶数位置と奇数位置に行ごとに順に書き込まれる。この
書き込み後、第１、第２のメモリ２１ａ、２１ｂから行
方向に列ごとにデータが順に読み出され、それぞれを奇
数位置と偶数位置に配置して、出力するシリアルデータ
が生成される。このようにしてサイクルシフトインタリ
ーブを行った信号が出力される。デインタリーバでは、
上記したインタリーブと逆の動作を行ってデータを元に
戻す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、無線通信システム
等に用いられるインタリーブ装置およびデインタリーブ
装置に関する。

【０００２】

【従来の技術】無線通信システムでは、符号化された信
号に、ランダムノイズやフェージング等により、ランダ
ム誤りやバースト誤りが発生する。そこで、部分的に連
続して誤るバースト誤りに対し、順番を入れ替えるイン
タリーブを行うことによって誤りビットを分散させるこ
とが行われている。

【０００３】このインタリーブを用いた通信システムの
構成を図１１に示す。

【０００４】送信側では、情報源１からの送信すべき情
報が、誤り訂正符号化器２に入力され、畳み込み符号ま
たはブロック符号等による誤り訂正符号化が行われる。
この誤り訂正符号化器２の出力は、インタリーバ３に入
力される。

【０００５】インタリーバ３は、書き込みアドレス制御
器３ａと、メモリ３ｂと、読み出しアドレス制御器３ｃ
などから構成されている。誤り訂正符号化器２から出力
されたシリアルデータは、書き込みアドレス制御器３ａ
の制御によって、メモリ３ｂに順に書き込まれる。この
場合、図１２に示すように、例えばマトリクスの列方向
（カラム方向）に行ごとにデータが順に書き込まれ、メ
モリ３ｂにデータがマトリクス状に配置される。この書
き込み後、読み出しアドレス制御器３ｃの制御によっ
て、メモリ３ｂからデータが順に読み出される。この場
合、書き込みとは異なる方向、例えばマトリクスの行方
向（ロウ方向）に列ごとにデータが順に読み出される。
このようなインタリーブ（以下、ロウカラムインタリー
ブという）を行うことによって、送信すべきシリアルデ
ータのビットの順番が入れ替えられる。

【０００６】そして、インタリーバ３から出力されたシ
リアルデータは、変調器４に入力され、ＱＰＳＫなどの
所定の変調方式で変調される。この変調後、ＲＦ・通信
路５を介して送信が行われる。

【０００７】一方、受信側では、ＲＦ・通信路６を介し
て受信された信号が、復調器７に供給されて復調され
る。この復調された信号はデインタリーバ８に入力され
る。

【０００８】デインタリーバ８は、書き込みアドレス制
御器８ａと、メモリ８ｂと、読み出しアドレス制御器８
ｃなどから構成されている。復調器７から出力されたシ
リアルデータは、書き込みアドレス制御器８ａの制御に
よって、メモリ８ｂに順に書き込まれる。この場合、図
１２に示すように、例えばマトリクスの行方向に列ごと
にデータが順に書き込まれ、メモリ８ｂにデータがマト
リクス状に配置される。この書き込み後、読み出しアド
レス制御器８ｃの制御によって、メモリ８ｂからデータ
が順に読み出される。この場合、書き込みとは異なる方
向、例えばマトリクスの列方向に行ごとにデータが順に
読み出される。このようなデインタリーブを行うことに
よって、シリアルデータのビットが元の順番に戻され
る。

【０００９】そして、デインタリーバ８から出力された
シリアルデータは、誤り訂正復号器９に入力され、誤り
訂正の復号が行われる。この後、データ復調が行われ
る。

【００１０】上記した構成において、変調器４による変
調としては、ＱＰＳＫ以外に１６ＱＡＭ変調などが用い
られる。このような１６ＱＡＭ変調を行う場合、ロウカ
ラムインタリーブを行った後の信号に対し偶数番目に送
信されるビットの誤り率が高くなることがわかっている
（図１２中の斜線部分参照）。このため、デインタリー
ブにおいてメモリ中に誤り率の高いビットが列方向に連
続し、デインタリーブ後の信号において誤り率の低いビ
ットと誤り率の高いビットが連続することになり、復号
を行う場合に特性が悪化することになる。

【００１１】そこで、このような問題を解決するため、
サイクルシフトインタリーブを行うことが提案されてい
る。このサイクルシフトインタリーブは、図１３に示す
ように、メモリに書き込まれたデータに対し偶数カラム
のデータを２ビットごとその順序を入れ替えて読み出し
を行う。また、そのデインタリーブにおいても、図１４
に示すように、メモリに書き込まれたデータに対し偶数
行のデータを２ビットごとその順序を入れ替えて読み出
しを行う。その結果、図１５に示すように、インタリー
ブ後の信号に対し偶数番目に送信されるビットの誤り率
が高くなったとしても、デインタリーブにおいてメモリ
中に誤り率の高いビットが分散するため、デインタリー
ブ後の信号は、誤り率の低いビットと誤り率の高いビッ
トが分散した信号となる。

【００１２】

【発明が解決しようとする課題】上記したロウカラムイ
ンタリーブおよびサイクルシフトインタリーブのいずれ
の場合においても、インタリーバおよびデインタリーバ
では、それぞれ１つのメモリを用いてデータの書き込み
および読み出しが行われる。実際には、２つのメモリを
用い、一方のメモリにデータの書き込みを行っている
間、他方のメモリからデータの読み出しを行い、他方の
メモリにデータの書き込みを行っている間、一方のメモ
リからデータの読み出しを行っている。この場合でも、
データの書き込みは１つのメモリに対して行い、データ
の読み出しは１つのメモリから行われる。

【００１３】このような構成の場合、データの伝送速度
が低いときには、１つのメモリに対するデータの書き込
みおよび読み出しのアクセス速度は十分耐えうるものと
なるが、データの伝送速度が高くなると、メモリのアク
セス速度が追いつかなくなるという問題がある。

【００１４】本発明は、メモリのアクセス速度を高くす
ることができるインタリーブ装置およびデインタリーブ
装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、メモリとして第１、第
２のメモリを有し、送信すべきシリアルデータを所定数
のデータからなるデータ列に振り分けて、第１、第２の
メモリに並列的に書き込み、第１、第２のメモリから並
列的にデータを読み出して、インタリーブされたシリア
ルデータを生成するようにしたことを特徴としている。

【００１６】このように２つのメモリを用いて並列的な
書き込みおよび読み出しを行うことにより、インタリー
ブ装置におけるメモリのアクセス速度を高くすることが
できる。

【００１７】請求項２に記載の発明では、メモリとして
第１、第２のメモリを有し、受信後のシリアルデータを
所定数のデータからなるデータ列に振り分けて、第１、
第２のメモリに並列的に書き込み、第１、第２のメモリ
から並列的にデータを読み出して、デインタリーブされ
たシリアルデータを生成するようにしたことを特徴とし
ている。

【００１８】このように２つのメモリを用いて並列的な
書き込みおよび読み出しを行うことにより、デインタリ
ーブ装置におけるメモリのアクセス速度を高くすること
ができる。

【００１９】また、請求項３、５、７、９に記載の発明
では、サイクルシフトインターリーブを行い、かつメモ
リのアクセス速度を高くすることができるインタリーブ
装置を提供することができ、請求項４、６、８、１０に
記載の発明では、インタリーブされた信号に対してデイ
ンタリーブを行い、かつメモリのアクセス速度を高くす
ることができるデインタリーブ装置を提供することがで
きる。

【００２０】

【発明の実施の形態】（第１実施形態）図１に本発明の
第１実施形態に係る通信システムの送信側の構成を示
し、図２に受信側の構成を示す。この通信システムは、
従来技術で説明したサイクルシフトインタリーブおよび
デインタリーブを行うように構成されている。

【００２１】送信側では、図１に示すように、情報源１
からの送信すべき情報が、誤り訂正符号化器２に入力さ
れ、畳み込み符号またはブロック符号等による誤り訂正
符号化が行われる。

【００２２】この誤り訂正符号化器２から出力されたシ
リアルデータ（データとしてのビットが直列に並んで構
成されたもの）は、直列−並列変換器１０において４つ
のパラレルデータに順に変換され、インタリーバ２０に
入力される。インタリーバ２０は、第１、第２の書き込
みアドレス制御器２１ａ、２１ｂと、第１、第２のメモ
リ２２ａ、２２ｂと、第１、第２の読み出しアドレス制
御器２３ａ、２３ｂなどから構成され、サイクルシフト
インタリーブを行う。そして、インタリーバ２０から出
力されたデータ列は、並列−直列変換器３０においてシ
リアルデータに変換され、その後、変調器４において変
調される。この変調器４では、１６ＱＡＭ変調が行われ
る。

【００２３】次に、上記した直列−並列変換器１０、イ
ンタリーバ２０および並列−直列変換器３０の動作を図
３を参照して説明する。

【００２４】直列−並列変換器１０に入力されたシリア
ルデータは、直列−並列変換器１０で４つのパラレルデ
ータ（データ列）に順に変換される。具体的には、シリ
アルデータの奇数位置にある８ビットからなる１番目の
データ列と、偶数位置にある８ビットからなる２番目の
データ列と、１番目のデータ列の最後のビットに続いて
奇数位置にある８ビットからなる３番目のデータ列と、
２番目のデータ列の最後のビットに続いて偶数位置にあ
る８ビットからなる４番目のデータ列とを、シリアルデ
ータの３２ビットごとに繰り返し得るように、シリアル
データが変換される。なお、各データ列の識別を容易に
するために、図中に斜線が付されている（後述する説明
に用いる図４〜図１０においても同じ）。

【００２５】この変換されたデータ列は、第１、第２の
書き込みアドレス制御器２１ａ、２１ｂの制御によっ
て、第１、第２のメモリ２２ａ、２２ｂ（１６列×６行
のマトリクス配置で表される書き込み領域をそれぞれ有
する）に、並列的に順に書き込まれる。具体的には、１
番目のデータ列は、第１のメモリ２２ａに、列方向の奇
数位置に行ごとに順に書き込まれ、２番目のデータ列
は、第２のメモリ２２ｂに、列方向の偶数位置に行ごと
に順に書き込まれ、３番目のデータ列は、第２のメモリ
２２ｂに、列方向の奇数位置に行ごとに順に書き込ま
れ、４番目のデータ列は、第１のメモリ２２ａに、列方
向の偶数位置に行ごとに順に書き込まれる。このような
書き込みにより、シリアルデータの各ビットは、第１、
第２のメモリ２１ａ、２１ｂ中に、図３に示すように配
置される。

【００２６】この書き込み後、第１、第２の読み出しア
ドレス制御器２３ａ、２３ｂの制御によって、第１、第
２のメモリ２１ａ、２１ｂからデータが並列的に順に読
み出される。この場合、第１、第２のメモリ２１ａ、２
１ｂから行方向に列ごとにデータがそれぞれ順に読み出
される。

【００２７】そして、第１、第２のメモリ２１ａ、２１
ｂから読み出されたデータ列は、並列−直列変換器３０
でシリアルデータに変換される。この場合、第１のメモ
リ２１ａから読み出されたデータは、出力するシリアル
データの奇数位置に配置され、第２のメモリ２１ｂから
読み出されたデータは、出力するシリアルデータの偶数
位置に配置されるように、変換が行われる。

【００２８】この実施形態では、１番目と４番目のデー
タ列を、第１のメモリ２１ａに、列方向の奇数位置と偶
数位置に行ごとに順に書き込み、２番目と３番目のデー
タ列を、第２のメモリ２１ｂに、列方向の偶数位置と奇
数位置に行ごとに順に書き込み、第１、第２のメモリ２
１ａ、２１ｂから行方向に列ごとにデータを順に読み出
して、それぞれを奇数位置と偶数位置に配置したシリア
ルデータを生成するようにしているから、従来のインタ
リーバと同様、サイクルシフトインタリーブを行った信
号を出力することができる。

【００２９】一方、受信側では、図２に示すように、受
信された信号が、復調器７に供給されて復調される。こ
の復調された信号は、直列−並列変換器４０において２
つのパラレルデータに変換され、デインタリーバ５０に
入力される。デインタリーバ５０は、第１、第２の書き
込みアドレス制御器５１ａ、５１ｂと、第１、第２のメ
モリ５２ａ、５２ｂと、第１、第２の読み出しアドレス
制御器５３ａ、５３ｂなどから構成され、デインタリー
ブを行う。このデインタリーバ５０から出力されたデー
タ列は、並列−直列変換器６０においてシリアルデータ
に変換される。このシリアルデータは、誤り訂正復号器
９に入力されて、誤り訂正の復号が行われる。この後、
データ復調が行われる。

【００３０】上記した直列−並列変換器４０、デインタ
リーバ５０および並列−直列変換器６０の動作を図４を
参照して説明する。

【００３１】直列−並列変換器４０に入力されたシリア
ルデータは、直列−並列変換器４０で２つのパラレルデ
ータ（データ列）に変換される。具体的には、シリアル
データの奇数位置に配置されたビットからなる第１のデ
ータ列と、シリアルデータの偶数位置に配置されたビッ
トからなる第２のデータ列を得るように、シリアルデー
タが変換される。

【００３２】この変換された２つのデータ列は、第１、
第２の書き込みアドレス制御器５１ａ、５１ｂの制御に
よって、第１、第２のメモリ５２ａ、５２ｂ（１６列×
６行のマトリクス配置で表される書き込み領域をそれぞ
れ有する）に、並列的に順に書き込まれる。具体的に
は、シリアルデータの奇数位置に配置されたビットから
なるデータ列は、第１のメモリ５２ａに行方向に列ごと
に順に書き込まれ、またシリアルデータの偶数位置に配
置されたビットからなるデータ列は、第２のメモリ５２
ｂに行方向に列ごとに順に書き込まれる。

【００３３】この書き込み後、第１、第２の読み出しア
ドレス制御器５３ａ、５３ｂの制御によって、第１、第
２のメモリ５２ａ、５２ｂからデータが並列的に順に読
み出される。この場合、第１のメモリ５２ａからは、列
方向の奇数位置に書き込まれている１番目のデータ列
と、列方向の偶数位置に書き込まれている４番目のデー
タ列が、列方向に行ごとに順に読み出される。また、第
２のメモリ５２ｂからは、列方向の偶数位置に書き込ま
れている２番目のデータ列と、列方向の奇数位置に書き
込まれている３番目のデータ列が、列方向に行ごとに順
に読み出される。

【００３４】そして、第１、第２のメモリ５２ａ、５２
ｂから読み出されたデータ列は、並列−直列変換器６０
でシリアルデータに変換される。この場合、１番目のデ
ータ列が８つの奇数位置に配置され、２番目のデータ列
が８つの偶数位置に配置され、３番目のデータ列が１番
目のデータ列の最後のビットに続く８つの奇数位置に配
置され、４番目のデータ列が２番目のデータ列の最後の
ビットに続く８つの偶数位置に配置されるように、デー
タ列が順にシリアルデータに変換される。

【００３５】このようなデインタリーブを行うことによ
り、インタリーブでビット入れ替えが行われたデータを
元に戻すことができる。

【００３６】上記した実施形態によれば、インタリーバ
２０およびデインタリーバ５０において、それぞれ２つ
のメモリを用いて書き込みおよび読み出しを行うように
しているから、メモリへのアクセス速度を高くすること
ができる。 （第２実施形態）この第２実施形態では、通信システム
のブロック構成は図１、図２に示すものと同じであり、
送信側における直列−並列変換器１０、インタリーバ２
０および並列−直列変換器３０と、受信側における直列
−並列変換器４０、デインタリーバ５０および並列−直
列変換器６０の構成が異なる。

【００３７】この実施形態におけるインタリーブおよび
デインタリーブを図５、図６を参照して説明する。

【００３８】送信側では、直列−並列変換器１０によ
り、第１実施形態と同様、１番目から４番目のデータ列
が繰り返し生成される。

【００３９】この変換されたデータ列は、第１、第２の
書き込みアドレス制御器２１ａ、２１ｂの制御によっ
て、第１、第２のメモリ（８列×１２行のマトリクス配
置で表される書き込み領域をそれぞれ有する）２２ａ、
２２ｂに、並列的に順に書き込まれる。この書き込みの
仕方が第１実施形態と異なる。

【００４０】すなわち、図５に示すように、１番目のデ
ータ列は、第１のメモリ２２ａに、列方向に奇数行ごと
に順に書き込まれ、２番目のデータ列は、第２のメモリ
２２ｂに、列方向に奇数行ごとに順に書き込まれ、３番
目のデータ列は、第２のメモリ２２ｂに、列方向に偶数
行ごとに順に書き込まれ、４番目のデータ列は、第１の
メモリ２２ａに、列方向に偶数行ごとに順に書き込まれ
る。このような書き込みにより、シリアルデータの各ビ
ットは、第１、第２のメモリ２２ａ、２２ｂ中に、図５
に示すように配置される。

【００４１】この書き込み後、第１、第２の読み出しア
ドレス制御器２３ａ、２３ｂの制御によって、第１、第
２のメモリ２２ａ、２２ｂからデータが順に読み出され
る。この場合、第１のメモリ２２ａからは、行方向に奇
数位置にあるデータが列ごとに先に順に読み出され、続
いて行方向に偶数位置にあるデータが列ごとに順に読み
出される。また、第２のメモリ２２ｂからは、行方向に
偶数位置にあるデータが列ごとに先に順に読み出され、
続いて行方向に奇数位置にあるデータが列ごとに順に読
み出される。

【００４２】このようにして第１、第２のメモリ２２
ａ、２２ｂから読み出されたデータ列は、第１実施形態
と同様、並列−直列変換器３０によりシリアルデータに
変換される。

【００４３】この実施形態では、１番目と４番目のデー
タ列を、第１のメモリ２２ａに、列方向に奇数行ごと偶
数行ごとにそれぞれ順に書き込み、２番目と３番目のデ
ータ列を、第２のメモリ２２ｂに、列方向に奇数行ごと
偶数行ごとにそれぞれ順に書き込み、第１のメモリ２２
ａから行方向に奇数位置にあるデータを列ごとに先に順
に読み出し続いて行方向に偶数位置にあるデータを列ご
とに順に読み出し、また第２のメモリ２２ｂから行方向
に偶数位置にあるデータを列ごとに先に順に読み出し続
いて行方向に奇数位置にあるデータを列ごとに順に読み
出して、それぞれを奇数位置と偶数位置に配置したシリ
アルデータを生成するようにしているから、従来のイン
タリーバと同様、サイクルシフトインタリーブを行った
信号を出力することができる。

【００４４】また、この実施形態では、第１、第２のメ
モリ２２ａ、２２ｂへの書き込み方を同じにしているた
め、第１実施形態に比べて、データの書き込みを容易に
行うことができる。

【００４５】また、受信側では、直列−並列変換器４０
により第１実施形態と同様、シリアルデータの奇数位置
に配置されたビットからなるデータ列と、シリアルデー
タの偶数位置に配置されたビットからなるデータ列を得
るように、変換が行われる。この変換されたデータ列
は、第１、第２の書き込みアドレス制御器５１ａ、５１
ｂの制御によって、第１、第２のメモリ（８列×１２行
のマトリクス配置で表される書き込み領域をそれぞれ有
する）５２ａ、５２ｂに順に書き込まれる。この書き込
みの仕方が第１実施形態と異なる。

【００４６】すなわち、図６に示すように、シリアルデ
ータの奇数位置に配置されたビットからなるデータ列
は、第１のメモリ５２ａに、まず１行１列目から行方向
の奇数位置に列ごとに順に書き込まれ、その後、２行１
列目から行方向の偶数位置に列ごとに順に書き込まれ
る。また、シリアルデータの偶数位置に配置されたビッ
トからなるデータ列は、第２のメモリ５２ｂに、まず２
行１列目から行方向の偶数位置に列ごとに順に書き込ま
れ、その後、１行１列目から行方向の奇数位置に列ごと
に順に書き込まれる。このような書き込みにより、シリ
アルデータの各ビットは、第１、第２のメモリ５２ａ、
５２ｂ中に、図６に示すように配置される。

【００４７】この書き込み後、第１、第２の読み出しア
ドレス制御器５３ａ、５３ｂの制御によって、第１、第
２のメモリ５２ａ、５２ｂからデータが並列的に順に読
み出される。この場合、第１のメモリ５２ａからは、奇
数行に書き込まれている１番目のデータ列と、偶数行に
書き込まれている４番目のデータ列が、列方向に行ごと
に順に読み出される。また、第２のメモリ５２ｂから
は、奇数行に書き込まれている２番目のデータ列と、偶
数行に書き込まれている３番目のデータ列が、列方向に
行ごとに順に読み出される。

【００４８】そして、第１、第２のメモリ５２ａ、５２
ｂから読み出されたデータ列は、第１実施形態と同様、
並列−直列変換器６０でシリアルデータに変換される。 （第３実施形態）この第３実施形態では、通信システム
のブロック構成は図１、図２に示すものと同じであり、
送信側における直列−並列変換器１０、インタリーバ２
０および並列−直列変換器３０と、受信側における直列
−並列変換器４０、デインタリーバ５０および並列−直
列変換器６０の構成が異なる。

【００４９】この実施形態におけるインタリーブおよび
デインタリーブを図７、図８を参照して説明する。

【００５０】送信側では、直列−並列変換器１０によ
り、第１実施形態と同様、１番目から４番目のデータ列
が繰り返し生成される。

【００５１】この変換されたデータ列は、第１、第２の
書き込みアドレス制御器２１ａ、２１ｂの制御によっ
て、第１、第２のメモリ（８列×１２行のマトリクス配
置で表される書き込み領域をそれぞれ有する）２２ａ、
２２ｂに、並列的に順に書き込まれる。この書き込みの
仕方が第１実施形態と異なる。

【００５２】すなわち、図７に示すように、１番目のデ
ータ列は、第１のメモリ２２ａに、列方向に奇数行ごと
に順に書き込まれ、２番目のデータ列は、第２のメモリ
２２ｂに、列方向に偶数行ごとに順に書き込まれ、３番
目のデータ列は、第２のメモリ２２ｂに、列方向に奇数
行ごとに順に書き込まれ、４番目のデータ列は、第１の
メモリ２２ａに、列方向に偶数行ごとに順に書き込まれ
る。このような書き込みにより、シリアルデータの各ビ
ットは、第１、第２のメモリ２２ａ、２２ｂ中に、図７
に示すように配置される。

【００５３】この書き込み後、第１、第２の読み出しア
ドレス制御器２３ａ、２３ｂの制御によって、第１、第
２のメモリ２２ａ、２２ｂからデータが順に読み出され
る。この場合、第１のメモリ２２ａからは、行方向に奇
数位置にあるデータが列ごとに先に順に読み出され、続
いて行方向に偶数位置にあるデータが列ごとに順に読み
出される。また、第２のメモリ２２ｂからは、行方向に
奇数位置にあるデータが列ごとに先に順に読み出され、
続いて行方向に偶数位置にあるデータが列ごとに順に読
み出される。

【００５４】このようにして第１、第２のメモリ２２
ａ、２２ｂから読み出されたデータ列は、第１実施形態
と同様、並列−直列変換器３０によりシリアルデータに
変換される。

【００５５】この実施形態では、１番目と４番目のデー
タ列を、第１のメモリ２２ａに、列方向に奇数行ごと偶
数行ごとにそれぞれ順に書き込み、２番目と３番目のデ
ータ列を、第２のメモリ２２ｂに、列方向に偶数行ごと
奇数行ごとにそれぞれ順に書き込み、第１のメモリ２２
ａから行方向に奇数位置にあるデータを列ごとに先に順
に読み出し続いて行方向に偶数位置にあるデータを列ご
とに順に読み出し、また第２のメモリ２２ｂから行方向
に奇数位置にあるデータを列ごとに先に順に読み出し続
いて行方向に偶数位置にあるデータを列ごとに順に読み
出して、それぞれを奇数位置と偶数位置に配置したシリ
アルデータを生成するようにしているから、従来のイン
タリーバと同様、サイクルシフトインタリーブを行った
信号を出力することができる。

【００５６】また、この実施形態では、第１、第２のメ
モリ２２ａ、２２ｂからのデータの読み出し方を同じに
しているため、第１実施形態に比べて、データの読み出
しを容易に行うことができる。

【００５７】また、受信側では、直列−並列変換器４０
により第１実施形態と同様、シリアルデータの奇数位置
に配置されたビットからなるデータ列と、シリアルデー
タの偶数位置に配置されたビットからなるデータ列を得
るように、変換が行われる。この変換されたデータ列
は、第１、第２の書き込みアドレス制御器５１ａ、５１
ｂの制御によって、第１、第２のメモリ（８列×１２行
のマトリクス配置で表される書き込み領域をそれぞれ有
する）５２ａ、５２ｂに順に書き込まれる。この書き込
みの仕方が第１実施形態と異なる。

【００５８】すなわち、図８に示すように、シリアルデ
ータの奇数位置に配置されたビットからなるデータ列
は、第１のメモリ５２ａに、まず１行１列目から行方向
の奇数位置に列ごとに順に書き込まれ、その後、２行１
列目から行方向の偶数位置に列ごとに順に書き込まれ
る。また、シリアルデータの偶数位置に配置されたビッ
トからなるデータ列は、第２のメモリ５２ｂに、まず１
行１列目から行方向の奇数位置に列ごとに順に書き込ま
れ、その後、２行１列目から行方向の偶数位置に列ごと
に順に書き込まれる。このような書き込みにより、シリ
アルデータの各ビットは、第１、第２のメモリ５２ａ、
５２ｂ中に、図８に示すように配置される。

【００５９】この書き込み後、第１、第２の読み出しア
ドレス制御器５３ａ、５３ｂの制御によって、第１、第
２のメモリ５２ａ、５２ｂからデータが並列的に順に読
み出される。この場合、第１のメモリ５２ａからは、奇
数行に書き込まれている１番目のデータ列と、偶数行に
書き込まれている４番目のデータ列が、列方向に行ごと
に順に読み出される。また、第２のメモリ５２ｂから
は、偶数行に書き込まれている２番目のデータ列と、奇
数行に書き込まれている３番目のデータ列が、列方向に
行ごとに順に読み出される。

【００６０】そして、第１、第２のメモリ５２ａ、５２
ｂから読み出されたデータ列は、第１実施形態と同様、
並列−直列変換器６０でシリアルデータに変換される。 （第４実施形態）この第４実施形態では、通信システム
のブロック構成は図１、図２に示すものと同じであり、
送信側における直列−並列変換器１０、インタリーバ２
０および並列−直列変換器３０と、受信側における直列
−並列変換器４０、デインタリーバ５０および並列−直
列変換器６０の構成が異なる。

【００６１】この実施形態におけるインタリーブおよび
デインタリーブを図９、図１０を参照して説明する。

【００６２】送信側では、直列−並列変換器１０によ
り、第１実施形態と同様、１番目から４番目のデータ列
が繰り返し生成される。

【００６３】この変換されたデータ列は、第１、第２の
書き込みアドレス制御器２１ａ、２１ｂの制御によっ
て、第１、第２のメモリ（８列×１２行のマトリクス配
置で表される書き込み領域をそれぞれ有する）２２ａ、
２２ｂに、並列的に順に書き込まれる。この書き込みの
仕方が第１実施形態と異なる。

【００６４】すなわち、図９に示すように、１番目のデ
ータ列は、第１のメモリ２２ａにおける書き込み領域の
上半分の領域に、列方向に行ごとに順に書き込まれ、２
番目のデータ列は、第２のメモリ２２ｂにおける書き込
み領域の下半分の領域に、列方向に行ごとに順に書き込
まれ、３番目のデータ列は、第２のメモリ２２ｂにおけ
る書き込み領域の上半分の領域に、列方向に行ごとに順
に書き込まれ、４番目のデータ列は、第１のメモリ２２
ａにおける書き込み領域の下半分の領域に、列方向に行
ごとに順に書き込まれる。このような書き込みにより、
シリアルデータの各ビットは、第１、第２のメモリ２２
ａ、２２ｂ中に、図９に示すように配置される。

【００６５】この書き込み後、第１、第２の読み出しア
ドレス制御器２３ａ、２３ｂの制御によって、第１、第
２のメモリ２２ａ、２２ｂからデータが並列的に順に読
み出される。この場合、第１のメモリ２２ａからは、書
き込み領域の上半分の領域におけるデータが行方向に列
ごとに先に順に読み出され、続いて書き込み領域の下半
分の領域におけるデータが行方向に列ごとに順に読み出
される。また、第２のメモリ２２ｂからは、書き込み領
域の上半分の領域におけるデータが行方向に列ごとに先
に順に読み出され、続いて書き込み領域の下半分の領域
におけるデータが行方向に列ごとに順に読み出される。

【００６６】このようにして第１、第２のメモリ２２
ａ、２２ｂから読み出されたデータ列は、第１実施形態
と同様、並列−直列変換器３０によりシリアルデータに
変換される。

【００６７】この実施形態では、１番目と４番目のデー
タ列を、第１のメモリ２２ａにおける書き込み領域の上
半分の領域と下半分の領域に列方向に行ごとにそれぞれ
書き込み、２番目と３番目のデータ列を、第２のメモリ
２２ｂにおける書き込み領域の下半分の領域と上半分の
領域に列方向に行ごとにそれぞれ書き込み、第１、第２
のメモリ２２ａ、２２ｂからそれぞれの書き込み領域の
上半分の領域におけるデータを行方向に列ごとに読み出
し続いてそれぞれの書き込み領域の下半分の領域におけ
るデータを行方向に列ごとに読み出し、それぞれを奇数
位置と偶数位置に配置したシリアルデータを生成するよ
うにしているから、従来のインタリーバと同様、サイク
ルシフトインタリーブを行った信号を出力することがで
きる。

【００６８】また、受信側では、直列−並列変換器４０
により第１実施形態と同様、シリアルデータの奇数位置
に配置されたビットからなるデータ列と、シリアルデー
タの偶数位置に配置されたビットからなるデータ列を得
るように、変換が行われる。この変換されたデータ列
は、第１、第２の書き込みアドレス制御器５１ａ、５１
ｂの制御によって、第１、第２のメモリ５２ａ、５２ｂ
に、並列的に順に書き込まれる。この書き込みの仕方が
第１実施形態と異なる。

【００６９】すなわち、図１０に示すように、シリアル
データの奇数位置に配置されたビットからなるデータ列
は、第１のメモリ５２ａにおける書き込み領域の上半分
の領域に行方向に列ごとに順に書き込まれ、続いて書き
込み領域の下半分の領域に行方向に列ごとに順に書き込
まれる。また、シリアルデータの偶数位置に配置された
ビットからなるデータ列は、第２のメモリ５２ｂにおけ
る書き込み領域の上半分の領域に行方向に列ごとに順に
書き込まれ、続いて書き込み領域の下半分の領域に行方
向に列ごとに順に書き込まれる。このような書き込みに
より、シリアルデータの各ビットは、第１、第２のメモ
リ５２ａ、５２ｂ中に、図１０に示すように配置され
る。

【００７０】この書き込み後、第１、第２の読み出しア
ドレス制御器５３ａ、５３ｂの制御によって、第１、第
２のメモリ（８列×１２行のマトリクス配置で表される
書き込み領域をそれぞれ有する）５２ａ、５２ｂからデ
ータが並列的に順に読み出される。この場合、第１のメ
モリ５２ａからは、書き込み領域の上半分の領域に書き
込まれている１番目のデータ列と、書き込み領域の下半
分の領域に書き込まれている４番目のデータ列が、列方
向に行ごとに順に読み出される。また、第２のメモリ２
２ｂからは、書き込み領域の下半分の領域に書き込まれ
ている２番目のデータ列と、書き込み領域の上半分の領
域に書き込まれている４番目のデータ列が、列方向に行
ごとに順に読み出される。

【００７１】そして、第１、第２のメモリ５２ａ、５２
ｂから読み出されたデータ列は、第１実施形態と同様、
並列−直列変換器６０でシリアルデータに変換される。

【００７２】この第４実施形態によれば、メモリ２２
ａ、２２ｂ、５２ａ、５２ｂにおいてそれぞれ上半分の
領域と下半分の領域に分けて書き込みを行っているた
め、第１乃至第３実施形態のように、１つ飛びに書き込
みを行ったり、あるいは１つ飛びに読み出しを行ったり
する必要がなく、書き込みおよび読み出しをより簡単に
行うことができる。

【００７３】なお、上記した第１乃至第４実施形態にお
いて、メモリ２２ａ、２２ｂ、５２ａ、５２ｂのぞれぞ
れは、実際には、２つのメモリで構成され、一方のメモ
リにデータの書き込みを行っている間、他方のメモリか
らデータの読み出しを行い、他方のメモリにデータの書
き込みを行っている間、一方のメモリからデータの読み
出しを行うようになっている。

【００７４】また、上記した第１実施形態乃至第４実施
形態におけるインタリーバおよびデインタリーバは、例
えば第１実施形態のインタリーバと第２実施形態のデイ
ンタリーバとを組み合わせるというように、任意に組み
合わせが可能である。また、インタリーバおよびデイン
タリーバのうちの一方を上記した第１実施形態乃至第４
実施形態のものとし、他方を従来のものとすることも可
能である。

【００７５】また、本発明は、上記した第１乃至第４実
施形態のようなサイクルシフトインターリーブを行うイ
ンタリーバおよびデインタリーバに適用するものに限ら
ず、サイクルシフトを行わないロウカラムインタリーブ
にも同様に適用することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る通信システムの送
信側の構成を示す図である。

【図２】本発明の第１実施形態に係る通信システムの受
信側の構成を示す図である。

【図３】本発明の第１実施形態における直列−並列変換
器１０、インタリーバ２０および並列−直列変換器３０
の動作説明に供する図である。

【図４】本発明の第１実施形態における直列−並列変換
器４０、デインタリーバ５０および並列−直列変換器６
０の動作説明に供する図である。

【図５】本発明の第２実施形態における直列−並列変換
器１０、インタリーバ２０および並列−直列変換器３０
の動作説明に供する図である。

【図６】本発明の第２実施形態における直列−並列変換
器４０、デインタリーバ５０および並列−直列変換器６
０の動作説明に供する図である。

【図７】本発明の第３実施形態における直列−並列変換
器１０、インタリーバ２０および並列−直列変換器３０
の動作説明に供する図である。

【図８】本発明の第３実施形態における直列−並列変換
器４０、デインタリーバ５０および並列−直列変換器６
０の動作説明に供する図である。

【図９】本発明の第４実施形態における直列−並列変換
器１０、インタリーバ２０および並列−直列変換器３０
の動作説明に供する図である。

【図１０】本発明の第４実施形態における直列−並列変
換器４０、デインタリーバ５０および並列−直列変換器
６０の動作説明に供する図である。

【図１１】従来の通信システムの構成を示す図である。

【図１２】従来のロウカラムインタリーブおよびデイン
タリーブの流れを示す図である。

【図１３】従来のサイクルシフトインタリーブの動作説
明に供する図である。

【図１４】従来のサイクルシフトインタリーブにおける
デインタリーブの動作説明に供する図である。

【図１５】従来のサイクルシフトインタリーブおよびデ
インタリーブの流れを示す図である。

【符号の説明】

１０…直列−並列変換器、２０…インタリーバ、２１
ａ、２１ｂ…第１、第２の書き込みアドレス制御器、２
２ａ、２２ｂ…第１、第２のメモリ、２３ａ、２３ｂ…
第１、第２の読み出しアドレス制御器、３０…並列−直
列変換器、４０…直列−並列変換器、５０…デインタリ
ーバ、５１ａ、５１ｂ…第１、第２の書き込みアドレス
制御器、５２ａ、５２ｂ…第１、第２のメモリ、５３
ａ、５３ｂ…第１、第２の読み出しアドレス制御器、６
０…並列−直列変換器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 邦彦 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5J065 AA01 AA02 AB01 AC02 AD10 AF01 AG06 AH06 AH17 5K014 AA01 BA06 FA16

Claims (10)

【特許請求の範囲】
1. 【請求項１】 送信するためのシリアルデータをメモリ
   に記憶させ、その書き込み方向と読み出し方向を異なら
   せてインタリーブを行うインタリーブ装置において、 前記メモリとして第１、第２のメモリを有し、 前記シリアルデータを所定数のデータからなるデータ列
   に振り分けて、前記第１、第２のメモリに並列的に書き
   込み、前記第１、第２のメモリから並列的にデータを読
   み出して、インタリーブされたシリアルデータを生成す
   る手段とを備えたことを特徴とするインタリーブ装置。
2. 【請求項２】 受信後のシリアルデータをメモリに記憶
   させ、その書き込み方向と読み出し方向を異ならせてデ
   インタリーブを行うデインタリーブ装置において、 前記メモリとして第１、第２のメモリを有し、 前記シリアルデータを所定数のデータからなるデータ列
   に振り分けて、前記第１、第２のメモリに並列的に書き
   込み、前記第１、第２のメモリから並列的にデータを読
   み出して、デインタリーブされたシリアルデータを生成
   する手段とを備えたことを特徴とするデインタリーブ装
   置。
3. 【請求項３】 送信するためのシリアルデータをメモリ
   に記憶させ、その書き込み方向と読み出し方向を異なら
   せてインタリーブを行うインタリーブ装置において、 前記メモリとして第１、第２のメモリを有し、 前記シリアルデータの奇数位置にある所定数のデータか
   らなる１番目のデータ列と、前記シリアルデータの偶数
   位置にある所定数のデータからなる２番目のデータ列
   と、前記１番目のデータ列の最後のデータに続いて前記
   シリアルデータの奇数位置にある所定数のデータからな
   る３番目のデータ列と、前記２番目のデータ列の最後の
   データに続いて前記シリアルデータの偶数位置にある所
   定数のデータからなる４番目のデータ列を繰り返し得る
   ように、前記シリアルデータを変換する手段と、 前記１番目のデータ列と前記４番目のデータ列が前記第
   １のメモリの記憶領域において列方向の奇数位置と偶数
   位置にそれぞれ配置されるように行ごとに書き込みを行
   い、前記２番目のデータ列と前記３番目のデータ列が前
   記第２のメモリの記憶領域において列方向の偶数位置と
   奇数位置にそれぞれ配置されるように行ごとに書き込み
   を行い、前記第１、前記第２のメモリに書き込まれたデ
   ータを、行方向に列ごとにそれぞれ読み出す手段と、 前記第１のメモリから読み出されたデータを奇数位置
   に、前記第２のメモリから読み出されたデータを偶数位
   置に、順に配置するようにして、シリアルデータを生成
   する手段とを備えたことを特徴とするインタリーブ装
   置。
4. 【請求項４】 インタリーブが行われた信号を受信し、
   その受信後のシリアルデータをメモリに記憶させ、その
   書き込み方向と読み出し方向を異ならせてデインタリー
   ブを行うデインタリーブ装置であって、 前記メモリとして第１、第２のメモリを有し、 前記シリアルデータの奇数位置に配置されたデータから
   なる第１のデータ列と、前記シリアルデータの偶数位置
   に配置されたデータからなる第２のデータ列を得るよう
   に、前記シリアルデータを変換する手段と、 前記第１のデータ列が前記第１のメモリの記憶領域にお
   いて行方向に列ごとに配置されるように書き込みを行
   い、前記第２のデータ列が前記第２のメモリの記憶領域
   において行方向に列ごとに配置されるように書き込みを
   行い、前記第１のメモリから、列方向の奇数位置に書き
   込まれている１番目のデータ列と、列方向の偶数位置に
   書き込まれている４番目のデータ列を、列方向に行ごと
   にそれぞれ読み出し、また前記第２のメモリから、列方
   向の偶数位置に書き込まれている２番目のデータ列と、
   列方向の奇数位置に書き込まれている３番目のデータ列
   を、列方向に行ごとにそれぞれ読み出す手段と、 前記１番目のデータ列を奇数位置に、前記２番目のデー
   タ列を偶数位置に、前記３番目のデータ列を前記１番目
   のデータ列の最後のデータに続く奇数位置に、前記４番
   目のデータ列を前記２番目のデータ列の最後のデータに
   続く偶数位置に、順に配置するようにして、シリアルデ
   ータを生成する手段と、 を備えたことを特徴とするデインタリーブ装置。
5. 【請求項５】 送信するためのシリアルデータをメモリ
   に記憶させ、その書き込み方向と読み出し方向を異なら
   せてインタリーブを行うインタリーブ装置において、 前記メモリとして第１、第２のメモリを有し、 前記シリアルデータの奇数位置にある所定数のデータか
   らなる１番目のデータ列と、前記シリアルデータの偶数
   位置にある所定数のデータからなる２番目のデータ列
   と、前記１番目のデータ列の最後のデータに続いて前記
   シリアルデータの奇数位置にある所定数のデータからな
   る３番目のデータ列と、前記２番目のデータ列の最後の
   データに続いて前記シリアルデータの偶数位置にある所
   定数のデータからなる４番目のデータ列を繰り返し得る
   ように、前記シリアルデータを変換する手段と、 前記１番目のデータ列と前記４番目のデータ列が前記第
   １のメモリの記憶領域において奇数行と偶数行にそれぞ
   れ配置されるように行ごとに書き込みを行い、前記２番
   目のデータ列と前記３番目のデータ列が前記第２のメモ
   リの記憶領域において奇数行と偶数行にそれぞれ配置さ
   れるように行ごとに書き込みを行い、前記第１のメモリ
   から、行方向の奇数位置にあるデータを列ごとに順に読
   み出し、続いて行方向の偶数位置にあるデータを列ごと
   に順に読み出し、前記第２のメモリから、行方向の偶数
   位置にあるデータを列ごとに順に読み出し、続いて行方
   向の奇数位置にあるデータを列ごとに順に読み出す手段
   と、 前記第１のメモリから読み出されたデータを奇数位置
   に、前記第２のメモリから読み出されたデータを偶数位
   置に、順に配置するようにして、シリアルデータを生成
   する手段とを備えたことを特徴とするインタリーブ装
   置。
6. 【請求項６】 インタリーブが行われた信号を受信し、
   その受信後のシリアルデータをメモリに記憶させ、その
   書き込み方向と読み出し方向を異ならせてデインタリー
   ブを行うデインタリーブ装置であって、 前記メモリとして第１、第２のメモリを有し、 前記シリアルデータの奇数位置に配置されたデータから
   なる第１のデータ列と、前記シリアルデータの偶数位置
   に配置されたデータからなる第２のデータ列を得るよう
   に、前記シリアルデータを変換する手段と、 前記第１のデータ列が前記第１のメモリの記憶領域にお
   いて行方向の奇数位置に列ごとに配置されそれに続いて
   行方向の偶数位置に列ごとに配置されるように書き込み
   を行い、前記第２のデータ列が前記第２のメモリの記憶
   領域において行方向の偶数位置に列ごとに配置されそれ
   に続いて行方向の奇数位置に列ごとに配置されるように
   書き込みを行い、前記第１のメモリから、奇数行に書き
   込まれている１番目のデータ列と、偶数行に書き込まれ
   ている４番目のデータ列を、列方向に行ごとにそれぞれ
   読み出し、前記第２のメモリから、奇数行に書き込まれ
   ている２番目のデータ列と、偶数行に書き込まれている
   ３番目のデータ列を、列方向に行ごとにそれぞれ読み出
   す手段と、 前記１番目のデータ列を奇数位置に、前記２番目のデー
   タ列を偶数位置に、前記３番目のデータ列を前記１番目
   のデータ列の最後のデータに続く奇数位置に、前記４番
   目のデータ列を前記２番目のデータ列の最後のデータに
   続く偶数位置に、順に配置するようにして、シリアルデ
   ータを生成する手段と、 を備えたことを特徴とするデインタリーブ装置。
7. 【請求項７】 送信するためのシリアルデータをメモリ
   に記憶させ、その書き込み方向と読み出し方向を異なら
   せてインタリーブを行うインタリーブ装置において、 前記メモリとして第１、第２のメモリを有し、 前記シリアルデータの奇数位置にある所定数のデータか
   らなる１番目のデータ列と、前記シリアルデータの偶数
   位置にある所定数のデータからなる２番目のデータ列
   と、前記１番目のデータ列の最後のデータに続いて前記
   シリアルデータの奇数位置にある所定数のデータからな
   る３番目のデータ列と、前記２番目のデータ列の最後の
   データに続いて前記シリアルデータの偶数位置にある所
   定数のデータからなる４番目のデータ列を繰り返し得る
   ように、前記シリアルデータを変換する手段と、 前記１番目のデータ列と前記４番目のデータ列が前記第
   １のメモリの記憶領域において奇数行と偶数行にそれぞ
   れ配置されるように行ごとに書き込みを行い、前記２番
   目のデータ列と前記３番目のデータ列が前記第２のメモ
   リの記憶領域において偶数行と奇数行にそれぞれ配置さ
   れるように行ごとに書き込みを行い、前記第１のメモリ
   から、行方向の奇数位置にあるデータを列ごとに順に読
   み出し、続いて行方向の偶数位置にあるデータを列ごと
   に順に読み出し、前記第２のメモリから、行方向の奇数
   位置にあるデータを列ごとに順に読み出し、続いて行方
   向の偶数位置にあるデータを列ごとに順に読み出す手段
   と、 前記第１のメモリから読み出されたデータを奇数位置
   に、前記第２のメモリから読み出されたデータを偶数位
   置に、順に配置するようにして、シリアルデータを生成
   する手段とを備えたことを特徴とするインタリーブ装
   置。
8. 【請求項８】 インタリーブが行われた信号を受信し、
   その受信後のシリアルデータをメモリに記憶させ、その
   書き込み方向と読み出し方向を異ならせてデインタリー
   ブを行うデインタリーブ装置であって、 前記メモリとして第１、第２のメモリを有し、 前記シリアルデータの奇数位置に配置されたデータから
   なる第１のデータ列と、前記シリアルデータの偶数位置
   に配置されたデータからなる第２のデータ列を得るよう
   に、前記シリアルデータを変換する手段と、 前記第１のデータ列が前記第１のメモリの記憶領域にお
   いて行方向の奇数位置に列ごとに配置されそれに続いて
   行方向の偶数位置に列ごとに配置されるように書き込み
   を行い、前記第２のデータ列が前記第２のメモリの記憶
   領域において行方向の奇数位置に列ごとに配置されそれ
   に続いて行方向の偶数位置に列ごとに配置されるように
   書き込みを行い、前記第１のメモリから、奇数行に書き
   込まれている１番目のデータ列と、偶数行に書き込まれ
   ている４番目のデータ列を、列方向に行ごとにそれぞれ
   読み出し、前記第２のメモリから、偶数行に書き込まれ
   ている２番目のデータ列と、奇数行に書き込まれている
   ３番目のデータ列を、列方向に行ごとにそれぞれ読み出
   す手段と、 前記１番目のデータ列を奇数位置に、前記２番目のデー
   タ列を偶数位置に、前記３番目のデータ列を前記１番目
   のデータ列の最後のデータに続く奇数位置に、前記４番
   目のデータ列を前記２番目のデータ列の最後のデータに
   続く偶数位置に、順に配置するようにして、シリアルデ
   ータを生成する手段と、 を備えたことを特徴とするデインタリーブ装置。
9. 【請求項９】 送信するためのシリアルデータをメモリ
   に記憶させ、その書き込み方向と読み出し方向を異なら
   せてインタリーブを行うインタリーブ装置において、 前記メモリとして第１、第２のメモリを有し、 前記シリアルデータの奇数位置にある所定数のデータか
   らなる１番目のデータ列と、前記シリアルデータの偶数
   位置にある所定数のデータからなる２番目のデータ列
   と、前記１番目のデータ列の最後のデータに続いて前記
   シリアルデータの奇数位置にある所定数のデータからな
   る３番目のデータ列と、前記２番目のデータ列の最後の
   データに続いて前記シリアルデータの偶数位置にある所
   定数のデータからなる４番目のデータ列を繰り返し得る
   ように、前記シリアルデータを変換する手段と、 前記１番目のデータ列と前記４番目のデータ列が前記第
   １のメモリの記憶領域においてその上半分の領域と下半
   分の領域に列方向に行ごとにそれぞれ配置されるように
   書き込みを行い、前記２番目のデータ列と前記３番目の
   データ列が前記第２のメモリの記憶領域においてその下
   半分の領域と上半分の領域に列方向に行ごとにそれぞれ
   配置されるように書き込みを行い、前記第１、第２のメ
   モリから、それぞれの前記上半分の領域におけるデータ
   を行方向に列ごとに順に読み出し、続いてそれぞれの前
   記下半分の領域におけるデータを行方向に列ごとに順に
   読み出す手段と、 前記第１のメモリから読み出されたデータを奇数位置
   に、前記第２のメモリから読み出されたデータを偶数位
   置に、順に配置するようにして、シリアルデータを生成
   する手段とを備えたことを特徴とするインタリーブ装
   置。
10. 【請求項１０】 インタリーブが行われた信号を受信
    し、その受信後のシリアルデータをメモリに記憶させ、
    その書き込み方向と読み出し方向を異ならせてデインタ
    リーブを行うデインタリーブ装置であって、 前記メモリとして第１、第２のメモリを有し、 前記シリアルデータの奇数位置に配置されたデータから
    なる第１のデータ列と、前記シリアルデータの偶数位置
    に配置されたデータからなる第２のデータ列を得るよう
    に、前記シリアルデータを変換する手段と、 前記第１のデータ列が前記第１のメモリの記憶領域にお
    いてその上半分の領域に行方向に列ごとに配置されそれ
    に続いて下半分の領域に行方向に列ごとに配置されるよ
    うに書き込みを行い、前記第２のデータ列が前記第２の
    メモリの記憶領域においてその上半分の領域に行方向に
    列ごとに配置されそれに続いて下半分の領域に行方向に
    列ごとに配置されるように書き込みを行い、前記第１の
    メモリから、前記上半分の領域に書き込まれている１番
    目のデータ列と、前記下半分の領域に書き込まれている
    ４番目のデータ列を、列方向に行ごとにそれぞれ読み出
    し、前記第２のメモリから、前記下半分の領域に書き込
    まれている２番目のデータ列と、前記上半分の領域に書
    き込まれている４番目のデータ列を、列方向に行ごとに
    それぞれ読み出す手段と、 前記１番目のデータ列を奇数位置に、前記２番目のデー
    タ列を偶数位置に、前記３番目のデータ列を前記１番目
    のデータ列の最後のデータに続く奇数位置に、前記４番
    目のデータ列を前記２番目のデータ列の最後のデータに
    続く偶数位置に、順に配置するようにして、シリアルデ
    ータを生成する手段と、 を備えたことを特徴とするデインタリーブ装置。